JP3609466B2 - コンピュータシステム - Google Patents
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Description
【発明の分野】
本発明は、コンピュータシステム内の電力管理に関連する。本発明はまた、集積処理システムに関し、特にシステム配線バスからの外部周辺バスの派生を支持する集積処理システム内の電力管理に関する。
【0002】
【関連技術の説明】
製造業者により進められている開発の1つの目的に、コンピュータシステムの電力消費量を低減するということがある。電力消費量を低減することで典型的にはシステムの発生する熱が低減され、そのことによって信頼性が増しかつコストが減少する。また、電力を減らすことは、電池で給電を行なうポータブルのコンピュータシステムの寿命を最大限に延ばすうえでも特に重要なことである。
【0003】
コンピュータシステムの電力消費を低減するについてはさまざまな技術が工夫されてきた。これらの技術には、回路の集積度を上げたり、改善された回路および電力管理装置(PMU)を組込むことが含まれる。ある特定の電力低減技術には、非活性回路部を駆動するクロック信号を停止することができるようにすることが含まれる。このような技術を採用するシステムは典型的には、非活性回路部を検出または予測してこれに応じてこれら非活性回路部に関連するクロック信号を停止する電力管理装置を含む。非活性回路部を駆動する「使用されない」クロック信号をオフにすることで、システム全体の電力消費を減らす。これと類似する技術として、時間が重要な意味を持たない動作モードの際に回路部を駆動するクロック信号の周波数を下げることができるようにすることが含まれ、かつまた他の技術には、非活性回路部から電力を取去ることができるようにすることが含まれる。
【0004】
上に述べたような電力低減技術を採用した、電力管理の行なわれているコンピュータシステムは典型的には、使用の時点でまたは集中バスを見回わることによってさまざまな動作状態を監視する。たとえば、電力管理装置の動作状態モニタをマイクロプロセッサや周辺装置に関連するさまざまな制御線に直接接続して、ある特定の動作状態が発生しているか否かを判別してもよい。こうして検出された動作状態に基づいて、電力管理装置は、応答的に特定の回路部の電力を下げ、特定のクロック信号の周波数を下げおよび/または特定のクロック信号を完全に停止させても良い。電力管理装置はまた特定の周辺装置の選択された書込専用および/または他のコンフィギュレーションレジスタのステータスを、これら周辺部がパワーダウンされる前に退避させるよう構成されている。このことで、周辺装置は、再構成を行なわなくてもその元の状態にパワーバックされ得る。
【0005】
近年、コンピュータシステム内の、それまであった個別製品のマイクロプロセッサや関連周辺装置にとって代わるものとして集積化されたプロセッサが開発されている。集積プロセッサは、とりわけマイクロプロセッサおよびメモリコントローラ、DMAコントローラ、タイマおよびバスインタフェース装置等のさまざまな周辺装置の双方の機能を果たす集積回路である。集積プロセッサを導入したことでコンピュータシステムの全体的なコスト、寸法および重量の低減が可能となり、かつ多くの場合コンピュータシステムの性能特性が改善されるに至った。
【0006】
集積プロセッサは典型的には、集積プロセッサへのさまざまな周辺回路の接続部を収める集積回路パッケージのピンで使用可能なシステム配線バスを含む。集積プロセッサの広範な互換性を維持しかつ低コストシステムを支持するために、集積プロセッサで、他の工業規格の周辺バスの外部配置を支持してもよい。サブバスと呼ばれるこのような周辺バスはシステム配線バスから取出されて典型的には外部アドレスおよびデータバッファならびに集積プロセッサが発生するいくつかのサブバスコントロール信号によって支持されている。
【0007】
周辺サブバスを組込むコンピュータシステム内の電力管理において生じる問題は、外部の電力管理装置が、典型的にはシステム配線バスと周辺サブバスの両方の動作状態を監視して、電力管理状態変化を行なうべきか否かを決定しかつサブバスに結合された周辺装置内に組込まれた書込専用レジスタをシャドー化する能力を備えている必要があるという点である。外部パッケージピンを電力管理装置上に組込んでシステム配線バスと周辺サブバスのさまざまな線の各々に対し外部から別個にアクセスを行なうことは可能だが、このような専用ピンを使えば電力管理装置上に配されるパッケージピンの数は膨大となり、かつ電力管理装置のダイサイズを大きくして追加のボンド配線パッドを収めることが必要となるであろう。結果として、コンピュータシステムの全体的なコストに対し大きなコストの追加が考えられる。
【0008】
【発明の概要】
上に述べられた問題は概ね本発明に従うコンピュータシステム内の電力管理のためのサブバス動作状態検出技術によって解決される。一実施例においては、コンピュータシステムは、電力管理装置と少なくとも1つの周辺装置とに結合された集積プロセッサを備える。この集積プロセッサは、多重化されたアドレス/データ線で高性能周辺配線バスにインタフェースするバスインターフェイス装置を含む。この周辺配線バスは、PCI標準でよく、集積プロセッサの内部バスとPCI周辺装置との間のデータ転送を行う。このプロセッサは、たとえばISAバス等のより性能の低い2次バスの外部配置を可能にするいくつかのサイドバンド制御信号を発生するサブバス制御装置をさらに備え、集積プロセッサ上に、この2次バスのための外部ピンの完全な組をそろえる必要がない。2次バスの取出しは、サイドバンド制御信号により制御される外部データバッファおよび外部アドレスラッチを用いて行われる。2次バスのために集積プロセッサとは別のアドレスおよびデータ線を設ける必要はない。したがって、高性能周辺装置は集積プロセッサならびにより性能の低い低コストの周辺装置によって支持され、しかも集積プロセッサのピンの総数が大きく増えることはない。
【0009】
この電力管理装置はPCIバスにも結合される。電力管理装置は、システムモニタを備え、このモニタによって、動作状態の監視および書込専用レジスタのシャドー化についてすべてのPCIサイクルが監視される。ISAサブバスサイクルを監視するため、このシステムモニタは、サブバスサイクルの間PCIバスを監視しかつPCIバスのコマンド型式信号をデコードする。ISAサブバスは、サイクルのPCI開始をFRAME#信号で通知せずに、PCI信号とコマンド型式とを再使用する。ISAサブバスサイクルの間に有効データを認識するため、電力管理装置内のアドレス段階化コンフィギュレーションレジスタを使用して、そのアドレスフェーズに続くクロックサイクルに対しデータが有効か否か、またはそのデータが1、2、または3クロック段階の後有効か否かを判別する。よって、サブバス周辺部に関する多様な電力管理を維持する一方で電力管理装置の全体的なピンの数を最少にすることができる。
【0010】
本発明の他の目的および利点については、以下の説明を読みかつ添付の図面を参照すれば明らかとなることであろう。
【0011】
本発明にはさまざまな修正例および代替的な形態が可能である一方、その具体的な実施例について例示の形で図面に示しかつ本明細書中に詳しく説明するものである。しかしながら、図面および対応する詳細な説明については、発明を開示した特定の形態に限ることを意図しておらず、逆に、先行の特許請求の範囲により定義される発明の精神および範囲にあるすべての修正例、等価例および代替例を包含することを意図している。
【0012】
【発明の説明】
ここで図面を参照して、図1は本発明の従う電力管理装置202を含むコンピュータシステム200のブロック図である。電力管理装置202に加えて、コンピュータシステム200は、PCI(周辺接続インタフェース)バス220に結合された集積プロセッサ210と、PCI周辺装置222と、データバッファ224と、アドレスラッチ226とを含む。コンピュータシステム200は、最後に、集積プロセッサ210に結合されたISA周辺装置228と、システムメモリ230とを含む。
【0013】
図示した形では、電力管理装置202は、PCIバス220に結合されたシステムモニタ204と、システムモニタ204に結合された電力管理ステートマシン206とを含む。電力管理装置202は、電力管理ステートマシン206に結合されたシャドーレジスタ装置208とコンフィギュレーションレジスタ209とをさらに含む。
【0014】
一般的に、電力管理装置202はコンピュータシステム200が消費する電力を管理かつ最少化するために設けられている。電力管理装置202は、線260にいくつかのクロック制御信号を発生しかつ線262にいくつかの電力制御信号を発生する。クロック制御信号と電力管理信号とは、特定のクロック信号の周波数を制御する目的と、特定の回路部および周辺装置への電力の付与を制御する目的とにそれぞれ使用される。たとえば、一実施例においては、クロック制御信号を使用してCPUクロック信号およびシステムクロック信号の周波数を制御する。CPUクロック信号はCPUコア240をクロックし、かつシステムクロック信号は、たとえば周辺装置222および228をクロックする。さらに、電力制御信号を与えてPCI周辺装置222とISAサブ周辺装置228への電力の付与を制御する。電力管理装置202に関する詳細についてはさらに以下に述べることにする。
【0015】
集積プロセッサ210は、内部バス250を経由する、メモリコントローラ242に結合されたCPUコア240と、PCIバスインタフェース装置244と、ISAサブバス制御装置246と、オン・チップ周辺装置248とを備える。集積プロセッサ210の図示した構成要素の各々は単一集積回路上に製作して、一般的な集積回路のパッケージ内に収める。図示した実施例においては、CPUコア240がモデル80486マイクロプロセッサ命令セットを実現する。バス250は、モデル80486スタイル・ローカルバスである。ただし、CPUコア240は、他のマイクロプロセッサ型命令セットを実現するよう構成してもよい点を理解されたい。
【0016】
PCIバスインタフェース装置244は、CPUローカルバス250とPCIバス220との間にインタフェースを設ける。このように、PCIバスインタフェース244は、CPUローカルバス250とPCIバス220との間のデータ、アドレスおよび制御信号転送を統制する。PCIバス220は、集積プロセッサ210への外部周辺装置への接続を可能にするという点で一般にシステム配線バスと呼ばれる。PCIバス220に関する詳細についてはヒルズボロー、オレゴン州(Hillsboro, Oregon)のPCIスペシャル・インタレスト・グループによる、1993年の「PCIローカルバス仕様」(PCILocal Bus Specification)と題する出版物に開示されるとおりである。この出版物はその全文をここに引用により援用する。
【0017】
オン・チップ周辺装置248は、集積プロセッサ210に組込まれ得るさまざまな周辺装置のいずれかを表わすものである。たとえば、直接メモリアクセスコントローラ、割込コントローラおよびタイマを、集積プロセッサ210の一体部分として含めることができる。
【0018】
メモリコントローラ242は、CPUローカルバス250とシステムメモリ230との間のデータ転送を制御する。メモリコントローラ242およびCPUコア240は、同じ集積回路上に製作され、各々の性能はプロセス技術における変化について同様に変化する。
【0019】
以下により詳細に説明するとおり、ISAサブコントロール装置246は、SUBDIR、SUBEN、およびLDENと称する信号を、I/O読出信号IORD、I/O書込信号IOWRおよびチップ選択信号CSとともに発生する。これらの信号はまとめてISAサイドバンド信号と呼ばれる。ISAサイドバンド信号を用い、PCIバス220、データバッファ224、およびアドレスラッチ226の間のデータおよびアドレス信号の転送の制御を行なうことによって外部ISA周辺装置228とのデータ転送が可能となる。ISAサブバス制御装置246はPCIバスインターフェイス装置224に同期して、サイドバンド信号SUBDIR、SUBEN、LDEN、IOWR、IORDおよびCSの適正はタイミングを確実なものとする。ISA周辺装置228へのISAスタイルの信号IOIWR、IORDおよびCSならびにデータおよびアドレス信号のバスは、まとめてISA周辺サブバスと呼ばれる。本明細書中に使用する、「サブバス」という用語はシステム配線バスから取出されるいずれかの外部バスを指す。
【0020】
データバッファ224は、PCIバス220とISA周辺装置228との間でデータ信号を伝達するマルチビットの双方向バッファである。データバッファ224は、サイドバンド信号SUBENにより能動化され、データバッファ224の方向性はサイドバンド信号SUBDIRにより制御される。なお、ISA周辺装置228が8ビットの周辺装置である場合には、データバッファ224は8ビットのバッファでありかつPCIバス220の多重化されたアドレス/データ線の下位8ビット(AD[7:0])に結合され得る。ISA周辺装置228が16ビットの周辺装置である場合には、データバッファ224は16ビットバッファでありかつPCIバスラインAD[15:0]に結合され得る。
【0021】
アドレスラッチ226は、PCIバス222からISA周辺装置228ヘアドレス信号を与えるマルチビットラッチ回路である。図1の実施例については、アドレスラッチ226は、32ビットラッチまでが可能だが、アドレスラッチ226は、ISA周辺装置により必要とされるアドレス線の数を支持するだけでよい点に留意されたい。アドレスラッチ226は、ロード信号LDENにより能動化されかつPCIクロック信号PCICLKによりクロックされる。アドレスラッチ226は、いくつかのタイプ‘377Dラッチで実現され得る。
【0022】
集積プロセッサ210、PCIバス220、データバッファ224、アドレスラッチ226およびISA周辺装置228に関連するデータ、アドレスおよび制御信号についての詳細につき次に検討する。PCIバス220の多重化されたアドレス/データ(A/D)線はアドレスラッチ226の入力ポートに接続される。クロック信号PCICLKは、アドレスラッチ226のクロック入力に接続され、かつISAサブバス制御装置246が発生するロードイネーブル信号LDENは、アドレスラッチ226のイネーブル入力に結合される。アドレスラッチ226の出力ポートはISA周辺装置228のアドレスポートに結合される。
【0023】
PCIバス220の多重化されたアドレス/データ(A/D)線はデータバッファ224にも結合される。図示した実施例においては、ISA周辺装置228が8ビットの装置なので、PCIバス228の多重化されたアドレス/データ線(A/D[7:0])の下位8ビットがデータバッファ224に結合される。データバッファ224の第2のポートは、ISA周辺装置228のデータポートに結合される。ISAサブバス制御装置246が発生する、データイネーブル信号SUBENおよびデータ方向信号SUBDIRは、それぞれデータバッファ224のイネーブル入力と方向入力とに結合される。先程も述べたとおり、これらの信号が、データバッファ224の能動化および方向性を制御する。ISAサブバス制御装置246が発生するチップ選択信号は、ISA周辺装置228のチップ選択入力に結合され、かつI/O読出信号IORDおよびI/O書込信号IOWRもISA周辺装置228に結合されて、ISA周辺装置228とのデータの読出および書込を制御する。
【0024】
次に図1に関連して図2を参照し、ISA周辺サブバスサイクルの際のコンピュータシステム200の動作について次に説明する。図2は、ISA周辺装置228に対するI/O読出動作に関連するデータ、アドレスおよび制御信号を表わすタイミング図である。CPUコア240が、ISA周辺装置228がマップされているI/Oアドレス可能空間に対して読出サイクルを開始すると、有効アドレス信号がPCIバスインタフェース装置244を介して駆動されかつISAサブバス状態302の間PCIバス220の多重化されたアドレス/データ線AD[31:0]上に至る。このとき、ISAサブバス制御装置246は、ロード信号LDENをアサートする。有効アドレス信号はこれにより、PCIクロック信号の立上がりエッジと同期してアドレスラッチ226内にラッチされる。同時に、有効アドレス信号はPCIバス220上に駆動され、チップ選択信号CSがISAサブバス制御装置246によりローにアサートされて、周辺装置228を選択する。図2に示すとおり、チップ選択信号CSは、I/O読出サイクルの間中ISA周辺装置228に対しローにアサートされている。ロード信号LDENの立上がりエッジで、有効アドレス信号が、アドレスラッチ226の出力およびISA周辺装置228のアドレスポートに与えられる。
【0025】
次のISAサブバス状態304の間に、I/O読出信号IORならびにイネーブル信号SUBENおよびデータ方向信号SUBDIRがローにアサートされる。ISA周辺装置228は応じて要求された位置からデータをフェッチし、PCIバス220の多重化されたアドレス/データ線に対しデータバッファ224を介してこのデータを駆動する。図に示すとおり、このデータは状態306、308、310および312の間、PCIバス220上に駆動される。ISAサブバス制御装置246は、状態314の間にI/O読出信号IORをデアサートし、PCIインタフェース装置244は、このデータを集積プロセッサ210内にラッチする。これによってISAサブバス読出動作が完了する。
【0026】
ISA周辺装置228への書込動作も同様に行なわれる。なお、ISA周辺装置228への書込サイクルについては、標準的なISAスタイルバスタイミングが採用される。また、書込サイクルの間、方向性信号SUBDIRはPCIバス220からISA周辺装置228へのデータの逆の流れを可能にするために補の状態になっている。
【0027】
PCIバスインタフェース装置244およびISAサブバス制御装置246は、有効データがPCIバス220に与えられる時期を決定するアドレス/データ段階化機能をさらに実行し得る。このアドレス/データ段階化機能は、集積プロセッサ210の内部コンフィギュレーションレジスタに従いプログラム可能である。一実施例においては、このコンフィギュレーションレジスタを、アドレスが有効になった1クロック後にPCIバス220上でデータを有効にするかまたはPCIバス220上のアドレスが有効になる時期と、データがPCIバス220上で有効になるであろう時期との間に1、2または3クロック段階を設けるように設定してもよい。なお、ISAサブバス制御装置246は、アドレス/データ段階化機能により確立された特定のタイミングに従いAD[31:0]線上にデータを発生する。こうして、バスが重い負荷をかけられている場合には、データが有効に駆動されるまでにいくつかのクロックがかかり得るため、1を超える数のクロック段階が必要となる。
【0028】
電力管理装置202の動作について次に考慮する。電力管理ステートマシン206は、コンピュータシステム200に関連するさまざまなクロック信号の周波数を制御しかつ特定のシステム動作状態の発生に依存してコンピュータシステム200に関連するさまざまな周辺装置への電力の付与を制御する制御装置である。電力管理ステートマシン206は、さまざまな特定の構成で実現され得る。電力管理ステートマシンの例については、1994年4月6日出願のゲッパート他による「最適融通性を図る電力管理アーキテクチャ」(Power Management Architecture for Optimal Flexibility; by Gephardt et al. )と題する、本件と同時係属中で同一譲受人に譲渡される米国特許出願連続番号第08/223,984号に記載されている。この出願についてその全文をここに引用により援用する。
【0029】
電力管理ステートマシン206は、特定のクロック信号の周波数を制御しかつシステムモニタ204が検出するさまざまな動作状態に基づきさまざまな周辺装置への電力の付与を制御する。なお、この電力管理装置206もまた他の装置により検出された動作状態に基づきまたは他の制御機構(図示せず)に応答してクロック信号を制御しかつ電力の付与を制御し得る。また、電力管理ステートマシン206により検出されるさまざまな動作状態への応答はプログラマブルなものでもよいし、システム毎に変えてもよい。たとえば、電力管理ステートマシン206をプログラムして、予め定められたタイムアウト期間でシステムの活性が検出されなければ、PCI周辺装置222およびISA周辺装置228から電力の付与をやめるようにしてもよいし、かつCPUクロック信号の周波数を下げるようにプログラムしてもよい。キーボード活性が後に検出された場合には、電力管理ステートマシン206がPCI周辺装置222とISA周辺装置228とに再び電力を付与して、CPUクロック信号の周波数を上げるように構成してもよい。
【0030】
システムモニタ204はしたがって、電力管理ステートマシン206がその予め定められた電力管理アルゴリズムに従いクロック信号および電力の付与を制御し得るようにコンピュータシステム200のさまざまな動作状態を検出するよう構成される。より具体的には、システムモニタ204は、PCIバス220上のPCIサイクルの発生を監視および検出しかつISAサブバスサイクルの発生を監視かつ検出するように構成されている。システムモニタ204はまた、PCI周辺装置222またはISA周辺装置228がパワーダウンされる場合には、シャドーレジスタ装置208内でPCI周辺装置222およびISA周辺装置228に書込まれるある種のコンフィギュレーションデータをシャドー化して、コンフィギュレーション情報を維持するように構成される。他の周辺装置の書込専用レジスタ等のシステム内の他の予め定められたレジスタのシャドー化についても電力管理装置202が行なってもよい。なお、シャドー化される特定のレジスタを、電力管理装置202内にプログラムしてもよい。
【0031】
システムモニタ204はPCIバス220に接続されているので、電力管理機能と、PCI周辺部に関連するレジスタのシャドー化の双方について、従来技術のやり方で直接的にいずれのPCIサイクルをも監視かつ検出することができる。したがって、コンピュータシステム200およびPCIバス220に結合された特定の周辺部の構成によって、システムモニタ204は、実行を行なっているPCIサイクルのタイプを直接的に判別することができる。システムモニタ204はこの情報を電力管理ステートマシン206に与え、ステートマシン206は必要であれば他の電力管理状態に遷移する。コンフィギュレーション情報がたとえばPCI周辺装置222の特定の書込専用コンフィギュレーションレジスタ等に書込まれる場合には、システムモニタ204は書込サイクルをさらに検出しかつコンフィギュレーションデータをシャドーレジスタ装置208の割当てられたレジスタ内に書込むことによってシャドー化する。したがって、PCI周辺装置222が電力管理ステートマシン206の電力節約状態の間にパワーダウンされている場合、シャドーレジスタ装置208の割当てられたレジスタ内に記憶されたコンフィギュレーション情報を、電力が後に再付与された際にPCI周辺装置222の書込専用コンフィギュレーションレジスタに再書込することができる。システムモニタ204の動作のこの部分は従来技術と同じである。
【0032】
システムモニタ204はまたたとえばISA周辺装置228に方向付けられるISAサブサイクルを検出するよう構成されている。なお、正常なISA制御信号CS、IORDおよびIOWRならびにISAデータおよびアドレス信号は、システムモニタ204には直接的に与えられない。したがって、システムモニタ204はPCIバス220およびロード信号LDENを監視することによってISAサブバスサイクルを検出する。ISAサブバスサイクルの開始は、LDEN信号がアクティブローになりかつPCIFRAME信号がインアクティブハイのままである場合に検出される。ロード信号LDENがアクティブローになった後PCIクロックの最初の立上がりエッジ上でISAサブバスサイクルに関連するアドレスをシステムモニタ204が検出する。図3は、指定されたISAサブサイクルの間にシステムモニタ204が検出する信号を示すタイミング図である。ISAサブバスサイクルの開始が検出されると(すなわちロード信号LDENがローになり、FRAME信号がハイのままの場合)、システムモニタ204はPCIサイクルコマンド信号C/BE#を監視することにより、発生しているサイクルのタイプ(すなわち読出サイクルまたは書込サイクル)を判別する。つまり、ISAサブサイクルの間、PCIバスインタフェース装置244は標準化されたPCI規定サイクルコマンドタイプに従ってサイクルタイプを示すコード化された値でPCIサイクルコマンド信号C/BE#を駆動する。
【0033】
PCIバスインタフェース装置244は、有効アドレスがPCIバス220上に駆動されてから1クロックサイクル後にPCIバス220上に有効データを駆動するか、またはそのデータがPCIバス220上に駆動される前で有効アドレスが駆動された後に1、または2、または3クロック段階を挿入するようなアドレス/データステッピングを用いてもよい。システムプログラマーは、先程も説明したとおり、ISAサブバスサイクルの間、集積プロセッサ210が採用する特定のアドレス/データ段階化機能に一致するコンフィギュレーション値でコンフィギュレーションレジスタ209(コンピュータシステム200のコンフィギュレーション空間内の予め定められたアドレス位置にマップされている)をロードする。結果として、コンフィギュレーションレジスタ209内の値によって、システムモニタ204は電力管理装置202内でシャドー化する必要があるアドレスに対する書込サイクルを検出し、電力管理ステートマシン206が、システムモニタ204に、アドレスサイクルの直後のPCIクロックサイクルかまたは1、2、3クロックサイクル後のいずれかにPCIバス220からのデータをラッチインさせる。PCIサイクルのデータフェーズの間に、PCIバスのバイトイネーブル信号は、さらにシステムモニタ204によってデコードされ、コンフィギュレーションレジスタ209内でシャドー化される特定のバイトが決定される(有効バイトのみがシャドー化される)。
【0034】
なお、上に述べたようなサブ制御装置を採用する集積プロセッサは、さまざまな他のピン削減回路または技術を採用してもよい。たとえば、集積プロセッサ210を、1994年2月2日出願の、ウィザー他による「集積プロセッサのための電力管理システム」(Power Management System For an Integrated Processor; by Wisor et al.)と題する本件と同時係属中で、同一譲受人に譲渡される米国特許出願連続番号第08/190,292号に記載されるような電力管理メッセージバスを採用するよう構成してもよい。この出願についてはその全文につきここに引用により援用する。
【0035】
これまでの開示について十分に検討すれば、当業者にはさまざまな変更例および修正例が思いつくことであろう。たとえば、図2の高性能多重化アドレス/データバス220はPCI標準バスを用いているが、他の多重化された高性能バスを採用することもできる。さらに、図1の集積プロセッサ210には、さまざまな他のオン・チップ周辺装置を組込んでもよい。先行の特許請求の範囲がこのような変更例および修正例のすべてを包含するものとして解釈される。
【図面の簡単な説明】
【図1】本発明に従うコンピュータシステムを含むコンピュータシステムブロック図である。
【図2】図2の集積プロセッサに接続されたISA周辺装置に対する読出動作のためのアドレス、データ、および制御信号の発生を示すタイミング図である。
【図3】電力管理を行なうために、書込専用レジスタのシャドー化の際にシステムモニタにより監視される特定の信号を示すタイミング図である。
【符号の説明】
200…コンピュータシステム
202…電力管理装置
210…集積プロセッサ
220…PCIバス
222…PCI周辺装置
224…データバッファ
226…アドレスラッチ
228…ISA周辺装置
Claims (13)
- コンピュータシステムであって、
複数ビット幅の多重化されたアドレス/データ線を含む周辺バスと、
前記複数ビット幅の多重化されたアドレス/データ線に結合された入力ポートを有するラッチと、
前記複数ビット幅の多重化されたアドレス/データ線に結合された第1のポートを有するデータバッファと、
集積プロセッサとを含み、
前記集積プロセッサは、
CPUコアと、
前記CPUコアに結合されたローカルバスと、
前記ローカルバスと前記周辺バスとの間でデータ、アドレスおよび制御信号をインタフェースすることができるバスインタフェース装置と、
前記バスインタフェース装置と前記ラッチとに結合されて前記周辺バス上の有効アドレスの存在を表わすロード信号を発生することができるサブバス制御装置とを含み、さらに
前記ラッチの出力ポートに結合された複数ビット幅のアドレス線および前記データバッファの第2のポートに結合された複数ビット幅のデータ線を有する周辺装置と、
前記周辺バスに結合された電力管理装置とを含み、
前記電力管理装置は、
前記コンピュータシステム内の電力管理を行なうための電力管理ステートマシンと、
前記電力管理ステートマシンおよび前記周辺バスに結合され、前記周辺バスの動作状態をモニタするシステムモニタと、
前記システムモニタに結合されたコンフィギュレーションレジスタとを含み、
前記電力管理装置は、前記周辺装置の電源断時、前記システムモニタの出力に応答して、前記コンフィギュレーションレジスタ内に記憶された値を用いて、前記周辺バスのアドレスフェーズの発生の後の、前記周辺バスからのデータが前記電力管理装置内でシャドー化される期間を制御し、かつ前記シャドー化されたデータを前記周辺バスに与えるように構成される、コンピュータシステム。 - 前記周辺バスがPCI標準コンフィギュレーションバスである、請求項1に記載のコンピュータシステム。
- 前記データバッファが、方向制御入力線を含み、かつ前記サブバス制御装置が前記データバッファを通るデータの流れを制御する方向制御信号を発生して前記データバッファの方向制御入力線に与えることができる、請求項1に記載のコンピュータシステム。
- 前記CPUコアが80486命令セットを実現する、請求項1に記載のコンピュータシステム。
- 前記サブバス制御装置がI/O書込信号およびI/O読出信号を発生する能力をさらに備え、前記方向制御信号が、前記サブバス制御装置が前記I/O書込信号または前記I/O読出信号をアサートしているか否かに依存する、請求項3に記載のコンピュータシステム。
- 前記ロード信号が、前記周辺バスのアドレスフェーズの間にアサートされ、かつ前記ロード信号が前記周辺バスのデータフェーズの前にデアサートされる、請求項1に記載のコンピュータシステム。
- 前記周辺装置がISA標準周辺装置である、請求項2に記載のコンピュータシステム。
- 前記サブバス制御装置が、前記データバッファにより受取られるデータイネーブル信号をアサートして、前記データバッファを通るデータの流れをイネーブルする能力をさらに備える、請求項3に記載のコンピュータシステム。
- 前記ロード信号が前記ラッチのイネーブル制御線に与えられる、請求項1に記載のコンピュータシステム。
- 周辺バスクロック信号が前記ラッチのクロック入力線に与えられる、請求項9に記載のコンピュータシステム。
- 前記サブバス制御装置が、前記周辺装置を選択するための選択信号をアサートする能力をさらに備える、請求項1に記載のコンピュータシステム。
- 前記I/O読出信号が、前記周辺装置への読出サイクルの間にアサートされ、かつ前記I/O読出信号が、前記多重化アドレス/データ線上に有効読出データが存在している場合に、アサートされた状態からデアサートされた状態へ遷移を行なう、請求項5に記載のコンピュータシステム。
- 前記サブバス制御装置に結合されたデコーダをさらに含み、前記サブバス制御装置がコード化されたチップ選択値を発生し、かつ前記デコーダが前記コード化されたチップ選択値をデコードして、前記周辺装置に与えられる対応のチップ選択信号を発生する、請求項1に記載のコンピュータシステム。
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