JP2006107127A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
ＣＰＵに対する複雑な電源供給シーケンスに対応でき、かつ消費電力の削減効果が高い半導体集積回路装置を提供すること。
【解決手段】
本発明にかかる半導体集積回路装置は、演算回路を備えたＣＰＵ１０と、ＣＰＵ１０の電源制御を電源ＩＣ２００を介して実行するＰＭＵ１とを備えている。このＰＭＵ１は、演算回路を有しない。また、ＰＭＵ１は、複数のコマンドを格納するＲＡＭ１ｂと、ＲＡＭ１ｂに格納されたコマンドに基づいてＣＰＵ１０の電源制御を実行する制御部１ａとを備えている。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関するものであり、特に、半導体集積回路の電源制御に関する。

電池によって駆動される携帯電話機や携帯端末には、種々のＬＳＩ（Large Scale Integration）が組み込まれている。携帯電話機等の長時間使用を可能とし、かつ多機能化を実現する上では、当該ＬＳＩの低消費電力化が極めて重要な要因である。また、ＬＳＩの集積化が進み、０．１３μｍ以下の微細プロセスにおいては、停止時に消費される静消費電流、即ちリーク電流が全体の消費電流に占める割合が高くなり、無視できない。

このような背景により、リーク電流を低減するために、ＬＳＩの内部を複数のブロックに分割し、それぞれのブロックに対して個別に電源を供給できるようにし、動作上必要のないブロックに対する電源供給を遮断する技術が提案されるに至った。

図６を用いて、従来の電源制御技術について説明する。図に示されるように、ＬＳＩ１００は、電源ＩＣ２００と接続されている。ＬＳＩ１００は、ＣＰＵ（Central Processor Unit）１０、常時電源オン領域２０、ロジック回路Ａ３０、ロジック回路Ｂ４０を備えている。ここで、常時電源オン領域２０とは、ＣＰＵ１０等の他の回路が動作を停止している状態であっても常時電源が供給されている回路領域をいう。この常時電源オン領域２０には、ＣＰＵ１０の電源供給を制御する制御回路２１が設けられている。当該制御回路２１は、プログラムを使用しない電気回路よりなるハードウェア固定回路により構成され、例えば単純な電源オン要求の固定動作のみ実行する。電源ＩＣ２００は、機能ブロックとして、ロジック回路Ａ３０に対する電源供給部２０１、ＣＰＵ１０に対する電源供給部２０２、常時電源オン領域２０に対する電源供給部２０３、ロジック回路Ｂ４０に対する電源供給部２０４、制御Ｉ／Ｆ（インターフェース）２０５、ＣＰＵ１０に対する電源のオン要求処理部２０６を備えている。

図６に示す従来例において、ＣＰＵ１０に対する電源供給が遮断されているときに、外部割込信号が制御回路２１に入力された場合の処理動作について説明する。制御回路２１は、この外部割込信号を検知すると、電源ＩＣ２００に対してＣＰＵ１０に対する電源供給の要求を出力する。ここで、電源供給が遮断状態のＣＰＵ１０は、全て初期化されているため、電源の供給が再開された際には、ブート時間が極めて長くなる。例えば、２０〜３０秒のブート時間を要する場合もある。また、制御回路２１は、ハードウェアにより構成されているため、固定シーケンスの実行のみ可能であり、複雑な電源供給シーケンスには対応できない。例えば、制御回路２１は、外部割込み信号を検知し、ロジック回路Ａ３０の電源をオンし、ロジック回路Ａ３０の初期化ルーチンを実行した後に５０μｓ待機し、そしてＣＰＵ１０の電源をオンするというような複雑な電源供給シーケンスは実行することが困難である。仮にこのような複雑な電源供給シーケンスをハードウェア固定回路で実現したとしても、予め用意しておかなければ、他の電源供給シーケンスは実行できない。さらに、様々な種類の電源供給シーケンスを実行できる回路を全てハードウェア固定回路上に設けると、回路規模が増大してしまう。

従来の電源制御技術の一例が特許文献１に開示されている。この特許文献１に開示された半導体集積回路は、Ｉ／Ｏ端子部に設けられた制御回路によってＣＰＵの電源制御を実行している。しかしながら、特許文献１に開示された制御回路は、極めて単純な制御を実行するのみであり、また、バックアップレジスタも単に各種の信号のバックアップを実行するものである。このため、特許文献１に開示された制御回路は、複雑な電源供給シーケンスを実行することはできず、かつフレキシブルに対応することもできない。

また、従来の電源制御技術の他の一例が特許文献２に開示されている。この特許文献２に開示された半導体集積回路は、高性能のＣＰＵと低消費電力のＣＰＵの双方を備え、処理を行なわないＣＰＵの電源供給を遮断することによりリーク電流を削減し、消費電力を削減している。しかしながら、ＣＰＵは演算回路を備えているので、低消費電力であるとしてもかなりのリーク電流が発生し、消費電力の削減効果は小さい。
特開２００２−３４１９７６号公報 特開２００２−２８８１５０号公報

上述のように、従来の半導体集積回路装置においては、ＣＰＵの電源管理をハードウェア固定回路により実現しているため、複雑な電源供給シーケンスに対応できないという問題があった。また、高性能のＣＰＵの電源管理を低消費電力のＣＰＵにより実行する従来技術においては、消費電力の削減効果が小さいという問題があった。

本発明にかかる半導体集積回路装置は、演算回路を備えたプロセッサと、前記プロセッサの電源制御を電源供給部を介して実行するパワーマネージメントユニットとを備えた半導体集積回路であって、前記パワーマネージメントユニットは、演算回路を有さず、複数のコマンドを格納するメモリと、前記メモリに格納されたコマンドに基づいて前記プロセッサの電源制御を実行する制御部とを備えたものである。このようにプロセッサの電源制御を行うパワーマネージメントユニットを備えているので、プロセッサに電源が供給されていない状態でも、各周辺マクロに対して命令を発行することができるので、システムの再スタートに要する時間を短縮化できる。また、パワーマネージメントユニットは、プログラマブルであり、メモリに格納するコマンドを変更することにより、様々な電源オンオフシーケンスを実行することができ、さらに電源分割数が多くなっても対応可能である。さらに、パワーマネージメントユニットは、コマンド制御のため機能拡張や変更が容易である。さらに、パワーマネージメントユニットは、演算回路を有しないため、演算回路を有するプロセッサと比較して回路規模が非常に小さく、低消費電力化を図ることが可能となる。

本発明にかかる別の観点による半導体集積回路装置は、演算回路を備えたプロセッサと、前記プロセッサの電源制御を電源供給部を介して実行する、演算回路を有しないプログラマブルシーケンサとを備えた半導体集積回路装置であって、前記プログラマブルシーケンサは、前記プロセッサに対して前記電源供給部を介して電源を供給するときに、並行して、当該半導体集積回路装置の他の回路に対する初期化処理を実行するものである。このような構成により、特にシステムの再スタートに要する時間を短縮化できる。

本発明によれば、ＣＰＵに対する複雑な電源供給シーケンスに対応でき、かつ消費電力の削減効果が高い半導体集積回路装置を提供することができる。

発明の実施の形態１．
図１を用いて、本発明の実施の形態１にかかる電源制御技術について説明する。図に示されるように、本発明にかかる半導体集積回路装置はＬＳＩ１００と電源ＩＣ２００を備えており、例えば、携帯電話機にアプリケーションプロセッサとして組み込まれる。ＬＳＩ１００は、当該ＬＳＩ１００と独立して設けられた電源ＩＣ２００と接続されている。ＬＳＩ１００は、ＣＰＵ１０、常時電源オン領域２０、ロジック回路Ａ３０、ロジック回路Ｂ４０を備えている。この常時電源オン領域２０には、パワーマネージメントユニット（ＰＭＵ）１及びクロック生成回路２が設けられている。ＣＰＵ１０は、演算回路を備えている。ＣＰＵ１０とＰＭＵ１間は共通のバスで接続されており、ＣＰＵ１０とＰＭＵ１からの信号は、このバスを介して選択的に電源ＩＣ１００に対して出力される。また、ＣＰＵ１０とＰＭＵ１からの信号を切り換えるセレクタを別途設けるようにしてもよい。

ＰＭＵ１は、ＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０等の電源供給を制御したり、クロック生成回路２やリセット制御回路（図示せず）の動作を制御する機能を有する。ＰＭＵ１は、制御部１ａ及びＲＡＭ（Random Access Memory）１ｂを備えている。かかる制御部１ａは、演算回路を有しない電気回路により構成されており、ＲＡＭ１ｂに格納された複数のコマンドからなるコマンド列、即ちプログラムに基づいて動作する。従って、ＰＭＵ１は、プログラマブルシーケンサであり、ＲＡＭ１ｂに格納するコマンドを変更することにより、様々な電源オンオフシーケンスを実行することができ、さらに電源分割数が多くなっても対応可能である。さらに、ＰＭＵ１は、コマンド制御のため機能拡張や変更が容易である。

また、ＰＭＵ１は、ＣＰＵ１０に対して電源が供給されていない状態でも、各周辺マクロ（ロジック回路Ａ３０やロジック回路Ｂ４０等）に対して命令を発行することができる。即ち、ＰＭＵ１は、ＣＰＵ１０に対して電源が供給されていない状態でも、各周辺マクロを制御できる。従って、ＣＰＵ１０に対して電源が供給された後に当該ＣＰＵ１０がリジューム処理している間、またはリジューム処理前に各種の命令を実行することができるため、システムの再スタートに要する時間を短縮化できる。

さらに、ＰＭＵ１は、割り込み監視機能を有し、外部割込信号の入力に応じて、電源オンシーケンスを実行することができる。また、ＰＭＵ１は、ウォッチドッグタイマ機能を有し、システムがハングアップした場合にもリセット処理することにより対応可能である。本発明の実施の形態１にかかるＰＭＵ１は、電源制御に特化したプログラマブルシーケンサであり、演算回路を有しない。従って、当該ＰＭＵ１は、演算回路を有するプロセッサと比較して回路規模が非常に小さく、プロセッサの１／１０〜１／５０程度である。そのため、ＰＭＵ１を用いることにより、プロセッサを用いた場合と比較して低消費電力化を図ることが可能となる。ＰＭＵ１の具体的な構成については、後に詳述する。

クロック生成回路２は、ＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０等に対してクロック信号を生成し、供給する回路である。クロック生成回路２は、一般的なＰＬＬ（Phase Lock Loop）回路により構成され、発振回路を備えている。

電源ＩＣ２００は、ＬＳＩ１００に対して電源を供給する電源供給部として機能する。当該電源ＩＣ２００は、機能ブロックとして、ロジック回路Ａ３０に対する電源供給部２０１、ＣＰＵ１０に対する電源供給部２０２、常時電源オン領域２０に対する電源供給部２０３、ロジック回路Ｂ４０に対する電源供給部２０４、制御Ｉ／Ｆ（インターフェース）２０５を備えている。

続いて、図２を用いてＰＭＵ１の内部ブロックについて具体的に説明する。ＰＭＵ１は、周辺マクロレジスタＩ／Ｆ（インターフェース）回路１１、内蔵ＳＲＡＭ１２、ＳＲＡＭ制御・コマンドデコード回路１３、シーケンサ回路１４及び電源制御Ｉ／Ｆ（インターフェース）回路１５を備えている。

周辺マクロレジスタＩ／Ｆ回路１１は、ＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０と接続され、これらのＣＰＵ１０等と、内蔵ＳＲＡＭ１２やシーケンサ回路１４などのＰＭＵ１内の各マクロとの間で通信を実行するために、通信プロトコルの変換を行なう回路である。周辺マクロレジスタＩ／Ｆ回路１１は、ＰＭＵ１内の各マクロから通信ＣＰＵ１０等に対してデータやコマンドを出力する場合には、Ｉ／Ｆバスプロトコルにプロトコルを変換し出力する。

内蔵ＳＲＡＭ１２は、図１に示すＲＡＭ１ｂに相当するメモリであり、複数のコマンドからなるコマンド列（プログラム）を読み書き可能に格納するメモリ（記憶手段）である。

ＳＲＡＭ制御・コマンドデコード回路１３は、内蔵ＳＲＡＭ１２を制御する。ＳＲＡＭ制御・コマンドデコード回路１３は、シーケンサ回路１４によるコマンド要求に応じて当該内蔵ＳＲＡＭ１２に格納されたコマンドを読み出し、デコード処理し、シーケンサ回路１４に出力する回路である。

シーケンサ回路１４は、ステートマシン１４１とデコーダ１４２により構成される。本発明にかかるシーケンサ回路１４は、演算回路を備えていない。ステートマシン１４１は、コマンドに同期して内部状態を遷移させる回路である。ここで、ステートマシン１４１において遷移させる内部状態には、例えば、外部電源オン命令発行状態、周辺マイクロレジスタライト状態、外部電源安定待ち状態が含まれる。ステートマシン１４１は、例えば、ジョンソン・カウンタをベースに構成され、外部信号に合わせて内部状態を刻々と変化させて順序制御を実行する。デコーダ１４２は、ステートマシン１４１において遷移する内部状態（ステート）をデコードして、命令発行やコマンド要求信号を生成する回路である。

電源制御Ｉ／Ｆ回路１５は、電源ＩＣ２００に対して命令発行を行なうために、当該命令（コマンド）を電源ＩＣ２００のＩ／Ｆバスプロトコルに変換を行なう回路である。

続いて、図３に示すフローチャートを用いて、電源オフシーケンスについて説明する。図３のフローチャート中に記載したＳ１〜Ｓ８２は、図２に記載したＳ１〜Ｓ８２にそれぞれ対応している。

まず、ＣＰＵ１０が内蔵ＳＲＡＭ１２へコマンドを格納する（Ｓ１、Ｓ２）。具体的には、ＣＰＵ１０がコマンド格納要求をＰＭＵ１に対して出力する（Ｓ１）と、ＰＭＵ１は、当該コマンド格納要求を周辺マクロレジスタＩ／Ｆ回路１１によりプロトコル変換し、プロトコル変換されたコマンドを内蔵ＳＲＡＭ１２の所定領域に格納する（Ｓ２）。

次に、ＣＰＵ１０は、ＰＭＵ１に対して起動要求を発行する（Ｓ３）。ＰＭＵ１は、当該起動要求を入力し、周辺マクロレジスタＩ／Ｆ回路１１によりプロトコル変換し、プロトコル変換された起動要求をシーケンサ回路１４に出力する（Ｓ３）。シーケンサ回路１４は、ステートマシン１４１により起動要求に応じた処理を行うためにコマンド要求をＳＲＡＭ制御・コマンドデコード回路１３に対して出力する（Ｓ４）。ＳＲＡＭ制御・コマンドデコード回路１３は、当該コマンド要求に応じて内蔵ＳＲＡＭ１２より起動要求を受けた場合に処理すべきコマンドデータを読み出す（リードする）（Ｓ５）。ＳＲＡＭ制御・コマンドデコード回路１３は、読み出されたコマンドデータを入力し、デコードした後、シーケンサ回路１４に対して出力する（Ｓ６）。

この例では、シーケンサ回路１４は、コマンドデータに応じてロジック回路Ａ３０やロジック回路Ｂ４０のレジスタ３１、４１に対して、内蔵ＳＲＡＭ１２に予め用意された所定値を書き込む。当該レジスタ３１、４１に書き込む値には、クロック周波数を変更するための値、リセットするための値、モード変更するための値が含まれる。この処理を行うために、シーケンサ回路１４は、周辺マクロレジスタＩ／Ｆ回路１１に対してレジスタ３１、４１に所定値を書き込むための命令を発行し、出力する（Ｓ７２）。周辺マクロレジスタＩ／Ｆ回路１１は、発行された命令をＩ／Ｆバスプロトコルに変換し、各ロジック回路Ａ３０、Ｂ４０に対して出力する（Ｓ８２）。各ロジック回路Ａ３０、Ｂ４０は、当該命令に応じて、それぞれレジスタ３１、４１に対して所定値を書き込む（ライトする）。

次に、シーケンサ回路１４は、ＣＰＵ１０、ロジック回路Ａ３０、Ｂ４０等に対して電源ＩＣ２００経由で電源オフ命令を出力する（Ｓ４、Ｓ５、Ｓ６、Ｓ７１、Ｓ８１）。具体的には、シーケンサ回路１４のステートマシン１４１は、ＳＲＡＭ制御・コマンドデコード回路１３に対して電源オフ命令を受けた場合に処理すべきコマンドを要求する（Ｓ４）。ＳＲＡＭ制御・コマンドデコード回路１３は、当該コマンド要求に応じて、内蔵ＳＲＡＭ１２から電源オフ命令を受けた場合に処理すべきコマンドを読み出し（Ｓ５）、シーケンサ回路１４に対して出力する（Ｓ６）。シーケンサ回路１４は、デコーダ１４２によりデコードし、そしてステートマシン１４１により当該電源オフ命令を受けた場合に処理すべきコマンドに応じて、命令を発行する（Ｓ７１）。この場合の命令は、ＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０に対する電源オフ命令である。電源制御Ｉ／Ｆ回路１５は、当該発行された命令をバスプロトコル変換し、電源ＩＣ２００に出力する（Ｓ８１）。

電源ＩＣ２００は、当該電源オフ命令を制御Ｉ／Ｆ２０５によってプロトコル変換し、ＣＰＵ電源部２０２、ロジック回路Ａ電源部２０１、ロジック回路Ｂ電源２０４に入力する。ＣＰＵ電源部２０２、ロジック回路Ａ電源部２０１、ロジック回路Ｂ電源２０４は、それぞれＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０に対して電源を遮断処理する。ＣＰＵ１０等は、当該電源オフ命令に応じて電源が遮断され、電源オフ状態となる。

その後、ＰＭＵ１は、０Ｖに電源が安定するのを待機する。そして、ＰＭＵ１は、外部割込信号が入力されるのをさらに待機する。

続いて、図４に示すフローチャートを用いて、電源オンシーケンスについて説明する。図４のフローチャート中に記載したＳ４〜Ｓ８２は、図２に記載したＳ４〜Ｓ８２にそれぞれ対応している。

ＣＰＵ１０の電源が遮断されオフ状態にあるとき、ＰＭＵ１が外部割込信号を検出したものとする。ＰＭＵ１では、シーケンサ回路１４が直接この外部割込信号を検出する。シーケンサ回路１４のステートマシン１４１は、外部割込信号の検出に応じて、ＳＲＡＭ制御・コマンドデコード回路１３に対して外部割込信号を検出した場合に処理すべきコマンドを要求する（Ｓ４）。ＳＲＡＭ制御・コマンドデコード回路１３は、内蔵ＳＲＡＭ１２よりコマンド要求に応じたコマンドを読み出し（Ｓ５）、シーケンサ回路１４に出力する（Ｓ６）。シーケンサ回路１４は、コマンドが電源オン命令であることをデコーダ１４２により認識し、当該ステートマシン１４１によって、電源オン命令を発行する（Ｓ７１）。電源制御Ｉ／Ｆ回路１５は、発行された電源オン命令をパス通信プロトコルに変換し、電源ＩＣ２００に対して出力する（Ｓ８１）。電源ＩＣ２００は、当該電源オン命令を制御Ｉ／Ｆ２０５によってプロトコル変換し、ＣＰＵ電源部２０２、ロジック回路Ａ電源部２０１、ロジック回路Ｂ電源２０４に入力する。ＣＰＵ電源部２０２、ロジック回路Ａ電源部２０１、ロジック回路Ｂ電源２０４は、それぞれＣＰＵ１０、ロジック回路Ａ３０、ロジック回路Ｂ４０に対して電源を供給する。このとき、ＰＭＵ１は、動作を実行させる必要性がある領域のみ電源を供給する制御を行なう。これにより、動作を実行させない領域には電源が供給されないので省電力化を図ることができる。

ＣＰＵ１０は、図４のフローチャートに示されるように、電源オン状態となる。この例では、ＣＰＵ１０に対して１．２Ｖの電源が印加されるが、ＰＭＵ１のシーケンサ回路１４は、電源が１．２Ｖに安定するのを待機する。そして、所定時間が経過し、電源が１．２Ｖに安定すると、シーケンサ回路１４のステートマシン１４１は、ロジック回路Ａ３０のレジスタ３１、ロジック回路Ｂ４０のレジスタ４１に対して初期値を書き込む。

具体的には、シーケンサ回路１４のステートマシン１４１は、電源が１．２Ｖに安定したのを認識したことに応じて、ＳＲＡＭ制御・コマンドデコード回路１３に対してコマンドを要求する（Ｓ４）。

ＳＲＡＭ制御・コマンドデコード回路１３は、コマンド要求に応じて、内蔵ＳＲＡＭ１２よりコマンドデータをリードし、デコードし、シーケンサ回路１４に対して出力する。シーケンサ回路１４は、デコーダ１４２によって、入力されたコマンドをデコードし、命令を発行する（Ｓ７２）。ここでは、ロジック回路Ａ３０のレジスタ３１やロジック回路Ｂ４０のレジスタ４１に対して初期値を書き込むコマンドが発行される。このコマンドには、初期値データも含まれる。周辺マクロレジスタＩ／Ｆ回路１１は、当該コマンドをバス通信プロトコルに変換し、ロジック回路Ａ３０やロジック回路Ｂ４０に対して出力する。ロジック回路Ａ３０やロジック回路Ｂ４０では、入力されたコマンドに応じて、それぞれレジスタ３１、レジスタ４１に対して初期値を書き込む。従来、ロジック回路Ａ３０のレジスタ３１、ロジック回路Ｂ４０のレジスタ４１に対する初期値の設定は、ＣＰＵ１０によって実行していたが、このようにＰＭＵ１が実行すれば、ＣＰＵ１０に対して電源が供給される前段階でも初期値を設定できる。このため、システムの再スタートのための処理時間を短縮することができる。

また、ＰＭＵ１は、常時電源オン領域２０に設けられたリセット生成回路（図示せず）を介してＣＰＵ１０に対してリセットを解除する。ＣＰＵ１０はこれに応じて、リジューム処理を開始する。従って、ＣＰＵ１０に対して電源供給を開始した状態、即ちパワーオンシーケンスにおいて、ＣＰＵ１０とＰＭＵ１の双方にて種々の処理を並行して実行できるため、システムの再スタートに要する時間を短縮化できる。例えば、２０〜３０秒要していた時間を、１ミリ秒程度に高速化できる。例えば、本発明の実施の形態１にかかる半導体集積回路が携帯電話機に内蔵されている場合を想定する。携帯電話機に着信があった場合には、ＰＭＵ１は、ＤＳＰ（Digital Signal Processor）マクロ等の、音声機能に関連するマクロに対して電源を供給するよう電源ＩＣ２００を制御することにより、ＣＰＵ１０のリジューム処理を待つことなく、初期設定及び動作開始命令を行なうことができる。

さらに、ＰＭＵ１は、クロック生成回路２に対してクロック周波数の変更命令を発行するようにしてもよい。例えば、ＰＭＵ１は、ＣＰＵ１０に対して供給するクロック周波数を比較的低い周波数から高い周波数（例えば、２００ＭＨｚ）に変更する命令を、当該クロック生成回路２に対して発行する。クロック生成回路２は、当該命令に応じて高い周波数のクロックを生成し、ＣＰＵ１０に対して供給する。特にクロック生成回路２は、周波数を変更してから安定するまで、例えば５００マイクロ秒必要であるため、ＰＭＵ１により周波数を変更しておくことは、システムの再スタートに要する時間を短縮する上で効果的である。尚、クロック生成回路２は、常時電源オン領域２０に設けられており、電源が供給された状態にあるが、ＣＰＵ１０等にクロックを供給する必要がない場合には、発振回路は停止状態にある。

以上、説明したように、本発明の実施の形態１にかかるＰＭＵ１は、プログラマブルであり、ＲＡＭ１ｂに格納するコマンドを変更することにより、様々な電源オンオフシーケンスを実行することができ、さらに電源分割数が多くなっても対応可能である。さらに、ＰＭＵ１は、コマンド制御のため機能拡張や変更が容易である。

また、ＰＭＵ１は、ＣＰＵ１０に対して電源が供給されていない状態でも、各周辺マクロに対して命令を発行することができるので、ＣＰＵ１０に対して電源が供給された後に、当該ＣＰＵ１０がリジューム処理している間、またはリジューム処理前に各種の命令を実行することができるため、システムの再スタートに要する時間を短縮化できる。

さらに、ＰＭＵ１は、電源制御に特化したプログラマブルシーケンサであり、演算回路を有しないため、演算回路を有するプロセッサと比較して回路規模が非常に小さく、低消費電力化を図ることが可能となる。

発明の実施の形態２．
図５を用いて、本発明の実施の形態２にかかる電源制御技術について説明する。本発明の実施の形態２では、ＬＳＩ１００の内部に設けられた各マクロに対応して電源スイッチ３ａ、３ｂ、３ｃ、３ｄ、３ｅを備え、当該電源スイッチ３ａ〜３ｅをＰＭＵ１によってオンオフ制御できる構成としている。

より具体的には、電源スイッチ３ａ〜３ｅは、電源ＩＣ２００から常時電源が供給される配線を分岐してＣＰＵ１０、ロジック回路Ａ３０、Ｂ４０、Ｃ５０、Ｄ６０のそれぞれと接続する分岐配線上に設けられている。そして、電源ＩＣ２００のＬＳＩ電源部２０７から、電源スイッチ３ａを介してＣＰＵ１０に電源が供給され、同様に電源スイッチ３ｂを介してロジック回路Ａ３０、電源スイッチ３ｃを介してロジック回路Ｂ４０、電源スイッチ３ｄを介してロジック回路Ｃ５０、電源スイッチ３ｅを介してロジック回路Ｄ６０にそれぞれ電源が供給されている。電源スイッチ３ａ、３ｂ、３ｃ、３ｄ、３ｅは、常時電源オン領域２０に設けられており、ＰＭＵ１によってオンオフ制御される。従って、ＰＭＵ１によって、ＬＳＩ１００の各マクロに対する電源制御を電源ＩＣ２００を介することなく実行できるため、ＬＳＩ１００の外部に設けられた電源ＩＣ２００の電源数を削減することができる。

本発明にかかる半導体集積回路のブロック図である。 本発明にかかる半導体集積回路におけるＰＭＵマクロの内部ブロック図である。 本発明にかかる半導体集積回路における電源オフシーケンスを示すフローチャートである。 本発明にかかる半導体集積回路における電源オンシーケンスを示すフローチャートである。 本発明にかかる半導体集積回路のブロック図である。 従来の半導体集積回路のブロック図である。

符号の説明

１ ＰＭＵ ２ クロック生成回路
３ 電源スイッチ １０ ＣＰＵ
１２ ＳＲＡＭ １４ シーケンサ回路
２０ 常時電源オン領域 ２１ 制御回路
３０ ロジック回路Ａ ４０ ロジック回路Ｂ

Claims (10)

1. 演算回路を備えたプロセッサと、前記プロセッサの電源制御を電源供給部を介して実行するパワーマネージメントユニットとを備えた半導体集積回路であって、
   前記パワーマネージメントユニットは、演算回路を有さず、
   複数のコマンドを格納するメモリと、前記メモリに格納されたコマンドに基づいて前記プロセッサの電源制御を実行する制御部とを備えた半導体集積回路装置。
2. 前記パワーマネージメントユニットは、前記電源供給部より常時電源が供給される常時電源オン領域に設けられていることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記パワーマネージメントユニットの制御部は、ステートマシン及びデコーダを有するシーケンサ回路を備えていることを特徴とする請求項１又は２記載の半導体集積回路装置。
4. 前記半導体集積回路装置は、さらにロジック回路を備え、
   前記パワーマネージメントユニットは、前記プロセッサに対して前記電源供給部を介して電源を供給する場合に、さらに当該ロジック回路に対しても電源供給部を介して電源を供給することを特徴とする請求項１、２又は３記載の半導体集積回路装置。
5. 前記半導体集積回路装置は、さらにレジスタを有するロジック回路を備え、
   前記パワーマネージメントユニットは、前記プロセッサに対して前記電源供給部を介して電源を供給する場合に、前記ロジック回路のレジスタに予め定められた値を書き込む処理を実行することを特徴とする請求項１、２又は３記載の半導体集積回路装置。
6. 前記半導体集積回路装置は、さらに前記プロセッサに対してクロックを供給するクロック生成回路を備え、
   前記パワーマネージメントユニットは、前記プロセッサに対して前記電源供給部を介して電源を供給する場合に、前記クロック生成回路を制御し、前記プロセッサに対して所定のクロックを供給することを特徴とする請求項１乃至５いずれかに記載の半導体集積回路装置。
7. 前記半導体集積回路装置は、ロジック回路と、電源供給部から常時電源が供給される配線を分岐して前記プロセッサ及び前記ロジック回路のそれぞれと接続する分岐配線上に設けられた複数の電源スイッチとをさらに備え、
   前記パワーマネージメントユニットは、前記電源スイッチのオンオフを制御することを特徴とする請求項１記載の半導体集積回路装置。
8. 前記パワーマネージメントユニット及び前記電源スイッチは、ともに前記電源供給部より常時電源が供給される常時電源オン領域に設けられていることを特徴とする請求項７記載の半導体集積回路装置。
9. 演算回路を備えたプロセッサと、前記プロセッサの電源制御を電源供給部を介して実行する、演算回路を有しないプログラマブルシーケンサとを備えた半導体集積回路装置であって、
   前記プログラマブルシーケンサは、前記プロセッサに対して前記電源供給部を介して電源を供給するときに、並行して、当該半導体集積回路装置の他の回路に対する初期化処理を実行する半導体集積回路装置。
10. 前記初期化処理は、前記半導体集積回路装置の他の回路に含まれるレジスタに対する初期値の書き込みであることを特徴とする請求項９記載の半導体集積回路装置。
    

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