JP2009237712A

JP2009237712A - 回路システムおよびプログラム

Info

Publication number: JP2009237712A
Application number: JP2008080592A
Authority: JP
Inventors: Katsuhiko Takeuchi; 克彦竹内
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-03-26
Filing date: 2008-03-26
Publication date: 2009-10-15
Also published as: US20090249100A1

Abstract

【課題】
本件は、電力の供給を受けてそれぞれ動作する複数の回路ブロックを備えた回路システム等に関し、動作の確保と消費電力の低減を図る。
【解決手段】
電力の供給を受けてそれぞれ動作する複数の回路ブロック（ＲＤＣ１２０，ＲＡＭ１３０，ＲＯＭ１４０）と複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子１２１，１３１，１４１と、複数のスイッチ素子をそれぞれ制御して、それらのスイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させる電力制御手段（ＣＰＵ１５０およびプログラム）とを備えた。
【選択図】図１

Description

本件は、電力の供給を受けてそれぞれ動作する複数の回路ブロックを備えた回路システム、および回路システム内で動作するプログラムに関する。

近年、様々な電子機器において、省エネルギー、すなわち消費電力の低減化に関心が集まっている。

例えばハードディスク装置内に組み込まれるシステムＬＳＩには、クロックリソースから供給されるクロックに同期して動作する複数の回路ブロックが組み込まれており、このシステムＬＳＩでは、従来は、そのクロックリソースから供給されるクロックの速度を下げたりクロックを停止することで消費電力を抑える工夫がなされている。

ところが、近年の回路微細化技術向上によるリーク電源の増大や、動作クロックの高速化によるスイッチング電流の増大などにより、従来方法のままでは消費電力対策が不充分となり、例えばラップトップコンピュータ用のハードディスク装置においてはバッテリによる長時間使用が出来なくなるという問題が生じ、またディスクトップ・サーバー用のハードディスク装置においては発熱対策用の冷却装置が必要となるなどの設備面での対策が必要となるおそれがある。

ここで、特許文献１には、電圧の異なる複数電源で動作する半導体集積回路において、低消費電力化を図るために、電源遮断したときにも貫通電流が発生しないレベルシフタ回路が開示されており、また、特許文献２には、２種類以上の電源を使用する多電源マイコンシステムにおいて、低電位電源出力の低下時にもＩ／Ｏポート出力端子の出力を安定化させる技術が開示されている。

しかしながら、これら特許文献１、２に開示された技術も、それぞれ低消費電力化や出力の安定化を実現するための工夫の一助となり得るが、回路システム全体を如何にして高機能動作を実現しつつ消費電力の低減化を図るかという観点から見たときには不充分な技術に過ぎない。
特開２００４−１２８５９０号公報特開２００７−１５０９８７号公報

本件開示の回路システムおよびプログラムで解決しようとする課題は、回路システムの動作の確保と消費電力の低減を図ることにある。

本件開示の回路システムは、
電力の供給を受けてそれぞれ動作する複数の回路ブロックと、
複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子と、
複数のスイッチ素子をそれぞれ制御して、それらのスイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させる電力制御手段とを備えたことを特徴とする。

また、本件開示のプログラムは、プログラムを実行するＣＰＵと、電力の供給を受けてそれぞれ動作する複数の回路ブロックと、複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子とを備えた回路システムにおける、上記ＣＰＵで実行されるプログラムであって、
上記ＣＰＵに、複数のスイッチ素子をそれぞれ制御させて、それらのスイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させることを特徴とする。

本件開示の回路システムおよびプログラムによれば、複数の回路ブロックの電力をその時その時の状態に応じて適応的に遮断することができ、その回路システムとしての機能を満足させるとともに電力遮断による消費電力低減化が図られる。

以下、本件開示の回路システムおよびプログラムの実施形態について説明する。

図１は、回路システムの一実施形態であるハードディスク用のシステムＬＳＩの回路構成を示すブロック図である。

この図１に示すシステムＬＳＩ１００は１つの集積回路を構成しており、１つの半導体パッケージに収容されている。このシステムＬＳＩ１００は、ハードディスクコントローラ（ＨＤＣ）１１０、リードチャネル（ＲＤＣ）１２０、ＲＡＭ１３０、ＲＯＭ１４０、ＣＰＵ１５０およびＤＭＡ１６０が備えられている。また、ここには、システムＬＳＩ１００の外部に、ホスト２００と、ダイナミックＲＡＭ（ＤＲＡＭ）１７０が示されている。尚、このシステムＬＳＩ１００には、この図１に示した回路ブロックの他にも、ハードディスク装置（図示せず）に内蔵された記憶媒体であるディスクをアクセスするヘッドとの間で信号を送受するインタフェースや、ハードディスク装置に内蔵されたディスクを回転させるスピンドルモータやヘッドを位置決めするボイスコイルモータの駆動を指示する信号を出力するインタフェースなどが備えられているが、ここでの図示や詳細説明は省略する。

ＨＤＣ１１０は、ホスト２００と通信してホスト２００からのディスクへの書込命令や書込用データ、読出命令等を受信し、およびディスクから読み出したデータのホスト２００への送信を行なう回路ブロックである。

また、ＲＤＣ１２０は、書込時には、ＨＤＣ１１０から受け取った書込用データをヘッドに送るための信号に変換してヘッドに送り、また、読出時にはヘッドでピックアップされた信号を受け取り信号形式を変換してＨＤＣ１１０に読取信号を送る役割りを担っている回路ブロックである。

また、ＲＡＭ１３０は、ＨＤＣ１１０がホスト２００から受け取った書込用データを一時的に格納しておくバッファや、ＨＤＣ１１０がＲＤＣ１２０から受け取った、ホスト２００に向けて送信すべきデータを一時的に格納しておくバッファや、ＣＰＵ１５０で動作するプログラムの作業エリアなどとして利用される揮発性メモリである。

また、ＲＯＭ１４０は、ＣＰＵ１５０で実行されるプログラムや固定的な定数などが記憶された不揮発性メモリである。

ＣＰＵ１５０は、プログラムを実行してこのシステムＬＳＩ１００の全体を制御する役割りを担っている。

さらに、ＤＭＡ１６０は、ＣＰＵ１５０からの指示を受け、ＲＡＭ１３０とＤＲＡＭ１７０との間で、データを、ＣＰＵ１５０を媒介させずに直接に転送する機能を有する回路ブロックである。

ここで、このシステムＬＳＩ１００を構成する各回路ブロックには電力が供給され、各回路ブロックはその供給された電力で動作するが、特に、ＲＤＣ１２０、ＲＡＭ１３０およびＲＯＭ１４０には、電力供給ライン上に各スイッチ素子１２１，１３１，１４１が備えられ、ＣＰＵ１５０の指示により、個々に電力の供給および遮断が行なわれる。

図２は、ＣＰＵから見たメモリアドレスマップの一例を示す図である。

ここには、アドレスの若い順にＲＡＭ用領域、ＲＯＭ用領域、ＨＤＣ用領域およびＤＲＡＭ用領域が割り当てられており、ＲＯＭ用領域の先頭アドレスにブート用のファームウェアが格納されている領域の先頭アドレスが格納されている。

図３は、電源遮断／再投入時の第１例を示すフローチャートである。

ハードディスク装置で使われる代表的なプロトコルであるＡＴＡ（ＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）では、パワーダウン用に幾つかのコマンドが用意されている。ここでは、そのうちの１つであるスリープ（Ｓｌｅｅｐ）コマンド指示による電源遮断、リセット（Ｒｅｓｅｔ）による復帰手順について説明する。

スリープコマンドの場合、数秒以内に復帰すればよく、ここでは、図１に示すＲＤＣ１２０、ＲＡＭ１３０およびＲＯＭ１４０の全ての回路ブロックの電源が遮断される。

先ずＨＤＣ１１０でコマンドを受信するとそのコマンドがＣＰＵ１５０に伝えられ（ステップＳ１０１）、そのコマンドがスリープコマンドであるか否かが判定される（ステップＳ１０２）。この図３に示すフローは、スリープコマンドを受信したときの処理を示しており、スリープコマンド以外のコマンドを受信したときは何もせずにこのフローを抜ける。

その受信したコマンドがスリープコマンドであったときは、ステップＳ１０３に進み、ＲＤＣ１２０の電源が遮断され、次いで、ＣＰＵ１５０からの指示を受けたＤＭＡ１６０により、ＲＡＭ１３０に格納されているデータがＤＲＡＭ１７０に退避される（ステップＳ１０４）。退避が完了すると（ステップＳ１０５）、ＲＡＭ１３０とＲＯＭ１４０の電源が遮断される（ステップＳ１０６）。

すなわち、ここでは、ＲＤＣ１２０、ＲＡＭ１３０およびＲＯＭ１４０の全ての回路ブロックの電源が遮断される。

次にホスト２００からのリセットコマンドを受信すると（ステップＳ１０７）、ＲＡＭ１３０とＲＯＭ１４０に電源が投入され（ステップＳ１０８）、ＣＰＵ１５０で処理されるプログラムのステップがＲＯＭ１４０の先頭（図２参照）にジャンプし（ステップＳ１０９）、ＤＭＡ１６０により、ＤＲＡＭ１７０に退避されていたデータのＲＡＭ１３０への転送による、ＲＡＭ１３０のデータ復旧が行なわれ（ステップＳ１１０）、データ復旧が完了すると（ステップＳ１１１）、ＲＤＣ１２０に電源が投入され（ステップＳ１１２）、ホスト２００に向けて復帰通知がなされる（ステップＳ１１３）。

この場合、ホスト２００からのリセットコマンド受信から復帰までの間に多少の時間を要するものの、ＲＤＣ１２０、ＲＡＭ１３０およびＲＯＭ１４０の全ての回路ブロックについて電源遮断を行なっており、消費電力の大幅な削減が可能である。

図４は、電源遮断／再投入時の第２例を示すフローチャートである。

特に、いわゆるノート型パーソナルコンピュータ等で使用されるハードディスク装置ではバッテリによる長時間駆動を実現する必要上、ディスクに対する書込み又は読出しを実行している時以外は、極力、図１のシステムＬＳＩ１００自身の判断にてパワーダウンを行なうことが好ましい。この場合、復帰は一般的に、ホスト２００からの書込み又は読出しの指示があったときに行なわれる。この場合、図３に示すスリープコマンドを受信した場合と比べ短時間で復帰する必要があるため、ここでは、ＲＡＭ１３０のデータを退避させなくても済むよう、ＲＤＣ１２０とＲＯＭ１４０については電源を遮断し、ＲＡＭ１３０については、引き続き電源を投入したままの状態とする。

尚、ここでのハードディスク装置は、書込みや読出しの指示がないときに、ヘッドをディスクから外れた場所に退避させるアンロードが行なわれ、書込みや読出しの指示があったときにヘッドをディスク上に移動させるロードが行なわれる。

図４に示すフローでは、先ず、書込み（Ｗ）／読出し（Ｒ）の指示の有無が確認され（ステップＳ２０１）、それらの指示が無いときはＲＤＣ１２０の電源が遮断され（ステップＳ２０２）、ヘッドの退避（アンロード）が行なわれる（ステップＳ２０３）。ヘッドの退避が完了すると（ステップＳ２０４）、ＲＯＭ１４０の電源が遮断される（ステップＳ２０５）。

次に、ホスト２００からコマンドを受信すると（ステップＳ２０６）、ＲＯＭ１４０に電源が投入され（ステップＳ２０７）、ヘッドの復旧（ロード）が開始され（ステップＳ２０８）、ヘッドの復旧が完了すると（ステップＳ２０９）、ホスト２００に向けて復旧が通知される（ステップＳ２１０）。

この場合、ＲＤＣ１２０とＲＯＭ１４０のみ電源が遮断され、ＲＡＭ１３０については電源が投入され続けるため、図３を参照して説明したスリープコマンドを受信した場合ほどは消費電力は低減されないが、ＲＡＭ１３０へのデータの復旧は不要であるため、高速に復旧させることができる。

以下に、いくつかの変形例を説明する。

図５は、ＲＡＭについての電源遮断の構成を示す図である。

図５（Ａ）、（Ｂ）はＲＡＭの全体について電源をオン／オフする構成であり、前述した図１に示すシステムＬＳＩ１００に採用されている構成と同じである。

これに対し、図５（Ｃ）は、ＲＡＭを２つの領域に分け、一方の領域については電源オン／オフ用のスイッチ素子を備え、一部の領域については電源オンの状態を保つ構成となっている。

この場合、このＲＡＭの、電源オンの状態を保つ領域にブート用のプログラムを置くことができる。

図６は、ブート用のアドレスが格納される領域の書き換えの説明図である。

ここでは、ブート時には、００００ｈのアドレスが参照されるが、電源遮断直前に００００ｈのアドレスの内容を、電源復旧時のブートプログラムの先頭アドレスに書き換え、電源復旧直後には、００００ｈのアドレスの内容を通常のリセット時のブートプログラムの先頭アドレスに書き換える。こうすることにより、通常のリセット時と電源遮断後の復旧時とで、別々のブートプログラムを実行させることができる。

電源遮断後の復帰方法としては、以下の態様が存在する。
（復帰方法）
（１）アドレスジャンプ
復帰命令に基づき、ハードウェアにて、復帰コード格納領域を含む電源遮断領域の電源を投入し、その後、復帰コードのアドレスの先頭にジャンプさせる事で、以下の２〜４の様な復帰コードの格納領域を保有せずに復帰を実現する方法。詳細は、図６のアドレスジャンプ方式参照。

ハードウェアにてＲＯＭの電源を投入すれば、ジャンプ先を変更せず、通常のブート時と同じアドレスにジャンプさせ、通常と同様の処理をする事も可能である。
（２）不揮発性メモリ
復帰用のコードを不揮発性メモリ（例えば図１に示すＲＯＭ１４０）に格納しておく方法。
（３）揮発性メモリ
電源を遮断しないＲＡＭを備え、そのＲＡＭに復帰用コードを格納しておき、ポーリングにより復帰の指示があったことを認識する方法。
（４）揮発性メモリ
ＲＡＭの一部領域について電源を遮断せず（図５参照）、その領域に復帰用のコードを格納しておき、ポーリングにより復帰の指示があったことを認識する方法。
（５）割り込み
ＲＡＭの全部又は一部領域の電源を遮断せず、そこに復帰用のコードを格納しておき、割り込みを用い復帰する方法。

また、表１は、図５（Ｃ）の態様を含む様々な構成における、電源遮断の態様と、その得失を表わした表である。

・Ａ〜Ｃについては、ＲＡＭに電源が供給されている為、復帰方法（５）の割り込みにてハンドリングが可能である。割り込みにてハンドリングする事で（ファームウェアとしても）復帰処理がシンプルでかつ高速化できる。
・Ｄ，Ｅについては、ＲＡＭに電源が供給されていない為、復帰コードをＲＯＭにおく必要がある。（１）の方法でも構わないが、（１）用に追加回路が必要となる。
・Ｆについては、回路追加により（１）が実現できれば、一番シンプルである。
・ＲＯＭとＲＡＭのみでなく、図１〜４に示すように、ＲＤＣについてもデータアクセスがないケースでは電源を遮断する対象に組み入れる事で、更なる省電力化が可能となる。

さらに、表２に示すように、ＲＯＭ／ＲＡＭに供給する動作クロックの制御を組み合わせることで更なる省電力が期待できる。

以下、本件に関する各種態様を付記する。

（付記１）
電力の供給を受けてそれぞれ動作する複数の回路ブロックと、
前記複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子と、
前記複数のスイッチ素子をそれぞれ制御して、該スイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させる電力制御手段とを備えたことを特徴とする回路システム。

（付記２）
データ退避用メモリを備えるとともに、前記複数の回路ブロックのうちの１つの回路ブロックが揮発性メモリであって、
前記電力制御手段は、前記揮発性メモリに格納されたデータを前記データ退避用メモリに退避させた後に該揮発性メモリへの電力供給を遮断し、該データ退避用メモリに退避させているデータを、該揮発性メモリへの電力供給を再開した後に該揮発性メモリに復帰させるものであることを特徴とする付記１記載の回路システム。

（付記３）
プログラムを実行するＣＰＵと、該ＣＰＵを媒介させずに前記揮発性メモリと前記データ退避用メモリとの間のデータ転送を行なうＤＭＡとをさらに備え、
前記電力制御手段は、前記ＣＰＵにおけるプログラムの実行により実現する機能であって、該電力制御手段は、前記揮発性メモリへの電力の供給／遮断に伴う、該揮発性メモリと前記データ退避用メモリとの間のデータ転送を、前記ＤＭＡに担わせるものであることを特徴とする付記２記載の回路システム。

（付記４）
前記電力制御手段は、前記複数の回路ブロックのうちの電力供給を遮断する回路ブロックと電力供給を続ける回路ブロックとの組合せが異なる複数の電力遮断モードを有することを特徴とする付記１から３のうちいずれか１項記載の回路システム。

（付記５）
前記電力制御手段は、外部からの指示に基づいて、前記複数の電力遮断モードのうちの第１の電力遮断モードを実行し、当該回路システムの状態に応じて、前記複数の電力遮断モードのうちの、前記第１の電力遮断モードよりも電力供給再開時の動作復旧に要する時間が短かい第２の電力遮断モードを実行するものであることを特徴とする付記４記載の回路システム。

（付記６）
前記複数の回路ブロック、前記複数のスイッチ素子、および前記電力制御手段が、１つの集積回路パッケージに収納されていることを特徴とする付記１から５のうちいずれか１項記載の回路システム。

（付記７）
プログラムを実行するＣＰＵと、電力の供給を受けてそれぞれ動作する複数の回路ブロックと、前記複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子とを備えた回路システムにおける、前記ＣＰＵで実行されるプログラムであって、
前記ＣＰＵに、前記複数のスイッチ素子をそれぞれ制御させて、該スイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させることを特徴とするプログラム。

（付記８）
前記回路システムがデータ退避用メモリを備えるとともに、前記複数の回路ブロックのうちの１つの回路ブロックが揮発性メモリであって、
当該プログラムが、前記ＣＰＵに、前記揮発性メモリに格納されたデータを前記データ退避用メモリに退避させた後に該揮発性メモリへの電力供給を遮断させ、該データ退避用メモリに退避させているデータを、該揮発性メモリへの電力供給を再開した後に該揮発性メモリに復帰させるものであることを特徴とする付記７記載のプログラム。

（付記９）
前記回路システムが、前記ＣＰＵを媒介させずに前記揮発性メモリと前記データ退避用メモリとの間のデータ転送を行なうＤＭＡをさらに備えたものであって、
当該プログラムが、前記ＣＰＵでの当該プログラムの実行により、前記揮発性メモリへの電力の供給／遮断に伴う、該揮発性メモリと前記データ退避用メモリとの間のデータ転送を、前記ＤＭＡに担わせるものであることを特徴とする付記８記載のプログラム。

（付記１０）
当該プログラムが、前記ＣＰＵに、前記複数の回路ブロックのうちの電力供給を遮断する回路ブロックと電力供給を続ける回路ブロックとの組合せが異なる複数の電力遮断モードによる電力の供給／遮断の制御を担わせるものであることを特徴とする付記７から９のうちいずれか１項記載のプログラム。

（付記１１）
当該プログラムが、前記ＣＰＵに、外部からの指示に基づいて、前記複数の電力遮断モードのうちの第１の電力遮断モードを実行させ、当該回路システムの状態に応じて、前記複数の電力遮断モードのうちの、前記第１の電力遮断モードよりも電力供給再開時の動作復旧に要する時間が短かい第２の電力遮断モードを実行させるものであることを特徴とする付記１０記載のプログラム。

回路システムの一実施形態であるハードディスク用のシステムＬＳＩの回路構成を示すブロック図である。ＣＰＵから見たメモリアドレスマップの一例を示す図である。電源遮断／再投入時の第１例を示すフローチャートである。電源遮断／再投入時の第２例を示すフローチャートである。ＲＡＭについての電源遮断の構成を示す図である。ブート用のアドレスが格納される領域の書き換えの説明図である。

符号の説明

１００システムＬＳＩ
１１０ハードディスクコントローラ（ＨＤＣ）
１２０ＲＤＣ
１２１，１３１，１４１スイッチ素子
１３０ＲＡＭ
１４０ＲＯＭ
１５０ＣＰＵ
１６０ＤＭＡ
１７０ダイナミックＲＡＭ（ＤＲＡＭ）
２００ホスト

Claims

電力の供給を受けてそれぞれ動作する複数の回路ブロックと、
前記複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子と、
前記複数のスイッチ素子をそれぞれ制御して、該スイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させる電力制御手段とを備えたことを特徴とする回路システム。
データ退避用メモリを備えるとともに、前記複数の回路ブロックのうちの１つの回路ブロックが揮発性メモリであって、
前記電力制御手段は、前記揮発性メモリに格納されたデータを前記データ退避用メモリに退避させた後に該揮発性メモリへの電力供給を遮断し、該データ退避用メモリに退避させているデータを、該揮発性メモリへの電力供給を再開した後に該揮発性メモリに復帰させるものであることを特徴とする請求項１記載の回路システム。
プログラムを実行するＣＰＵと、該ＣＰＵを媒介させずに前記揮発性メモリと前記データ退避用メモリとの間のデータ転送を行なうＤＭＡとをさらに備え、
前記電力制御手段は、前記ＣＰＵにおけるプログラムの実行により実現する機能であって、該電力制御手段は、前記揮発性メモリへの電力の供給／遮断に伴う、該揮発性メモリと前記データ退避用メモリとの間のデータ転送を、前記ＤＭＡに担わせるものであることを特徴とする請求項２記載の回路システム。
前記電力制御手段は、前記複数の回路ブロックのうちの電力供給を遮断する回路ブロックと電力供給を続ける回路ブロックとの組合せが異なる複数の電力遮断モードを有することを特徴とする請求項１から３のうちいずれか１項記載の回路システム。
前記電力制御手段は、外部からの指示に基づいて、前記複数の電力遮断モードのうちの第１の電力遮断モードを実行し、当該回路システムの状態に応じて、前記複数の電力遮断モードのうちの、前記第１の電力遮断モードよりも電力供給再開時の動作復旧に要する時間が短かい第２の電力遮断モードを実行するものであることを特徴とする請求項４記載の回路システム。
前記複数の回路ブロック、前記複数のスイッチ素子、および前記電力制御手段が、１つの集積回路パッケージに収納されていることを特徴とする請求項１から５のうちいずれか１項記載の回路システム。
プログラムを実行するＣＰＵと、電力の供給を受けてそれぞれ動作する複数の回路ブロックと、前記複数の回路ブロックそれぞれに対応して設けられ、制御を受けて対応する回路ブロックへの電力の供給／遮断を実行する複数のスイッチ素子とを備えた回路システムにおける、前記ＣＰＵで実行されるプログラムであって、
前記ＣＰＵに、前記複数のスイッチ素子をそれぞれ制御させて、該スイッチ素子に、対応する回路ブロックへの電力の供給／遮断を実行させることを特徴とするプログラム。
前記回路システムがデータ退避用メモリを備えるとともに、前記複数の回路ブロックのうちの１つの回路ブロックが揮発性メモリであって、
当該プログラムが、前記ＣＰＵに、前記揮発性メモリに格納されたデータを前記データ退避用メモリに退避させた後に該揮発性メモリへの電力供給を遮断させ、該データ退避用メモリに退避させているデータを、該揮発性メモリへの電力供給を再開した後に該揮発性メモリに復帰させるものであることを特徴とする請求項７記載のプログラム。
前記回路システムが、前記ＣＰＵを媒介させずに前記揮発性メモリと前記データ退避用メモリとの間のデータ転送を行なうＤＭＡをさらに備えたものであって、
当該プログラムが、前記ＣＰＵでの当該プログラムの実行により、前記揮発性メモリへの電力の供給／遮断に伴う、該揮発性メモリと前記データ退避用メモリとの間のデータ転送を、前記ＤＭＡに担わせるものであることを特徴とする請求項８記載のプログラム。
当該プログラムが、前記ＣＰＵに、前記複数の回路ブロックのうちの電力供給を遮断する回路ブロックと電力供給を続ける回路ブロックとの組合せが異なる複数の電力遮断モードによる電力の供給／遮断の制御を担わせるものであることを特徴とする請求項７から９のうちいずれか１項記載のプログラム。