JP2005011166A - 情報処理装置 - Google Patents

Abstract

【課題】電源遮断による低いスタンバイ電流と割り込みによるスタンバイからの高速復帰を両立させる機構を実現する。
【解決手段】中央処理装置ＣＰＵと周辺回路モジュールＩＰ１，ＩＰ２とを含む第１領域ＡＥ１と、周辺回路モジュールＩＰ１，ＩＰ２に含まれるレジスタＲＥＧ１，２の値を保持するための情報保持回路ＵＲＡＭ，ＢＵＲＥＧを有する第２領域ＡＥ２と、第１領域ＡＥ１への電流の供給を制御するための第１電源スイッチＳＷ１とを具備する情報処理装置であって、情報処理装置が第１モードで動作する場合に、第１領域ＡＥ１及び第２領域ＡＥ２は、動作電流が供給され、情報処理装置が第２モードで動作する場合に、第１電源スイッチＳＷ１は、第１領域ＡＥ１に電流の供給を遮断するように制御され、第２領域ＡＥ２への電流供給は継続される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理装置に関するものであり、特にシステムＬＳＩ又はマイクロプロセッサに適用して有用なものである。
【０００２】
【従来の技術】
今日の携帯電話などの携帯情報端末向けシステムＬＳＩでは、バッテリによる長時間駆動を実現する必要があるため、低消費電流化が重要である。特に、行う処理がない状態での消費電流であるスタンバイ電流は、携帯情報端末の待ち受け時間を決定するため、その削減が特に重要である。そのため、現在種々のスタンバイ電流削減手法が提案、実現されている。
【０００３】
まず、一つ目として待ち受け時にシステムＬＳＩ内の全クロックを停止する手法（以後、ソフトウェアスタンバイと呼ぶ）がある。この手法では、待ち受け状態に入るとシステムＬＳＩ内部のクロックが停止するため、システムＬＳＩ内の回路動作による消費電流がほぼ０となる。その結果、スタンバイ電流を漏れ電流による消費電流のみにできる。さらに、この手法では、システムＬＳＩの内部状態（レジスタの値など）をスタンバイ中でも保持できるため、スタンバイからの復帰を割り込み処理で行うことが可能である。その結果、復帰はクロック再開に必要な時間程度で高速に完了する。
【０００４】
しかし、近年の微細化したプロセスでは、漏れ電流が非常に大きいため、漏れ電流による消費電流が無視できない。そこで、非特許文献１で示されているような待ち受け時にシステムＬＳＩの電源を遮断する手法（以後、Ｕスタンバイと呼ぶ）が提案されている。この手法では、待ち受け状態に入ると復帰処理に必要な最低限の回路を除いて電源が遮断される。その結果、回路動作による消費電流のみでなく、漏れ電流による消費電流もほぼ０となり、スタンバイ電流をほぼ０にできる。
【０００５】
【非特許文献１】
Ｙａｍａｄａ ｅｔ ａｌ．，”Ａ １３３ＭＨｚ １７０ｍＷ １０μＡ Ｓｔａｎｄｂｙ Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ ３Ｇ Ｃｅｌｌｕｌａｒ Ｐｈｏｎｅｓ”，ＩＳＳＣＣ ２００２，Ｆｅｂｒｕａｒｙ ６， ｐｐ．３７０−３７１
【０００６】
【発明が解決しようとする課題】
本願発明者等は、本願発明をするに当たって、上記２つのスタンバイモードについて検討したところ、以下のような課題があることに気が付いた。
【０００７】
Ｕスタンバイモードでは、回路動作による消費電流のみならず漏れ電流による消費電流もほぼ０とすることができるが、電源の遮断によりシステムＬＳＩの内部状態がすべて破壊されるため、スタンバイからの復帰を割り込み処理で行うことができず、復帰をリセット処理で行う必要がある。リセット処理では、システムＬＳＩの初期設定やソフトウェアの立ち上げを行うため、復帰に必要な時間が長くなってしまう。特に、ソフトウェアの立ち上げは、実行すべき命令数が多いため処理時間が長くなってしまう。具体的には、Ｕスタンバイモードから復帰する際には、割り込み要求があったにも関わらず、そのまま割り込み処理を行うことができず、一旦リセット処理を行いソフトウェアを立ち上げた後に上記割り込み要求に応じた処理を行うことになる。
【０００８】
それに対し、ソフトウェアスタンバイでは、内部状態を保持しているためソフトウェアの立ち上げ等を行わずに済み、高速にスタンバイ状態から高速に復帰することが可能となるが、上述のように漏れ電流による消費電流が大きくなってしまう。
【０００９】
このように、現在、提案されている技術では、低いスタンバイ電流と高速なスタンバイからの復帰を両立させることが困難であることを本願発明者は見出した。
【００１０】
【課題を解決するための手段】
上記課題を解決するための一つの手段として、中央処理装置と周辺回路モジュールとを含む第１領域と、前記周辺回路モジュールに含まれるレジスタの値を保持するための情報保持回路を有する第２領域と、前記第１領域への電流の供給を制御するための第１電源スイッチとを具備する情報処理装置であって、前記情報処理装置が第１モードで動作する場合に、前記第１領域及び前記第２領域は、動作電流が供給され、前記情報処理装置が第２モードで動作する場合に、前記第１電源スイッチは、前記第１領域に電流の供給を遮断するように制御され、前記第２領域への電流供給は継続されるように構成する。
【００１１】
更に望ましくは、前記情報保持回路は、ゲート回路を有し、前記ゲート回路は、前記第１モードにおいて、前記周辺回路モジュールに含まれるレジスタの値を前記情報保持回路に伝達し、前記第２モードにおいて、前記周辺回路モジュールに含まれるレジスタの値の前記情報保持回路への伝達を制限するように構成する。
【００１２】
また、他の一つの手段として、中央処理装置と周辺回路モジュールとを具備する情報処理装置であって、前記情報処理装置は、前記情報処理装置の初期状態を設定するリセット処理と、前記情報処理装置の外部から割り込み要求が通知された場合に、前記割り込み要求に対応した処理を行う割り込み処理とを実行可能であり、前記中央処理装置と前記周辺回路モジュールとに電流を供給する第１動作モードと、前記中央処理装置及び前記周辺回路モジュールへの電流供給が停止している第２動作モードとを有し、前記第２動作モードで動作していている際に前記情報処理装置の外部から割り込み要求が通知された場合に、退避された情報を前記中央処理装置及び前記周辺回路モジュールに復帰させた後、前記割り込み要求に対応する割り込み処理を行うことが可能であるように構成する。
【００１３】
更に、他の一つの手段として、中央処理装置と、周辺回路モジュールと、ブートアドレスレジスタとを具備する情報処理装置であって、前記情報処理装置は、第１動作モードと前記第１動作モードより消費電流が小さい第２動作モードとを有し、前記ブートアドレスレジスタは、前記第１動作モードから前記第２動作モードに移行する際に、前記第２動作モードから前記第１動作モードに復帰する際に最初に実行すべき命令が格納されるアドレスを前記ブートアドレスレジスタに設定されるために設けられるように構成する。
【００１４】
【発明の実施の形態】
以下、本発明に係る情報処理装置の好適な実施の形態について、添付図面を参照しながら説明する。特に制限されないが、実施例の各ブロックを構成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタ等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００１５】
図１は、本発明の低電流モード（以下、Ｒスタンバイモードと呼ぶ）を実現するための一つの実施例である。図１は、情報処理装置、特にシステムＬＳＩ（又はマイクロプロセッサ。以下、同じ。）に適用した場合の構成の概念図を示している。特に制限されないが、当該システムＬＳＩは単一の半導体基板上に形成される。
【００１６】
このシステムＬＳＩには独立に電源を制御できる領域として、第１領域ＡＥ１、第２領域ＡＥ２、第３領域ＡＥ３がある。まず、第１領域ＡＥ１は、中央処理装置ＣＰＵ（以下、ＣＰＵと呼ぶ）、周辺回路モジュールＩＰ１，ＩＰ２、システムバスＳＹＳＢＵＳ、クロック発生回路ＣＰＧを含み、電源スイッチＳＷ１により電流の供給が制御される。次に、第２領域ＡＥ２は、内部メモリＵＲＡＭ（以下、ＵＲＡＭと呼ぶ）、バックアップレジスタＢＵＲＥＧを含み、電源スイッチＳＷ２により電流の供給が制御される。最後に、第３領域ＡＥ３は、スタンバイ制御回路ＳＴＢＹＣが含まれ、常に通電される。ここで、電源スイッチＳＷ１及びＳＷ２は、接地電位Ｖｓｓと各領域の間に配置され、電流の供給を制御しているが、当然に動作電位Ｖｄｄと各領域の間に配置されてもよい。また、接地電位Ｖｓｓと各領域の間及び動作電位Ｖｄｄと各領域の間の両方に配置しても構わない。
【００１７】
ＣＰＵは、システムＬＳＩの全体を制御する。また、周辺回路モジュールＩＰ１は、特に制限されないが、ＭＰＥＧアクセラレータ等のＣＰＵが命令をフェッチする際に必要とならない周辺回路モジュールである。周辺回路モジュールＩＰ２は、特に制限されないが、バスステートコントローラ等、ＣＰＵが命令をフェッチする際に必要となる周辺回路モジュールである。システムバスＳＹＳＢＵＳは、ＣＰＵを含む各回路モジュールが接続され、図示しないがデータバス及びアドレスバスを含む。クロック発生回路ＣＰＧは、外部から供給されるクロック信号ＲＣＬＫを受けて内部クロック信号ＩＣＬＫを発生する。内部クロック信号ＩＣＬＫは、各回路モジュールに供給され、システムＬＳＩは、内部クロック信号ＩＣＬＫに従って動作する。ＵＲＡＭは、大容量の内部メモリであり現在処理しているデータ等、必要な情報を保持する。バックアップレジスタＢＵＲＥＧは、Ｒスタンバイモード時に周辺回路モジュールＩＰ２に含まれるレジスタＲＥＧ２の値を保持する。本願発明では、領域１ＡＥ１に含まれる各回路モジュールをまとめて配置し、領域２ＡＥ２に含まれる各回路モジュールをまとめて配置している。このように配置することにより、複数の回路モジュールに対して電源スイッチＳＷ１、ＳＷ２を共通に設けることができるため面積を小さくすることができる。
【００１８】
システムＬＳＩがＲスタンバイモードに遷移すると、電源スイッチＳＷ１は、オフ状態とされ、電源スイッチＳＷ２は、オン状態とされる。従って、ＣＰＵ、周辺モジュールＩＰ１，ＩＰ２、クロック発生回路ＣＰＧに対する電流の供給は遮断されるため消費電流を低減できる。
【００１９】
Ｒスタンバイモードに遷移する場合には、システムＬＳＩの内部情報をＵＲＡＭ又はバックアップレジスタＢＵＲＥＧに退避させる。その後、電源スイッチ制御信号ＳＷ１−Ｃにより電源スイッチＳＷ１をオフ状態とし、第１領域ＡＥ１に含まれる各回路モジュールへの電流の供給を停止する。電源スイッチＳＷ２は、オン状態とされる。従って、第２領域ＡＥ２に含まれる回路モジュールには電流が供給されるため退避されたシステムＬＳＩの内部情報は保持されることになり、外部からの割込み要求によりＵＲＡＭやバックアップレジスタＢＵＲＥＧに保持された情報をＣＰＵ，ＩＰ１，ＩＰ２に復帰させることで、スタンバイモードからの復帰時に割り込み処理を行うことが可能となる。割り込み要求があった場合は、スタンバイ制御回路ＳＴＢＹＣにより、電源スイッチＳＷ１をオン状態とし、第１領域ＡＥ１へ電流を供給後、退避したシステムＬＳＩの内部情報をＣＰＵやＩＰ１，ＩＰ２へ復帰させることにより行われる。この動作は、ＯＳ等のソフトウェアの立ち上げを行うリセット処理に比べて短時間で行われるので、Ｕスタンバイモードに比べて高速に復帰することが可能となる。なお、システムＬＳＩの内部情報は、外部メモリに退避してもよい。
【００２０】
即ち、本願発明の一つの特徴は、Ｒスタンバイモードに遷移した際に、ＣＰＵや周辺回路モジュールＩＰ１，ＩＰ２への電流の供給を遮断し、ＵＲＡＭ又はバックアップレジスタＢＵＲＥＧ等の情報保持回路への電流の供給を継続することが可能となるように領域分けをすることにある。これにより、Ｒスタンバイモードから高速に復帰するために必要な情報を保持することが可能となる。
【００２１】
また、別の観点から考えると、ＣＰＵや周辺回路モジュールＩＰ１，ＩＰ２に対して電流の供給を遮断されることにより内部状態を示すレジスタの値が破壊されているにも関わらず、復帰時に割り込み処理が可能であることである。これにより、低消費電流のスタンバイモードを実現しながらもＯＳ等のソフトウェアの立ち上げを行わずに済むため高速に復帰することが可能となる。
【００２２】
また、本実施例では、他の低電流モード、例えばソフトウェアスタンバイモードやＵスタンバイモードも採用することが可能であり、システムＬＳＩの使用状態により柔軟に低電流モードを設定することが可能である。ソフトウェアスタンバイモードでは、電源スイッチＳＷ１，ＳＷ２ともオン状態とし、ＣＰＵや周辺回路モジュールＩＰ１，ＩＰ２には電流が供給されたまま、内部クロック信号ＩＣＬＫの供給が停止され、回路動作が停止する。これにより回路動作は停止されるため動作電流が低減される。次に、Ｕスタンバイモードでは、電源スイッチＳＷ１，ＳＷ２の両方がオフ状態とされ、回路動作が停止すると共に電流の供給も遮断される。従って、回路動作に伴う消費電流のほかに漏れ電流による消費電流も低減することができる。
【００２３】
なお、本発明の方式は、プロセッサＣＰＵや周辺回路モジュールＩＰ１，ＩＰ２の種類、個数、電源領域の数によって制限されず、ここに示した以外の構成でも実施できる。例えば、本実施例では低電流モードとしてソフトウェアスタンバイモード、Ｕスタンバイモード、Ｒスタンバイモードを有する構成としたため電源領域を３つに分けたが、Ｕスタンバイモードを省略することも可能である。この場合、第２領域ＡＥ２と第３領域ＡＥ３を一つとし、常に通電する構成としてもよい。この場合でも、スタンバイモードからの高速復帰と低電流の両立を実現することが可能である。また、本実施例ではシステムＬＳＩ内部におかれたスイッチによる電源遮断を行うが、システムＬＳＩの外部に置かれた電源制御回路により電源を遮断する構成を取ることも可能である。
【００２４】
図２は、図１のように領域分けをした場合のレイアウトについて説明するためのものであり、図１で示した領域１ＡＥ１のレイアウト配置例を示している。ＲＵＳＲは領域ＡＥ１に含まれる各回路モジュールを構成しているＭＯＳトランジスタを配置する領域である。ＲＰＷＲ１、ＲＰＷＲ２、ＲＰＷＲ３、ＲＰＷＲ４、ＲＰＷＲ５、ＲＰＷＲ６、ＲＰＷＲ７、ＲＰＷＲ８で構成されるリング状の領域は、電源線ＶＤＤ、接地線ＶＳＳ、仮想接地線ＶＳＳＭなどの電源幹線が、比較的太い配線幅の配線で周回して配置されており、電源リングを形成している。これにより、各回路モジュールを構成しているＭＯＳトランジスタに供給される電源線、接地線、仮想接地線を低抵抗化している。上記の電源スイッチＳＷ１は、接地線及び仮想接地線の間に接続され、各回路モジュールへの電流供給は、仮想接地線ＶＳＳＭを介して行われる。なお、ここでは領域１ＡＥ１のみを説明するが領域２ＡＥ２についても同様に構成される。また、本実施例では、接地線と仮想接地線の間に電源スイッチＳＷ１を配置したが、仮想電源線を設け、電源線ＶＤＤと上記の仮想電源線の間に電源ＳＷ１を設けてもよい。この場合、接地線と仮想接地線の間に電源スイッチＳＷ１を設けても、設けなくてもよい。
【００２５】
電源スイッチＳＷ１は上記電源リングの四辺の領域（ＲＰＷＲ２、ＲＰＷＲ４、ＲＰＷＲ６、ＲＰＷＲ８）に配置することが望ましい。特に電源スイッチＳＷ１は、領域ＲＰＷＲ４， ＲＰＷＲ８に配置することが望ましい。図３に示すように、各回路モジュールに電源、接地を供給する電源線ＶＤＤ１０５（Ｍ１）、仮想接地線ＶＳＳＭ１０５（Ｍ１）は、横方向に延伸している。そのため、領域ＲＰＷＲ４， ＲＰＷＲ８に電源スイッチＳＷ１を配置することにより、配線抵抗の影響を小さくできる。一方、電源スイッチＳＷ１を領域ＲＰＷＲ２， ＲＰＷＲ６に配置する場合には、領域ＲＰＷＲ４， ＲＰＷＲ８に配置される電源線ＶＤＤ、接地線ＶＳＳの配線抵抗の影響が大きくなる。そのため、領域ＲＰＷＲ４， ＲＰＷＲ８に電源スイッチＳＷ１を優先的に配置し、さらに電源スイッチＳＷ１のオン抵抗の影響を減らしたい場合にさらに領域ＲＰＷＲ２， ＲＰＷＲ６にも電源スイッチＳＷ１を配置することが望ましい。
【００２６】
図３は、図２のＲ１４の部分について、より具体的な電源線ＶＤＤ、接地線ＶＳＳ、仮想接地線ＶＳＳＭのレイアウトを図示したものである。ＶＤＤ１００〜ＶＤＤ１１０は電源線、ＶＳＳ１０１〜ＶＳＳ１０３およびＶＳＳ１０７〜ＶＳＳ１１３は接地線、ＶＳＳＭ１０１〜ＶＳＳＭ１０７は仮想接地線を示している。ＳＩＧ１００は縦方向に電源リングを横断する配線を代表して一本だけ示したものであり、ＳＩＧ１０１は横方向に電源リングを横断する配線を代表して一本だけ示したものである。図３で各記号の後の括弧内に記述しているＭ１〜Ｍ４の記号は、その配線を設置するために使用した配線層名を示している。複数記述されている場合には、それらの複数の配線層で配線されていることを示している。Ｍ４はＭ３よりも、Ｍ３はＭ２よりも、Ｍ２はＭ１よりも半導体基板から見て上層の配線層である。また、×印入りの四角印の記号は各配線層を接続するためのビア（ＶＩＡ）を示している。ＲＰＷＲで示している部分が電源リング領域であり、ＲＵＳＲで示している部分が各回路モジュールを構成しているＭＯＳトランジスタを配置する領域である。
【００２７】
電源リングは半導体基板より比較的上層の配線層Ｍ２乃至Ｍ４によって、ＶＤＤ１０１〜ＶＤＤ１０３、ＶＳＳ１０１〜ＶＳＳ１０３、ＶＳＳＭ１０１〜ＶＳＳＭ１０３、ＶＳＳ１１１〜ＶＳＳ１１３によって構成されている。半導体基板より比較的上層の配線層は下層の配線層と比較してピッチを広くすることができるために配線層厚さを厚くでき、シート抵抗を小さくできて低抵抗な配線が実現できる。電源リングにこのような低抵抗な配線を用いることで、電源リングを低抵抗に形成することができ、いわゆる電圧ドロップを小さく抑えることができる。
【００２８】
図３では、上記電源リングを縦方向にシャントする縦方向電源幹線ＲＰＷＲＶを、ＶＤＤ１０６およびＶＳＳＭ１０６によって形成している。また、電源リングを横方向にシャントする横方向電源幹線ＲＰＷＲＨを、ＶＤＤ１０７、ＶＳＳ１０７、ＶＳＳＭ１０７によって形成している。これらにより、さらに電源リングを低抵抗化できる。ここでは縦方向電源幹線ＲＰＷＲＶの横方向の配置間隔および、横方向電源幹線ＲＰＷＲＨの縦方向の配置間隔は特に限定しないが、縦方向電源幹線ＲＰＷＲＶには比較的下層のＭ２配線層を用いているため、あまり多くの縦方向電源幹線ＲＰＷＲＶを配置すると、回路モジュールを構成しているＭＯＳトランジスタの信号線配線のためのチャネルを少なくしてしまうことになる。したがって、例えば約１００μｍおきに配置するのが適当である。一方、横方向電源幹線ＲＰＷＲＨには比較的上層のＭ４配線層を用いているため上記信号線配線のためのチャネルを少なくすることは少ない。そのため、多くの数の横方向電源幹線ＲＰＷＲＨを配置できる。
【００２９】
上記電源リングから各回路モジュールを構成しているＭＯＳトランジスタへの電源供給線ＲＩＰはＭ１配線層を用いて、ＶＤＤ１０５およびＶＳＳＭ１０５によって行っている。なお、各回路モジュールを構成しているＭＯＳトランジスタの信号線を配線するためのチャネルは、主にＭ１〜Ｍ３の配線層を用いる。同様な理由で、電源リングの四隅の領域には、電源線、接地線にはＭ４の配線層を用いてそれより下層の配線を用いていない。
【００３０】
簡単のために、ＶＤＤ１００とＶＤＤ１０３を電気的に接続するための配線ＶＤＤ１０８は一本だけが図示されているが、実際にはある間隔で多数配置して低抵抗に接続するのが適当である。また、ＶＤＤ１０８のごとくＶＤＤ１００とＶＤＤ１０１を縦方向に直接電気的に接続する配線が図示されていないが、Ｍ２配線層を用いてＶＤＤ１０８と同様に配置することが望ましい。また、簡単のために、ＶＳＳ１０３とＶＳＳ１１３を電気的に接続するための配線ＶＳＳ１０８は一本だけが図示されているが、実際にはある間隔で多数配置して低抵抗に接続するのが適当である。また、ＶＳＳ１０８のごとくＶＳＳ１０１とＶＳＳ１１１を縦方向に直接電気的に接続する配線が図示されていないが、Ｍ３配線層を用いてＶＳＳ１０８と同様に配置することが望ましい。
【００３１】
上記レイアウトにより、配線層を効率良く使用して、各回路モジュールへの低インピーダンスな電源供給が可能になる。なお、図３は配線層が４層ある場合の構成例であるが、より多くの配線層がある場合には、図３の構成図でさらにその配線層を用いて電源リングをさらに低抵抗に構成することができる。その配線層の具体的な使用方法は限定しないが、最上層の配線層（図３の場合Ｍ４）と最下層の配線層（図３の場合Ｍ１）を用いて電源リング外部から電源リングへの電源および接地の供給を行うのが適当である。また、横方向電源幹線ＲＰＷＲＨは最上位層の配線層（図３の場合Ｍ４）を用いて実現した方がよい。各回路モジュールを構成しているＭＯＳトランジスタの信号線を配線するためのチャネルを多く取れるためである。
【００３２】
図４は、上記低電流モードへの遷移・復帰を制御するためのスタンバイ制御回路ＳＴＢＹＣの構成を示している。スタンバイ制御回路ＳＴＢＹＣには、内部レジスタの読み書きを行うためシステムバスＳＹＳＢＵＳが接続され、割り込み要求信号ＩＲＱ、リセット信号ＲＳＴ、クロック信号ＲＣＬＫが入力される。スタンバイ制御回路ＳＴＢＹＣの出力は、バックアップレジスタライトイネーブル信号ＢＵ−ＷＥ、Ｒスタンバイモードからの復帰後にＣＰＵへ割り込みを通知する割り込み信号ＩＮＴＲ、リセット後のＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣ、第１領域ＡＥ１のリセット信号ＲＳＴ１と電源スイッチＳＷ１の制御信号ＳＷ１−Ｃ、第２領域ＡＥ２のリセット信号ＲＳＴ２と電源スイッチＳＷ２の制御信号ＳＷ２−Ｃである。なお、図１において割り込み信号ＩＮＴＲがＣＰＵに直接接続されているが、割り込みコントローラ等を介してＣＰＵと接続してもよい。
【００３３】
スタンバイ制御回路ＳＴＢＹＣは、システムバスＳＹＳＢＵＳから読み書きできるレジスタとしてスタンバイモード制御レジスタＳＴＢＣＲとブートアドレスレジスタＢＡＲを持つ。システムバスＳＹＳＢＵＳからの読み書き操作はデコーダＤＥＣにより制御する。スタンバイモード制御レジスタＳＴＢＣＲは現在のスタンバイモードに対応する値を保持する。また、スタンバイモード制御レジスタＳＴＢＣＲへのシステムバスＳＹＳＢＵＳからの書き込みが対応する各低電流モードへの遷移要求となる。本実施例におけるスタンバイ制御回路ＳＴＢＹＣは、ソフトウェアスタンバイモード、Ｕスタンバイモード、Ｒスタンバイモードへの遷移又はこれらのモードからの復帰を制御するように構成されているが、ソフトウェアスタンバイモードへの遷移または復帰は、ＣＰＵがＣＰＧに直接クロック停止を指示することでも可能である。
【００３４】
ブートアドレスレジスタＢＡＲは、Ｒスタンバイモードから復帰し、リセットを解除した際、ＣＰＵが最初に実行する命令のアドレスを保持する。なお、本実施例では、Ｒスタンバイモードへの遷移要求をスタンバイモード制御レジスタＳＴＢＣＲへの書き込みにより与えるが、スリープ命令やスタンバイ命令などの専用命令の利用やスタンバイモード制御レジスタＳＴＢＣＲと専用命令との組み合わせにより遷移を要求することも可能である。その場合、ＣＰＵがスタンバイ制御回路ＳＴＢＹＣに遷移要求を図示しないスリープ要求応答線を介して伝えることで実現可能である。
【００３５】
スタンバイ制御回路ＳＴＢＹＣに含まれる同期化回路ＳＹＮＣはチップ外部からの割り込み要求ＩＲＱを外部クロック信号ＲＣＬＫに同期化する。電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭはスタンバイモードの遷移・復帰の必要性を判別し、必要ならば遷移・復帰のシーケンスを出力する。入力はスタンバイモードレジスタＳＴＢＣＲの値、割り込み要求ＩＲＱ、遷移・復帰時のシーケンスの中でどのステップを実行しているかを示す状態保持レジスタＳＴＡＴＥ、出力はスタンバイ制御回路ＳＴＢＹＣの出力と、現在Ｒスタンバイモードかどうかを示すＲスタンバイモード信号ＲＳＴＢＹ−ＭＯＤＥである。
【００３６】
外部からの割り込み要求信号ＩＲＱを受けてＲスタンバイモードから復帰する際には、ＵＲＡＭや外部メモリに退避された情報をＣＰＵ等の領域１ＡＥ１にある各回路モジュールに戻した後に当該割り込み要求信号ＩＲＱに対応した割り込み処理を行う必要がある。この処理は、所定の命令を実行することにより行われる。即ち、Ｒスタンバイモードから復帰する際には、最初に実行すべき命令が格納されているメモリのアドレスを保持しておく必要がある。そこで、本願発明では、Ｒスタンバイモードから復帰する際に最初に実行する命令を格納しているメモリのアドレスを保持するためのブートアドレスレジスタＢＡＲを設け、Ｒスタンバイモードに遷移する際にブートアドレスレジスタＢＡＲに実行開始アドレスを設定する構成としている。ここで、Ｒスタンバイモードから復帰する際の実行開始アドレスは、常に同じにすることも可能なため、ハードワイヤードで構成し、Ｒスタンバイモードへの遷移時の実行アドレスの設定を省略することも可能である。しかし、本実施例では、ブートアドレスレジスタＢＡＲを設けることで、ソフトウェア作成者が上記の実行開始アドレスを自由に設定することを可能とし、Ｒスタンバイモード復帰時に必要なプログラムをメモリ空間の任意の位置に配置することが可能としている。
【００３７】
それに対し、Ｕスタンバイモードからの復帰は、常にリセット処理であるためブートアドレスＩＮＩＴ−ＶＥＣが最初に実行される。本願発明では、セレクタＳＥＬ１を設け、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭよりＲスタンバイモード信号ＲＳＴＢＹ−ＭＯＤＥを出力し、ＲＳＴ−ＶＥＣをＢＡＲと通常リセット時のブートアドレスＩＮＩＴ−ＶＥＣのどちらにするかを選択する構成を採用している。これにより、Ｕスタンバイモードから復帰するためにリセット処理をする際には、ブートアドレスＩＮＩＴ−ＶＥＣを出力し、Ｒスタンバイモードからの復帰時だけ、ブートアドレスレジスタＢＡＲに保持されるアドレスから命令を実行する機能が実現される。なお、ソフトウェアスタンバイからの復帰は、内部クロック信号を供給開始した後、通常動作モード時の割り込み処理と同様に割込み要求ＩＲＱの種類に対応したアドレスから命令が読み出される。
【００３８】
また、本実施例では、Ｒスタンバイモード又はＵスタンバイモードから復帰する際の実行開始アドレスをスタンバイ制御回路ＳＴＢＹＣで決定し、ＣＰＵに入力する構成を取っているが、ＣＰＵに復帰後の実行開始アドレスを保持するレジスタを設け、このレジスタをバックアップレジスタＢＵＲＥＧを使用してハードウェアで退避回復する構成を取ることも可能である。
【００３９】
図５は、スタンバイ制御回路ＳＴＢＹＣの別の実施例である。図４と異なる点は、複数の割込み要求信号が並列に入力された際に、どの割り込み要求を優先的に受け付けるかを決定するための優先順位判定回路ＭＡＰＲＩを設け、複数の割込み要求に対応できるようにした点である。即ち、図４では、Ｒスタンバイモード又はＵスタンバイモードからの復帰は、一つの割り込み要求信号ＩＲＱのみに対応していたのに対して、本実施例では、複数の割り込み要求から復帰することが可能となる。また、本実施例では、マスクレジスタＩＭＲＥＧを設けている。各スタンバイモードへの遷移する際にマスクする割込み要求をマスクレジスタＩＭＲＥＧに設定することにより、遷移したスタンバイモード毎に受け付ける割込み要求を変更することができ、組み込まれたシステムに柔軟に対応することが可能となる。なお、図５では、省略したが、図４と同様にブートアドレスレジスタＢＡＲ及びスタンバイモード制御レジスタＳＴＢＣＲは、システムバスＳＹＳＢＵＳを介してリード・ライトが可能である。また、マスクレジスタＩＭＲＥＧも同様にシステムバスＳＹＳＢＵＳを介してリード・ライト可能である。
【００４０】
図６はＲスタンバイモードに遷移する際の状態保存を行うバックアップレジスタＢＵＲＥＧの構成を示している。バックアップレジスタＢＵＲＥＧは第２領域ＡＥ２にあり、Ｒスタンバイモード中でも通電され、値を保持する。一方、周辺回路モジュールＩＰ２のレジスタＲＥＧ２は第１領域ＡＥ１にあるため、Ｒスタンバイモード中には電源が遮断され、値が破壊される。Ｒスタンバイモードから復帰する際にＣＰＵのリセットが解除されるとブートアドレスレジスタＢＡＲのアドレスから命令フェッチが開始される。そのため、ＣＰＵが命令をフェッチするのに必要となる周辺回路モジュールＩＰ２やシステムＬＳＩが持つピンの状態を決定するモジュールの設定レジスタは、ハードウェアで退避、回復する。このような周辺回路モジュールとしては、クロック生成回路やバスコントローラ、メモリコントローラ、割り込みコントローラ、ピン機能コントローラなどがある。また、ソフトウェアでは読み書きできないレジスタについても、ＣＰＵが命令フェッチを行うために必要であればハードウェアによる退避、回復が必要である。
【００４１】
バックアップレジスタＢＵＲＥＧ中の保持ラッチＨＯＬＤはＲＥＧの値を保存するラッチであり、ＢＵ−ＷＥの立ち上がりで値を記憶する。ゲートＧ１は第１領域ＡＥ１の電源遮断時にＲＥＧが出力する不定値をマスクする。本実施例では、第１領域ＡＥ１の電源遮断時に第１領域ＡＥ１のリセット信号ＲＳＴ１が１に固定されることを利用して不定値をマスクしている。なお、レジスタが出力する不定値をマスクすることができるならば、この部分は自由に構成できる。
【００４２】
一方、周辺回路モジュールＩＰ２のレジスタＲＥＧ２では、レジスタＲＥＧの入力にセレクタＳＥＬ２，ＳＥＬ３が挿入してあり、レジスタＲＥＧへの書き込み値を通常動作時の値ＮＯＲＭＶ、電源遮断直前の値ＨＯＬＤＶ、リセット時の初期値ＩＮＩＴＶから選択する。セレクタＳＥＬ２，ＳＥＬ３の選択信号には第１領域のリセット信号ＲＳＴ１と第２領域のリセット信号ＲＳＴ２を用いている。まず、第１領域のリセット信号ＲＳＴ１が０の場合、周辺回路モジュールＩＰ２の含まれる第１領域ＡＥ１は通常動作しているため、セレクタＳＥＬ２がＮＯＲＭＶをＲＥＧに書き込む値として選ぶ。次に、第１領域ＡＥ１のリセット信号ＲＳＴ１が１で第２領域のリセット信号ＲＳＴ２が０の場合、Ｒスタンバイモード中であるため、ＲＥＧに書き込む値としてＨＯＬＤＶを選択する。リセット信号ＲＳＴ１、ＲＳＴ２が共に１の場合、第１領域ＡＥ１、第２領域ＡＥ２共に初期化中であるため、ＲＥＧに書き込む値としてＩＮＩＴＶが選択される。なお、本実施例では、リセット信号を利用してセレクタを制御しているが、スタンバイ制御回路ＳＴＢＹＣから選択信号を出力することもできる。このようにバックアップレジスタを構成することによりＲスタンバイモードへの遷移又はＲスタンバイモードからの復帰時のレジスタの退避・復帰を高速に実現することができる。また、ソフトウェアによる読み出しが不可能なレジスタに保持される情報もバックアップレジスタＢＵＲＥＧに退避可能となる。なお、本実施例では、命令をフェッチする際に必要となるＩＰ２のレジスタのみバックアップレジスタＢＵＲＥＧに退避する構成としたが、命令をフェッチする際に必要とならないＩＰ１のレジスタもバックアップレジスタＢＵＲＥＧに退避しても構わない。その場合、面積が大きくなるが、ＵＲＡＭや外部メモリへのソフトウェアによる退避・復帰が必要でなくなるため高速動作が可能となる。
【００４３】
図７と図８はＲスタンバイモードへの遷移と通常動作への復帰のシーケンスを示している。まず、図７は通常動作状態（ＮＯＲＭＡＬ）からＲスタンバイモードＲＳＴＢＹに遷移するシーケンスである。サイクル１−１においてシステムバスからスタンバイモード制御レジスタＳＴＢＣＲにＲスタンバイモードを意味する値ＲＳＴＢＹが書き込まれる。スタンバイ制御回路は、ＳＴＢＹＣは１−２においてその値を読み、サイクル１−３においてバックアップライトイネーブル信号ＢＵ−ＷＥを１にして、周辺回路モジュールＩＰ２のレジスタＲＥＧ２の値をバックアップレジスタＢＵＲＥＧに保存する。その結果、サイクル１−３で保持ラッチの値ＨＯＬＤＶがＲスタンバイモード遷移前の周辺回路モジュールＩＰ２のレジスタＲＥＧ２の値となる。次に、サイクル１−４においてＲスタンバイモード信号ＲＳＴＢＹ−ＭＯＤＥと第１領域のリセット信号ＲＳＴ１が１となるので、第１領域ＡＥ１にあるモジュールはリセットされ停止する。その後、サイクル１−５で電源スイッチＳＷ１の制御信号ＳＷ１−Ｃが０となり、第１領域ＡＥ１の電源が遮断され、遷移が完了する。
【００４４】
次に、図８はＲスタンバイモードから割り込みにより復帰するシーケンスである。サイクル２−１で割込みが発生し割り込み要求信号ＩＲＱが１になる。スタンバイ制御回路ＳＴＢＹＣはサイクル２−２においてこれを受理し、Ｒスタンバイモード復帰後の割り込み要求ＩＮＴＲをアサートすると同時に、電源ＳＷ１の制御信号ＳＷ１−Ｃを１にして第１領域ＡＥ１の電源を投入する。その後、サイクル２−３でリセット信号ＲＳＴ１を０にすると、第１領域ＡＥ１のリセットが解除され、サイクル２−４からＣＰＵの動作が開始する。このとき、ＲＳＴ−ＶＥＣの値はブートアドレスレジスタＢＡＲのアドレスなので、ＣＰＵの動作開始アドレスはＩＮＩＴ−ＲＳＴ−ＶＥＣではなくブートアドレスレジスタＢＡＲのアドレスになる。その後、サイクル２−５でＲスタンバイモード信号ＲＳＴＡＢＹ−ＭＯＤＥを０、スタンバイモード制御レジスタＳＴＢＣＲの値を通常動作モードを示すＮＯＲＭＡＬに更新し、復帰が完了する。
【００４５】
本実施例では、Ｒスタンバイモードに遷移しても電源遮断されない第２領域ＡＥ２にＵＲＡＭがあり、この内容はＲスタンバイモード中でも保持される。そのため、ＵＲＡＭを用いてハードウェアによる退避回復を行わない周辺回路モジュールのレジスタも退避回復することができる。まず、レジスタ値の退避は、Ｒスタンバイモードへの遷移を指示するスタンバイモード制御レジスタＳＴＢＣＲへの書き込み以前に退避、回復したいレジスタの値をＵＲＡＭへ転送するようなプログラムを実行することで可能となる。この場合、レジスタ値を回復するために、ブートアドレスレジスタＢＡＲに設定したアドレスにＵＲＡＭの値を回復するレジスタへ転送するプログラムを置くことになる。なお、Ｒスタンバイモード中に値を保持する必要のないレジスタに対してはこれらの退避、回復処理が不要である。そのため、より高速にＲスタンバイモードから復帰したい場合には、退避回復するレジスタの数を絞ることができる。
【００４６】
図９と図１０はＲスタンバイモードへの遷移と復帰の際、ソフトウェアが行う処理を示している。図９は遷移時の処理フローを示している。このフローでは、まず割り込みを禁止し、退避したいレジスタの値が変化しないようにする。続いて、キャッシュの内容をメモリに書き戻し、キャッシュを無効化する。次に、ハードウェアで退避回復されないレジスタの値をＵＲＡＭに転送し、Ｒスタンバイモードから復帰して最初に実行される命令のアドレスをブートアドレスレジスタＢＡＲに設定する。その後、スタンバイモード制御レジスタＳＴＢＣＲにＲスタンバイモードを意味する値を書き込むとＲスタンバイモードへの遷移が行われる。なお、追加命令（スリープ命令ＳＬＥＥＰやスタンバイ命令ＳＴＢＹなど）によりＲスタンバイモードへの遷移を指示する場合は、この段階でその命令を実行することになる。
【００４７】
次の図１０はＲスタンバイモードからの復帰時の処理フローである。この処理はＲスタンバイモード遷移処理で設定したブートアドレスレジスタＢＡＲに設定されたアドレスに置く。まず、遷移処理の際にＵＲＡＭに保存したレジスタの値を各レジスタへ転送する。これにより、ソフトウェアで退避したレジスタの値が復帰される。続いて、キャッシュを有効化する。その後、割り込みを有効にすると、スタンバイ制御回路ＳＴＢＹＣが出力している割り込み要求ＩＮＴＲが受理され、通常の割り込み処理が行われる。この割り込み処理が終了すると、Ｒスタンバイモード復帰処理が完了する。なお、ここで示した処理はソフトウェアで実行されるので、他に必要となる処理の追加や不要な処理の削除が自由に行える。
【００４８】
ここまで、本実施例におけるＲスタンバイモードの実現について述べたが、同じ構成のままでソフトウェアスタンバイモードやＵスタンバイモードも実現可能である。まず、ソフトウェアスタンバイは従来と同様にクロックの停止を行うことで実現する。次に、Ｕスタンバイモードはスタンバイ制御回路ＳＴＢＹＣで遷移の際に第１領域ＡＥ１のみでなく第２領域ＡＥ２の電源も遮断し、その復帰は外部からのリセットで行うようにすることで実現できる。
【００４９】
図１１は、各スタンバイでの電源遮断の有無、遷移と復帰の手法、復帰時間、消費電流の比較の一例を示す。Ｒスタンバイモードでは、ソフトウェアスタンバイ（Ｓスタンバイ）と比較して復帰時間が約１０倍程度となるが、消費電流は１／１００となる。また、Ｕスタンバイモードと比較すると、消費電流は約１０倍程度となるが復帰時間は１／１００程度となる。
【００５０】
図１２は、各動作モード間の遷移図を示す。Ｒスタンバイモードから通常動作モードへは、外部割込み又はリセットにより遷移する。但、外部割込みの場合は、それに対応した割り込み処理を行い、リセットの場合は、リセット処理を行う。Ｕスタンバイモードから通常動作モードへは、リセット処理により遷移する。
【００５１】
図１３は本発明を適用した携帯電話向けシステムＬＳＩの構成を示している。このシステムＬＳＩは説明した実施例にあるモジュールに加えて、ＤＭＡコントローラＤＭＡＣ、メモリコントローラＭＥＭＣ、バスコントローラＢＵＳＣ、割り込みコントローラＩＮＴＣ、ＭＰＥＧアクセラレータＭＰＥＧが第１領域ＡＥ１に、ＬＣＤコントローラＬＣＤＣが第２領域ＡＥ２に追加されている。ここで、特に制限されないが、ＤＭＡコントローラＤＭＡＣ、ＭＰＥＧアクセアレータＭＰＥＧは、周辺モジュール回路ＩＰ１に対応し、内部状態を保持しなくてもＲスタンバイモードから復帰することが可能である。メモリコントローラＭＥＭＣ、バスステートコントローラＢＵＳＣ、割り込みコントローラＩＮＴＣは、周辺回路モジュールＩＰ２に対応し、これらに含まれるレジスタは、バックアップレジスタＢＵＲＥＧに保持される。
【００５２】
また、この構成では、Ｒスタンバイモード中に外部のＬＣＤパネルＬＣＤ−ＰＡＮＥＬの表示を継続するため、ＬＣＤコントローラＬＣＤＣをＲスタンバイでも電源が遮断されない第２領域ＡＥ２に追加している。
【００５３】
以上、本発明の実施例を説明したが、本発明はその技術的思想のもとに種々の変形が可能である。例を示すと、第１領域ＡＥ１を複数に分割し、ＣＰＵ、ＩＰ１、ＩＰ２を別々に電源遮断するモードを設けるなどがある。
【００５４】
【発明の効果】
以上説明したように、システムＬＳＩの高速動作又は低消費電力が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるシステムの概略説明図である。
【図２】図１に示される領域１のレイアウト例（フロアプラン例）を示す図である。
【図３】図１に示される領域１の電源ネットの一例を示す図である。
【図４】図１に示されるスタンバイ制御回路ＳＴＢＹＣの構成の一例を示す図である。
【図５】図１に示されるスタンバイ制御回路ＳＴＢＹＣの構成の他の一例を示す図である。
【図６】図１に示されるレジスタバックアップ機構の構成を示す図である。
【図７】本発明の一実施の形態によるＲスタンバイモードへの遷移シーケンスを示す図である。
【図８】本発明の一実施の形態によるＲスタンバイモードからの復帰シーケンスを示す図である。
【図９】本発明の一実施の形態によるＲスタンバイ遷移に伴う処理フローを示す図である。
【図１０】本発明の一実施の形態によるＲスタンバイ復帰に伴う処理フローを示す図である。
【図１１】各スタンバイの比較を説明した図である。
【図１２】本発明の一実施の形態による各スタンバイ間の遷移を示した図である。
【図１３】本発明を適用した携帯電話向けシステムＬＳＩの構成の一例を示す図である。
【符号の説明】
ＳＷ１，ＳＷ２・・・電源スイッチ、ＲＣＬＫ・・・外部クロック信号、ＩＣＬＫ・・・内部クロック信号、ＣＰＵ・・・中央処理装置、ＩＰ１，ＩＰ２・・・周辺回路モジュール、ＲＥＧ１，ＲＥＧ２，ＲＥＧ３・・・レジスタ、ＵＲＡＭ・・・内部メモリ、ＢＵＲＥＧ・・・バックアップレジスタ、ＳＴＢＹＣ・・・スタンバイ制御回路、ＳＹＳＢＵＳ・・・システムバス、ＲＳＴ，ＲＳＴ１，ＲＳＴ２・・・リセット信号、ＩＲＱ・・・割込み要求信号、ＩＮＴＲ・・・割込み信号、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３・・・セレクタ、ＢＡＲ・・・ブートアドレスレジスタ、ＳＴＢＣＲ・・・スタンバイモード制御レジスタ、ＤＥＣ・・・デコーダ、ＳＹＮＣ・・・同期化回路、ＳＴＡＴＥ・・・状態保持レジスタ、ＳＴＢＹＣ−ＦＳＭ・・・電流モード制御順序回路、ＩＭＲＥＧ・・・マスクレジスタ、ＭＡＰＲＩ・・・優先順位判定回路、Ｇ１・・・ゲート回路、ＨＯＬＤ・・・保持ラッチ。

Claims (17)

1. 中央処理装置と周辺回路モジュールとを含む第１領域と、
   前記周辺回路モジュールに含まれるレジスタの値を保持するための情報保持回路を有する第２領域と、
   前記第１領域への電流の供給を制御するための第１電源スイッチとを具備する情報処理装置であって、
   前記情報処理装置が第１モードで動作する場合に、前記第１領域及び前記第２領域は、動作電流が供給されるように前記第１及び第２電源スイッチが制御され、前記情報処理装置が第２モードで動作する場合に、前記第１電源スイッチは、前記第１領域に電流の供給を遮断するように制御され、前記第２領域への電流供給は継続されることを特徴とする情報処理装置。
2. 請求項１において、
   前記情報保持回路は、ゲート回路を有し、
   前記ゲート回路は、前記第１モードにおいて、前記周辺回路モジュールに含まれるレジスタの値を前記情報保持回路に伝達し、前記第２モードにおいて、前記周辺回路モジュールに含まれるレジスタの値の前記情報保持回路への伝達を制限することを特徴とする情報処理装置。
3. 請求項１において、
   前記情報処理装置が前記第２モードで動作している時に、前記情報処理装置の外部から割り込み要求があった場合、前記情報保持回路に保持された情報を前記周辺回路モジュールに含まれるレジスタに復帰させた後に前記割り込み要求を処理することを特徴とする情報処理装置。
4. 請求項１において、
   前記情報処理装置は、前記第２領域への電流の供給を制御するための第２電源スイッチと、スタンバイ制御回路を含む第３領域とを更に具備し、
   前記情報処理装置が前記第１モードで動作する場合に、前記第２電源スイッチは、前記第２領域に電流を供給するように制御され、
   前記情報処理装置が第３モードで動作する場合に、前記第１電源スイッチは、前記第１領域への電流の供給を遮断するように制御され、前記第２電源スイッチは、前記第２領域への電流の供給を遮断するように制御され、前記第３領域は、電流の供給が継続され、
   前記第１電源スイッチ及び第２電源スイッチの動作制御は、前記スタンバイ制御回路により行われることを特徴とする情報処理装置。
5. 請求項４において、
   前記情報処理装置は、前記第２モードから前記第１モードに移行する際に、前記中央処理装置が最初に実行すべき命令が格納されるアドレスを保持するブートアドレスレジスタを更に具備し、
   前記スタンバイ制御回路は、前記ブートアドレスレジスタから出力されるアドレスとリセット処理をするための命令が格納されるアドレスとを選択するセレクタを有し、
   前記セレクタは、前記情報処理装置が前記第２モードから前記第１モードに移行する場合に、前記ブートアドレスレジスタから出力されるアドレスを選択し、前記情報処理装置が前記第３モードから前記第１モードに移行する場合に、前記リセット処理するための命令が格納されるアドレスを選択することを特徴とする情報処理装置。
6. 請求項１において、
   前記情報処理装置は、前記外部から入力されたクロック信号を受けて前記周辺回路モジュールに供給する内部クロックを発生するクロック発生回路を更に具備し、
   前記クロック発生回路は、前記第１領域に含まれ、
   前記情報処理装置は、第４モードにおいて、前記第１領域及び第２領域に電流が供給され、前記周辺回路モジュールには前記内部クロック信号の供給が停止されることを特徴とする情報処理装置。
7. 請求項１において、
   前記情報処理装置は、前記第２モードから前記第１モードに移行する際に、前記中央処理装置が最初に実行すべき命令が格納されるアドレスを保持するブートアドレスレジスタを更に具備することを特徴とする情報処理装置。
8. 中央処理装置と周辺回路モジュールとを具備する情報処理装置であって、
   前記情報処理装置は、前記情報処理装置の初期状態を設定するリセット処理と、前記情報処理装置の外部から割り込み要求が通知された場合に、前記割り込み要求に対応した処理を行う割り込み処理とを実行可能であり、
   前記中央処理装置と前記周辺回路モジュールとに電流を供給する第１動作モードと、前記中央処理装置及び前記周辺回路モジュールへの電流供給が停止している第２動作モードとを有し、
   前記第２動作モードで動作していている際に前記情報処理装置の外部から割り込み要求が通知された場合に、退避された情報を前記中央処理装置及び前記周辺回路モジュールに復帰させた後、前記割り込み要求に対応する割り込み処理を行うことが可能であることを特徴とする情報処理装置。
9. 請求項８において、
   前記情報処理装置は、前記周辺回路モジュールに含まれるレジスタの値を保持するための情報保持回路を更に具備し、前記中央処理装置、前記周辺回路モジュール及び前記情報保持回路への電流の供給を停止する第３動作モードを更に有し、
   前記情報保持回路は、前記第２動作モードにおいて、電流が供給されることを特徴とする情報処理装置。
10. 請求項９において、
    前記中央処理装置は、前記第２動作モードから前記第１動作モードに移行する際に前記リセット処理を行わず、前記第３動作モードから前記第１動作モードに移行する際に前記リセット処理を行うことを特徴とする情報処理装置。
11. 請求項８において、
    前記情報処理装置は、前記第２動作モードから前記第１動作モードに移行する際に、前記中央処理装置が最初に実行する命令を格納するアドレスを保持するためのブートアドレスレジスタを更に具備することを特徴とする情報処理装置。
12. 請求項８において、
    前記情報処理装置は、前記中央処理装置及び前記周辺回路モジュールに電流を供給する第４動作モードを更に有し、
    前記中央処理装置は、前記第１動作モードにおいて、内部クロック信号を供給され、前記第４動作モードにおいて、前記内部クロック信号の供給が停止されることを特徴とする情報処理装置。
13. 請求項８において、
    前記情報処理装置は、前記周辺回路モジュールに含まれるレジスタの値を保持するための情報保持回路を更に具備し、
    前記情報保持回路は、前記第２動作モードおいて、前記周辺回路モジュールに含まれるレジスタの情報を保持し、前記第２動作モードから前記第１動作モードに移行する場合に、前記情報保持回路に保持された情報を前記周辺回路モジュールに含まれるレジスタに転送することを特徴とする情報処理装置。
14. 中央処理装置と、周辺回路モジュールと、ブートアドレスレジスタとを具備する情報処理装置であって、
    前記情報処理装置は、第１動作モードと前記第１動作モードより消費電流が小さい第２動作モードとを有し、
    前記ブートアドレスレジスタは、前記第１動作モードから前記第２動作モードに移行する際に、前記第２動作モードから前記第１動作モードに復帰する際に最初に実行すべき命令が格納されるアドレスを前記ブートアドレスレジスタに設定されるために設けられたことを特徴とする情報処理装置。
15. 請求項１４において、
    前記情報処理装置は、前記第２動作モードにおいて、前記情報処理装置の外部から割り込み要求が通知された場合に、前記割り込み要求に対応した割り込み処理を行うことを特徴とする情報処理装置。
16. 請求項１４において、
    前記中央処理装置及び前記周辺回路モジュールは、前記第２動作モードにおいて、電流の供給が停止されるように制御され、
    前記ブートアドレスレジスタは、前記第２動作モードにおいて、電流の供給がされるように制御されることを特徴とする情報処理装置。
17. 請求項１６において、
    前記情報処理装置は、前記第２動作モードより消費電流の小さい第３動作モードを更に有し、
    前記中央処理装置、前記周辺回路モジュールは、前記第３動作モードにおいて、電流の供給が停止されるように制御され、
    前記中央処理装置は、前記第３動作モードにおいて、前記情報処理装置の外部から割り込み要求が通知された場合に、前記情報処理装置の初期状態を設定するリセット処理を行うことを特徴とする情報処理装置。

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