JPH08234864A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 システムクロック信号に関し半導体集積回路
の低消費電力化を実現する。 【解決手段】 発振器（１２）の出力に基づいて形成さ
れた周波数一定のシステムクロック信号（φＳ）を周辺
機能ブロックに共通に供給し、発振器（１２）の出力に
基づいて形成され、その周波数が可変で、且つその周波
数が前記クロック信号（φＳ）以下とされたシステムク
ロック信号（φＢ）をクロック制御回路（１３）で形成
しＣＰＵ（１）などのバスマスタモジュールに供給す
る。クロック信号（φＳ）が供給される機能ブロックの
データバス（ＰＤＢ）とクロック信号（φＢ）が供給さ
れる機能ブロックのデータバス（ＩＤＢ）とを分離させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期動作される複数個の機能ブロックを備えた半導体集積
回路に係り、低消費電力を必要とするシングルチップマ
イクロコンピュータに利用して、特に有効な技術に関す
るものである。

【０００２】

【従来の技術】平成６年３月に株式会社日立製作所から
発行された『Ｈ８／３０４８シリーズハードウェアマニ
ュアル』のＰ６０７乃至Ｐ６３２に記載されているよう
に、シングルチップマイクロコンピュータの各機能ブロ
ックは、システムクロック信号φを基準として動作す
る。かかるシステムクロック信号φは、シングルチップ
マイクロコンピュータに設けられたところの外部クロッ
ク入力端子（ＥＸＴＡＬ）に入力される外部クロック、
又は、マイクロコンピュータに設けられたところの発振
端子（ＥＸＴＡＬ、ＸＴＡＬ）に接続される水晶又はセ
ラミックなどの振動子によって生成される原発振から生
成される。また、マイクロコンピュータ内の各機能ブロ
ックに固有のクロック信号を供給する例が特開平３−２
８６２１３号に記載されている。また、特開平５−８１
４４７号公報には、ＣＰＵ（中央処理装置）とその周辺
回路を含むマイクロコンピュータにおいて夫々の周辺回
路に、クロック信号の分周器とクロック選択手段を配置
した技術が開示されている。特開平３−５８２０７には
発振回路の出力を分周回路で分周し、分周されたクロッ
ク信号から一つを選択してシステムクロック信号とする
技術が開示されている。

【０００３】

【発明が解決しようとする課題】本発明者はシングルチ
ップマイクロコンピュータのような半導体集積回路のシ
ステムクロック信号について以下の検討を行った。

【０００４】システムクロック信号φとしては、原発振
と同等の周波数とするか、或いは所謂ギア機能すなわち
原発振を分周して得た周波数とするかを選択することが
できる。そのようなシステムクロック信号はＣＰＵ（中
央処理装置）やその周辺回路などに共通に供給される。
上記ギア機能においては、シングルチップマイクロコン
ピュータの低消費電力化の観点から、ＣＰＵの処理すべ
き内容に応じて、システムクロック信号の周波数を切り
換えることが望ましい。また、システムクロック信号と
して、原発振を定常的に２分周したものを選択すると考
えた場合と、原発振の発振周波数を予め１／２とし、そ
れをシステムクロック信号とした（当該原発振と同一の
周波数）場合とを比べると、原発振器の動作周波数は、
前者が後者に対して２倍になり、原発振器での消費電流
は前者が後者の２倍になる。

【０００５】一方、ＣＰＵの処理すべき内容に応じて、
動作中にシステムクロック信号の周波数を切り換える場
合には、次の問題点が生じてしまう。例えばシステムク
ロックφがシリアルコミュニケーションインタフェース
（ＳＣＩ）の基準クロックとして使用されていると、シ
ステムクロック信号の分周比が１／２にされた場合、Ｓ
ＣＩの送受信のビットレート若しくはボーレートが１／
２になってしまい、特に、調歩同期式通信の場合などに
は通信できなくなってしまう。このため、システムクロ
ック信号の周波数を切り換える際には、切り換え後のシ
ステムクロック信号に対応するように、ＳＣＩのビット
レート若しくはボーレートの設定を変更しなければなら
ない。したがってそのようなシステムクロック信号周波
数の切換えはＳＣＩの動作停止中に行わなければならな
い。

【０００６】同様に、一般のタイマなどでも、システム
クロック信号がクロックソースとして使用されている場
合、システムクロック信号の周波数を半分にすると、そ
の周期が２倍になってしまうので、タイマに対しても設
定を変更してやらなければ絶対的な計時時間が相違され
ることになってしまう。ＳＣＩやタイマ以外の殆どの周
辺回路若しくは周辺機能に対しても同様の再設定処理を
行わなければならず、それに要するソフトウェアの負担
は無視し得るほど少なくはない。

【０００７】更に、システムクロック信号の分周比を１
／２から１／１に変更してシステムクロック信号の周波
数を高くする場合も事情は同じである。特に、高速への
変更は、ＣＰＵに対しての処理として高速処理が発生し
た場合であるが、かかる場合に、周辺機能のほとんど
に、上記設定変更を行うのでは、時間的な無駄が大き
く、高速処理が必要な状況に対応できなくなってしま
う。

【０００８】一方、マイクロコンピュータの各機能ブロ
ックに、固有のクロック信号を供給する上述の特開平３
−２８６２１３号では、各機能ブロックに供給されるク
ロック信号の分周比を独立に設定できるようになってい
る。したがって、一つの機能ブロックに対するクロック
信号の分周比の変更が、他の機能ブロックに影響を与え
ることはなくなり、ソフトウェアの負担も少なくなる。

【０００９】しかしながら、各機能ブロックに独立した
クロック信号を供給する場合、必然的に、クロック配線
の長さの合計、言い換えるならば、容量が大きくなって
しまう。消費電流は、信号線の容量（Ｃ），電圧
（Ｖ），周波数（ｆ）の積の総和、即ち、ΣＣ・Ｖ・ｆ
と表現されるから、かかるクロック配線で消費される消
費電流もこれに比例して大きくなってしまう。クロック
信号は、マイクロコンピュータ内部で最も周波数（ｆ）
の高い信号であり、斯る消費電流は無視できない。少な
くとも、低消費電力化を図るためには得策ではない。

【００１０】また、各機能ブロックが任意の分周比で動
作している場合、相互間のインタフェースで、一方のク
ロック信号の立ち上がり変化点が、他方のクロック信号
のどの相になっているか不明であり、信号のセットアッ
プ時間やホールド時間の確保が困難になってしまい、必
然的に非同期的なインタフェースとならざるを得ない。
かかる非同期的なインタフェースでは、論理設計が複雑
であり、また、斯るインタフェースに必要な論理規模も
大きくなってしまう。

【００１１】更に、クロック信号の切り換えを専らソフ
トウェアによって行うと、所定のイベント例えばリセッ
トや所定の割り込み要求などが発生して、ＣＰＵの高速
処理を必要とする場合に、斯るイベントを割込として認
識し、割込例外処理を実施し、割込処理ルーチンの中
で、システムクロック信号の分周比を切り換えた後に、
所望の処理をすることになってしまう。これでは、前記
イベントが発生してから、所望の処理をするまでの時間
が長くなってしまい、都合が悪い。

【００１２】本発明の目的はシステムクロック信号に関
し低消費電力化を実現できる半導体集積回路を提供する
ことにある。

【００１３】本発明の別の目的はソフトウェアの負担を
小さくしてＣＰＵ等の内蔵機能ブロックの動作速度を可
変にできる半導体集積回路を提供することにある。

【００１４】本発明の更に別の目的は、所定のイベント
が発生したときに所望の処理をするまでの時間を短縮で
きる半導体集積回路を提供することにある。

【００１５】本発明のその他の目的は、供給されるシス
テムクロック信号の周波数が相違される機能ブロック間
でのインタフェースを容易化できる半導体集積回路を提
供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】〔１〕半導体集積回路は、発振器（１２）
からの出力に基づいて形成された周波数一定の第２のシ
ステムクロック信号（φＳ）を複数個の機能ブロックに
共通に供給するための第２のクロック信号配線（Ｌ２）
と、上記発振器（１２）からの出力に対して分周比が選
択可能にされ、周波数が上記第２のシステムクロック信
号以下とされた第１のシステムクロック信号（φＢ）を
形成するクロック制御回路（１３）と、上記クロック制
御回路（１３）で形成される第１のシステムクロック信
号を所定の機能ブロックに供給するための第１のクロッ
ク信号配線（Ｌ１）と、を備える。

【００１９】〔２〕上記第１のクロック信号配線を介し
て第１のシステムクロック信号が供給される機能ブロッ
クは、バスマスタ（１，２）とされる。マイクロコンピ
ュータ等のデータプロセッサにおいて、バスマスタとし
て動作するＣＰＵは一般的に命令及びデータフェッチの
ためのバスサイクルを頻繁に起動する。半導体集積回路
を低消費電力化するにはそれらバスマスタには分周比が
可変のシステムクロック信号を供給することが得策だか
らである。

【００２０】〔３〕上記第２のクロック信号配線を介し
て第２のシステムクロック信号が供給される機能ブロッ
クは、バススレーブ（７，８，９，１０）とされる。バ
スマスタのシステムクロック信号の周波数を変更して
も、シリアルコミュニケーションインタフェースのビッ
トレート若しくはボーレート、そしてタイマの計時周期
などを一定に保つようにして、それら周辺機能ブロック
の設定変更を要しないようにするためである。

【００２１】上記した手段によれば、周辺回路若しくは
バススレーブのような機能ブロックへ供給される第２の
システムクロック信号（周辺クロック信号とも記す）と
は独立に、バスマスタのような機能ブロックへ供給され
る第１のシステムクロック信号（バスマスタクロック信
号とも記す）の分周比を可変にすることにより、ＣＰＵ
などの動作状態に応じて、上記バスマスタクロック信号
の分周比を大きくして、低消費電力化を実現することが
できる。

【００２２】また、上記周辺クロック信号は固定にでき
るので、上記バスマスタクロック信号を変更しても、シ
リアルコミュニケーションインタフェースのビットレー
ト乃至ボーレートや、タイマの周期などは一定に保たれ
るため、ＣＰＵなどへのシステムクロック信号の周波数
変更によってそれらの周辺機能ブロックの設定を変更し
たりすることを要しない。

【００２３】そして、上記周辺クロック信号などのクロ
ック信号を複数の機能ブロックに共通なクロック信号と
することは、各機能ブロックに独立のクロック信号を供
給するよりも、クロック配線の配線容量を小さくし、消
費電力を小さくさせる。

【００２４】〔４〕上記クロック制御回路（１３）に
は、第１のクロック信号（φＢ）の分周比を選択するた
めの情報が上記バスマスタによって設定可能にされたレ
ジスタ手段（１３２）を備えることができる。ＣＰＵな
どのバスマスタによって分周比の選択が任意に行えるよ
うにするためである。

【００２５】〔５〕上記第１のクロック信号配線を介し
て第１のシステムクロック信号（φＢ）が供給されバス
マスタとして動作する機能ブロックが接続される第１の
内部データバス（ＩＤＢ）と、上記第２のクロック信号
配線を介して第２のシステムクロック信号（φＳ）が供
給され、バススレーブとして動作する機能ブロックが接
続される第２の内部データバス（ＰＤＢ）とに、データ
バスは分離される。第１の内部データバスに接続された
バスマスタによって第２の内部データバスに接続された
ところのバススレーブがアクセスされる場合、そのアク
セスに応じて上記第１の内部データバスを第２の内部デ
ータバスに接続するバスコントローラ（３）が備えられ
る。第２の内部データバスには、接続された機能ブロッ
クの出力が全て高インピーダンス状態のときに当該バス
の状態を保持し、上記接続された機能ブロックがリード
またはライトされるときには、それに従ってバスの状態
が変わるのを許容するホールド回路（ＨＤ１，ＨＤ２）
が設けられる。ＣＰＵ等のバスマスタのように頻繁にバ
スサイクルを起動する機能ブロックを、バススレーブと
は別のデータバスに接続することにより、頻繁にアクセ
スされるデータバスの負荷が小さくされる。アクセスに
利用される頻度が相対的に低いデータバスについては、
そこにおけるデータをホールド回路によって保持するこ
とにより、当該データバス上での充放電回数を減らして
低消費電力を図る。このように、周辺機能ブロックはバ
スマスタに比較して動作頻度が低いので、所定の信号が
入力された時のみ動作させるようにし、また、必要に応
じてその動作が禁止可能にされることにより、半導体集
積回路は一層低消費電力化される。このとき、動作禁止
状態の周辺機能ブロックにおいて内部状態を保持するこ
とにより、動作許可後に直ちに動作を再開できる。

【００２６】〔６〕上記第１のシステムクロック信号
（φＢ）が供給される機能ブロックは当該第１のシステ
ムクロック信号から第１のノーオーバラップの２相クロ
ック信号（φ１Ｂ，φ２Ｂ）を形成するノーオーバラッ
プ生成回路を供え、第２のシステムクロック信号（φ
Ｓ）が供給される機能ブロックは当該第２のシステムク
ロック信号から第２のノーオーバラップの２相クロック
信号（φ１Ｓ，φ２Ｓ）を形成するノーオーバラップ生
成回路（７００）を供え、第１のノーオーバラップ２相
クロック信号（φ１Ｂ，φ２Ｂ）は第２のノーオーバラ
ップ２相クロック信号（φ１Ｓ，φ２Ｓ）と部分的に位
相が一致され（例えば図２３におけるφ１Ｓとφ２Ｂの
立ち上がりタイミング）、第２のシステムクロック信号
が供給される機能ブロック（例えば図１９のバススレー
ブ）は第２のノーオーバラップ２相クロック信号におい
て上記位相が一致するタイミング（例えば図２３のステ
ート３におけるφ１Ｓの立ち上がり）に同期して、第１
のシステムクロック信号が供給される機能ブロック（例
えば図１９のバスマスタ）へ供給すべき信号を変化させ
る。このインタフェース仕様に従えば、システムクロッ
ク信号が相違される機能ブロック間で、データが出力さ
れてからそれを入力し、ラッチするまでに第２のシステ
ムクロック信号（φＳ）の１周期以上の期間を確保でき
る。これにより、システムクロック信号の周波数が相違
される機能ブロック間でのインタフェースを容易化す
る、換言すればインタフェースのためのタイミング設計
を容易化する。このように、バスマスタクロック信号
を、周辺クロック信号より、常に、同等か遅くし、バス
マスタと周辺機能ブロック間のインタフェース信号を、
バスマスタクロック信号と周辺クロック信号の例えば共
通の変化点に同期させることにより、バスマスタと周辺
機能ブロック間のインタフェースを、容易な同期インタ
フェースとすることを可能にする。ひいては、半導体集
積回路の論理規模を縮小し、製造費用の低減及び低消費
電力化に貢献する。

【００２７】〔７〕上記第１のシステムクロック信号
（φＢ）が供給される機能ブロックは当該第１のシステ
ムクロック信号から第１のノーオーバラップの２相のク
ロック信号（φ１Ｂ，φ２Ｂ）を形成するノーオーバラ
ップ生成回路を供え、第２のシステムクロック信号（φ
Ｓ）が供給される機能ブロックは当該第２のシステムク
ロック信号から第２のノーオーバラップの２相のクロッ
ク信号（φ１Ｓ，φ２Ｓ）を形成するノーオーバラップ
生成回路（７００）を供える。上記第１のノーオーバラ
ップの２相のクロック信号の第１相目のクロック信号
（例えば図２０のφ１Ｂ）のローレベル期間は第２のノ
ーオーバラップの２相のクロック信号の第１相目のクロ
ック信号（例えば図２０のφ１Ｓ）のローレベル期間と
一致され、第１のノーオーバラップ２相クロック信号の
第２相目のクロック信号（例えば図２０のφ２Ｂ）のハ
イレベル期間は第２のノーオーバラップの２相のクロッ
ク信号の第２相目のクロック信号（例えば図２０のφ２
Ｓ）のハイレベル期間と一致される。各機能ブロックの
出力と入力とは第１相目又は第２相目の何れのクロック
信号に同期させても、システムクロック信号が相違され
る機能ブロック間で、データが出力されてからそれを入
力し、ラッチするまでは第２のシステムクロック信号
（φＳ）の１周期以上の期間を確保できる。これが、シ
ステムクロック信号の周波数の相違される機能ブロック
間でのインタフェースを容易化する、換言すればインタ
フェースのためのタイミング設計を容易化する。

【００２８】〔８〕上記第１のシステムクロック信号
（φＢ）と第２のシステムクロック信号（φＳ）とを選
択的に外部に出力する出力回路（例えば図２６、図２７
のＩＯＰ６０，ＩＯＰ６１）と、上記出力回路からの出
力が非選択状態にされているとき、当該出力回路のクロ
ック入力配線（１３１０，１３１１）を所定レベルに強
制する論理回路（１３００，１３０１，１３０７）とが
設けられている。システムクロック信号の外部出力を要
しない場合には上記クロック入力配線における充放電が
抑止されて低消費電力に寄与する。

【００２９】

〔９〕機能ブロック毎に個別的に内部クロ
ック信号等の生成を抑止するという別の観点による本発
明に係る半導体集積回路は、発振器（１２）からの出力
に基づいて形成されるシステムクロック信号（φＳ）を
受け該システムクロック信号に同期する複数相の内部ク
ロック信号（φ１Ｓ，φ２Ｓ）を形成し、形成された内
部クロック信号に従って動作する複数個の機能ブロック
（７，８，９，１０）と、上記機能ブロック単位で内部
クロック信号の形成を禁止させる情報を書き換え可能に
保持するためのレジスタ手段（１３３）とを供え、上記
機能ブロックは、上記レジスタ手段からの対応情報によ
って内部クロック信号の形成が禁止されるときに当該内
部クロック信号の変化を一定の状態に停止させて内部状
態を保持させる第１の内部クロック制御手段（７００）
を備える。利用しない内蔵の機能ブロック内では内部ク
ロック信号の変化が停止され、クロック信号の無駄な変
化による充放電電流による電力消費を抑える。内部クロ
ック信号停止状態において内部状態を保持させること
は、動作再開が選択されたときに内部回路を改めて設定
する手間を省く。

【００３０】〔１０〕上記機能ブロックは更に、自分自
身の動作が選択されることによって上記複数相の内部ク
ロック信号（φ１Ｓ，φ２Ｓ）から内部タイミング信号
（φ１−ＰＷＭ，φ２−ＰＷＭ）を形成し、自分自身の
動作が非選択とされることによって内部タイミング信号
の変化を一定の状態に停止させて内部状態を保持させる
第２の内部クロック制御手段（７１０）を備える。動作
の非選択状態において内部タイミング信号（φ１−ＰＷ
Ｍ，φ２−ＰＷＭ）を受ける回路での電力消費が抑止さ
れる。動作非選択状態において内部タイミング信号の変
化が停止されたときに内部状態を保持させることは、動
作再開のときに内部回路を改めて設定し直す手間を省
く。

【００３１】〔１１〕上記内部タイミング信号はノーオ
ーバラップの２相のタイミング信号（φ１−ＰＷＭ，φ
２−ＰＷＭ）であり、当該タイミング信号を受けて動作
される回路は、その第１相目のタイミング信号を受けて
ダイナミックに動作されるダイナミック回路（２３）
と、該ダイナミック回路に直列的に接続され第２相目の
タイミング信号を受けてスタティックに動作されるスタ
ティック回路（２１）とを含んで構成される。前記ノー
オーバラップの２相のタイミング信号（φ１−ＰＷＭ，
φ２−ＰＷＭ）のうちデューティ比の大きな相のタイミ
ング信号はダイナミック回路に、デューティ比の小さい
相のタイミング信号はスタティック回路に供給すること
により、ダイナミック回路の出力負荷容量による情報保
持時間が有限であっても当該ダイナミック回路によって
情報を保持すべき期間を短くして、システムクロック信
号の周波数を低減可能な範囲を広げることができる。さ
らに双方をスタティックラッチ回路で構成する場合に比
べて回路の物理的規模を縮小できる。

【００３２】〔１２〕イベント検出に基づいてシステム
クロック信号の周波数を強制的に変更するという別の観
点による本発明に係る半導体集積回路は、単数又は複数
個の第１の機能ブロック（１，２）と、第１の機能ブロ
ックに対して例外的処理を要求すべき内外の事象（イベ
ント）の発生を検出して対応する第１の機能ブロックに
例外的処理を要求する信号を出力するイベント検出回路
（４）と、第１の機能ブロックに対して例外的処理を要
求すべき事象を発生させる単数又は複数の第２の機能ブ
ロック（７，８，９，１０）と、上記第１の機能ブロッ
ク及びイベント検出回路に供給される第１のシステムク
ロック信号（φＢ）の周波数を可変に選択可能にすると
共に、上記イベント検出回路（４）による所定のイベン
トの検出に基づいて周波数の選択状態を所定の状態に強
制させる選択制御手段（１３１，１３２）と、を有す
る。所定のイベントが発生したとき、設定されているシ
ステムクロック信号周波数が低くても、選択制御手段が
システムクロック信号周波数の選択状態を所定の状態例
えば最高周波数選択状態に強制することができ、これに
よって、所定のイベントが発生したときに所望の処理を
するまでの時間が短縮される。

【００３３】〔１３〕上記選択手段は、周波数選択のた
めの制御情報を書き換え可能に保持する第１のレジスタ
手段（１３２）と、この第１のレジスタ手段が保持する
制御情報に従って第１のシステムクロック信号の周波数
を選択するセレクタ（１３１）とを有し、第１のレジス
タ手段は、第１の状態（＝”０”）において特定周波数
（φＯＳＣ）の選択を指示すると共に上記イベント検出
回路による所定のイベントの検出に基づいて上記第１の
状態に強制される第１の記憶領域（ＭＳＭＥ）と、当該
第１の記憶領域における第２の状態（ＭＳＭＥ＝”
１”）において有意とされる周波数選択のための情報を
格納する第２の記憶領域（ＣＫＳ１，ＣＫＳ０）とを備
えて成る。所定のイベントが発生したとき、第１の記憶
領域（ＭＳＭＥ）を第１の状態（＝”０”）に強制すれ
ばよいから、システムクロック信号を特定周波数に強制
する処理が簡単になる。

【００３４】〔１４〕上記第１の機能ブロックは中央処
理装置（１）であり、上記イベント検出回路から上記例
外的処理を要求する信号が与えられた中央処理装置は、
当該例外的処理からの復帰に際して第１の記憶領域を第
２の状態（ＭＳＭＥ＝”１”）に設定することができ
る。したがって、中央処理装置は要求された例外的処理
を行った後、その要求があったときの処理又はその次の
処理に復帰すべき場合であっても、第２の記憶領域（Ｃ
ＫＳ１，ＣＫＳ２）の値それ自体を退避及び復帰させる
ことを要しない。

【００３５】〔１５〕上記第１の機能ブロックはデータ
トランスファコントローラ（２）であり、上記イベント
検出回路から上記例外的処理を要求する信号が与えられ
たデータトランスファコントローラは、当該例外的処理
の終了を指示する信号（１３２５）を出力し、上記論理
手段は当該終了を指示する信号の活性状態によって第１
の記憶領域を第２の状態（ＭＳＭＥ＝”１”）に設定す
ることができる。これにより、システムクロック信号を
元に戻すのに中央処理装置若しくはソフトウェアに負担
をかけない。

【００３６】〔１６〕上記第２の機能ブロック（７，
８，９，１０）は、それに供給される周波数が一定の第
２のシステムクロック信号（φＳ）から内部クロック信
号（φ１Ｓ，φ２Ｓ）を形成し、それによって動作さ
れ、第２の機能ブロック単位に上記内部クロック信号の
形成を禁止させるための情報を書き換え可能に保持する
第２のレジスタ手段（１３３）を設け、上記イベント検
出回路による所定のイベントの検出（例えばリセット）
に基づいて、上記第２のレジスタ手段は、内部クロック
信号の形成を禁止する状態に初期化されるものである。
リセット等の所定イベントの発生時における初期的な状
態での電力消費を低減させるためである。

【００３７】〔１７〕システムクロック信号の周波数を
強制的に変更するために割り込みベクタなどのベクタと
対の制御情報を利用するという更に別の観点による発明
は、中央処理装置（１）と、中央処理装置に対して例外
的処理を要求するための信号を出力するイベント検出回
路（４）と、中央処理装置の周辺回路（７，８，９，１
０）と、上記中央処理装置及びイベント検出回路に供給
される第１のシステムクロック信号（φＢ）の周波数を
選択可能に指示する第１のレジスタ手段（１３２）と、
第２のシステムクロック信号（φＳ）を受けて動作され
る上記周辺回路単位にその内部クロック信号の形成を禁
止させるための情報を書き換え可能に保持する第２のレ
ジスタ手段（１３３）とを供え、上記中央処理装置はイ
ベント検出回路から例外的処理が要求されたとき、第１
及び第２のレジスタ手段に設定すべき制御情報を、当該
要求に応ずるベクタと対を成す領域（図３０のアドレス
０，４，８，１２）から取得するものである。イベント
の種類に応じて低消費電力設定を細かく行えるようにす
るためである。

【００３８】〔１８〕上記中央処理装置（１）は、イベ
ント検出回路（４）から例外的処理の要求があったと
き、第１及び第２のレジスタ手段に、当該要求に応ずる
ベクタと対を成す領域から取得した制御情報を設定する
前に、当該例外的処理からの復帰のために第１及び第２
のレジスタ手段の値を退避させる。要求された例外的処
理の終了後に、イベント発生直前の状態に復帰しなけれ
ばならない場合に対処するためである。

【００３９】〔１９〕プリスケーラで生成可能な低分周
比のプリスケーラクロック信号はプリスケーラから供給
せずに、機能ブロック内の分周器で個別的に生成させる
というその他の観点による発明は、発振器（１２）から
の出力に基づいてシステムクロック信号を形成するクロ
ック制御回路（１３）と、クロック制御回路からのシス
テムクロック信号を受けて動作される複数個の機能ブロ
ックとを備えて成る半導体集積回路において、システム
クロック信号（φＳ）とは別に相対的に分周比の小さな
クロック信号（図６のφＳ／２）を必要とする機能ブロ
ックには機能ブロック毎にシステムクロック信号を分周
する分周器（７２０）を設け、相対的に分周比の大きな
クロック信号（φ／８，φ／１６）を必要とする複数個
の機能ブロックに対しては共通に当該クロック信号を生
成して供給するプリスケーラ（１４）を設けて構成され
る。低分周比のクロック信号も直接複数の機能ブロック
に供給する場合には、低分周比故に当該クロック信号伝
達系における電力消費が大きくなってしまうからであ
る。

【００４０】

【発明の実施の形態】

《シングルチップマイクロコンピュータの機能ブロッ
ク》 図１には本発明に係る半導体集積回路の一実施例
であるシングルチップマイクロコンピュータのブロック
図が示される。このシングルチップマイクロコンピュー
タは、中央処理装置（ＣＰＵ）１、データトランスファ
コントローラ（ＤＴＣ）２、バスコントローラ（ＢＳ
Ｃ）３、割り込みコントローラ４、リード・オンリ・メ
モリ（ＲＯＭ）５、ランダム・アクセス・メモリ（ＲＡ
Ｍ）６、タイマ７、ウオッチドッグタイマ（ＷＤＴ）
８、シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）９、アナログ／ディジタル（Ａ／Ｄ）変換器１０、
第１乃至第１１入出力ポートＩＯＰ１〜ＩＯＰ１１、ク
ロック発振器（ＣＰＧ）１２、クロック制御回路１３、
及びプリスケーラ１４の機能ブロック（回路モジュール
とも称する）を供え、これらの機能ブロックは、特に制
限されないが、公知のＣＭＯＳ半導体集積回路の製造技
術により単結晶シリコンのような１個の半導体基板上に
形成される。上記タイマは一例としてＰＷＭ（Pulse Wi
dth Modulation）タイマを含み、タイマ７において特に
ＰＷＭタイマを指すときは便宜上ＰＷＭタイマ７と記
す。

【００４１】上記シングルチップマイクロコンピュータ
には、複数の外部端子が設けられている。外部端子のう
ち、電源端子には、グランドレベル（Ｖｓｓ）、電源電
圧レベル（Ｖｃｃ）、アナログ用グランドレベル（ＡＶ
ｓｓ）、アナログ用電源電圧レベル（ＡＶｃｃ）が供給
されている。外部端子には、上記電源端子以外に、専用
制御端子が設けられており、これらの端子として、リセ
ット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モード制御
（ＭＤ０〜ＭＤ２）、クロック入力（ＥＸＴＡＬ、ＸＴ
ＡＬ）、マスク不可能な割り込み（ＮＭＩ）の各端子が
ある。

【００４２】《シングルチップマイクロコンピュータの
内部バス構成》 図１に示される上記各機能ブロック
は、内部バスによって相互に接続される。内部バスはア
ドレスバス及びデータバスの他にリード信号、ライト信
号、さらにはバスサイズ信号などを含むコントロールバ
スから成る。内部のアドレスバスにはＩＡＢとＰＡＢが
存在する。内部のデータバスとしてはＩＤＢとＰＤＢが
存在する。これらのＩＡＢ、ＰＡＢ及びＩＤＢ、ＰＤＢ
のバスは、バスコントローラ３によって、互いにインタ
フェースされている。

【００４３】内部データバスＩＤＢ，内部アドレスバス
ＩＡＢは、バスマスタとして動作することができるＣＰ
Ｕ１またはＤＴＣ２の何れかが選択的にバス権を有し
て、使用される。何れにバス権を与えるかは、バスコン
トローラ３の制御によって決まる。バスコントローラ３
は、内部アドレスバスＩＡＢに出力された情報を解読し
て、何れの機能ブロックが選択されたかを判定する機能
ブロック選択回路ＭＳを含む。機能ブロック選択回路Ｍ
Ｓは、アドレス信号によって選択されるべき機能ブロッ
クを識別し、識別された機能ブロックに対応するモジュ
ール選択信号（図示せず）を活性化する。この機能ブロ
ック選択回路ＭＳにて解読された情報に従って、ＩＡＢ
とＰＡＢとの間及びＩＤＢとＰＤＢとの間が接続される
か、接続されないかが決定（選択）される。すなわち、
そのときのアクセス対象が内部バスＩＡＢ，ＩＤＢに結
合された回路モジュールである場合にはバスコントロー
ラ３は内部バスＰＡＢ，ＰＤＢをＩＡＢ，ＩＤＢに接続
しない。一方、アクセス対象が内部バスＰＡＢ，ＰＤＢ
に結合された回路モジュールである場合にはバスコント
ローラ３は内部バスＰＡＢ，ＰＤＢをＩＡＢ，ＩＤＢに
接続する。本明細書において、バスマスタとは、バスへ
のアドレスの出力（形成）が可能であり、データの入出
力も可能であるモジュールを意味し、バススレーブと
は、バスへのアドレスの出力（形成）が不可能であり、
アドレスの入力と、データの入出力又はデータの出力が
可能なモジュールを意味する。

【００４４】内部バスＩＡＢ、ＩＤＢはＣＰＵ１、ＤＴ
Ｃ２、ＲＯＭ５、ＲＡＭ６、バスコントローラ３に接続
される。更に、内部アドレスバスＩＡＢは図示しない外
部アドレスバスと接続可能にするために、入出力ポート
ＩＯＰ１〜ＩＯＰ３に接続され、内部データバスＩＤＢ
は図示しない外部データバスと接続可能にするために、
入出力ポートＩＯＰ４、ＩＯＰ５に接続される。内部バ
スＰＡＢ、ＰＤＢはバスコントローラ３、タイマ７、ウ
オッチドッグタイマ８、ＳＣＩ９、Ａ／Ｄ変換器１０、
割込コントローラ４、及び入出力ポートＩＯＰ１〜ＩＯ
Ｐ１１に接続される。内部バスＰＡＢ、ＰＤＢが入出力
ポートＩＯＰ１〜ＩＯＰ１１を介して外部アクセスに利
用されるときのバスインタフェース制御はバスコントロ
ーラ３が行う。

【００４５】上記内部バスをＩＡＢ，ＩＤＢとＰＡＢ，
ＰＤＢとの２系統化するに当たっては、バスアクセスを
伴った利用頻度の多い回路モジュールには相対的に負荷
の小さなバスを共有させることを考慮してある。また、
ＣＰＵ１によるバスアクセスの内では、命令フェッチの
回数がデータアクセスの回数に比較して多くされる。ま
た、ＣＰＵ１の処理性能を向上させるためには、処理す
る内容に応じて命令をフェッチしていかなければなら
ず、単位時間当たりの命令フェッチの頻度が高くされ
る。この点を考慮して本実施例ではバスマスタモジュー
ルとして動作されるＣＰＵ１，ＤＴＣ２と、ＣＰＵ１の
作業領域とされるＲＡＭ６やプログラムなどを格納した
ＲＯＭ５などとをその他の回路モジュールと切り放して
相対的に負荷の小さな内部バスＩＡＢ，ＩＤＢに接続し
てある。

【００４６】ＣＰＵ１によるバスアクセスの内では、命
令フェッチの回数がデータアクセスの回数に比較して多
くされる。また、ＣＰＵ１の処理性能を向上させるため
には、処理する内容に応じて命令をフェッチしていかな
ければならず、単位時間当たりの命令フェッチの頻度が
高くされる。ＣＰＵ１の命令は内蔵ＲＯＭ５または図示
しない外部メモリに置く場合が大部分である。したがっ
てプログラムメモリが外部メモリである場合にも入出力
ポートＩＯＰ１〜ＩＯＰ５を介して内部バスＩＡＢ，Ｉ
ＤＢを利用すればよく、命令フェッチと無関係な回路モ
ジュールが多数接続されていて負荷が比較的大きくされ
た内部バスＰＡＢ、ＰＤＢを使用しないで済む。

【００４７】内部バスＰＡＢ，ＰＤＢは、それが使用さ
れていないとき、そのバスにおける以前の値を保持する
ようにされている。例えば、内部バスＰＤＢの各信号線
にはスタティックラッチ回路が結合され、内部バスＰＤ
Ｂが使用されてない場合にはこれに出力端子が接続され
る回路モジュールの当該出力端子は高出力インピーダン
ス状態とされ、上記スタティックラッチ回路によって前
の値が保持される。ＣＭＯＳ回路を用いれば、この場
合、信号状態が変化しないため、これらＰＤＢの消費電
流をほぼ０とすることができる。ＰＡＢ、ＰＤＢは、図
１に示されるように、接続される対象が多く、配線容量
が大きいため、これらに発生する信号変化の頻度を減少
させることによって、換言すれば相対的に利用頻度の低
い回路モジュールが接続されていることによって、低消
費電力化に貢献することができる。即ち、バスアクセス
を伴った利用頻度の多い回路モジュールには相対的に負
荷の小さなバスＩＡＢ，ＩＤＢが共有される。

【００４８】《シングルチップマイクロコンピュータの
クロック供給系統》 本実施例のシングルチップマイク
ロコンピュータはクロック発振器１２及びクロック制御
回路１３によって生成されるシステムクロック信号に同
期して動作される。各機能ブロックはそのようなシステ
ムクロック信号に基づいて形成された、互いにノーオー
バラップの２相クロック信号にて動作される。本実施例
に従えば、システムクロック信号はφＢとφＳに大別さ
れる。便宜上システムクロック信号φＳとφＢを総称し
て単にシステムクロック信号φとも記す。同様にφＳに
基づいて形成されるノーオーバラップ２相のクロック信
号φ１Ｓ，φ２Ｓ、そしてφＢに基づいて形成されるノ
ーオーバラップの２相クロック信号φ１Ｂ，φ２Ｂに対
してもそれらを総称して単にφ１，φ２と記すことがあ
る。また、クロック発振器１２から出力されるクロック
信号はφＯＳＣとして図示される。

【００４９】上記システムクロック信号φＢは、バスマ
スタクロックとして、例えばＣＰＵ１、ＤＴＣ２、バス
コントローラ３、割込コントローラ４、更に、外部バス
のインタフェース用に、入出力ポートＩＯＰ１〜ＩＯＰ
５に供給される。システムクロック信号φＢを各回路モ
ジュールへ供給するためのクロック信号配線は、Ｌ１と
して図示されている。クロック信号φＢはクロック制御
回路１３において、クロック信号φＯＳＣを分周するこ
とにより形成される。本実施例においては、この分周比
が選択可能にされている。クロック信号φＢの分周比が
大きくされれば、これに比例して、システムクロック信
号φＢを受ける回路モジュールの部分の動作周波数は低
くなり、消費電流も低減される。かかる部分は、原則的
には常に動作状態である。例えば、割込コントローラ４
は常に割込要求の発生を監視しなければならず、割込要
求が発生すれば、所定の状態遷移を発生したり、ＣＰＵ
１やＤＴＣ２に処理を要求したりしなければならないた
めである。したがってそのような回路部分において、そ
の動作周波数をクロック信号φＢで制御できることはシ
ングルチップマイクロコンピュータ全体における消費電
力を必要に応じて低減することを実現する。

【００５０】他方のシステムクロック信号φＳは、周辺
クロックとして、例えばタイマ７、ウオッチドッグタイ
マ８、ＳＣＩ９、Ａ／Ｄ変換器１０、入出力ポートＩＯ
Ｐ１〜ＩＯＰ１１に供給される。システムクロック信号
φＳを各回路モジュールへ供給するためのクロック信号
配線はＬ２として図示されている。

【００５１】図１からも明らかなようにクロック信号
は、ＲＯＭ５，ＲＡＭ６を除く各機能ブロックに供給さ
れ、全体としてのクロック信号配線長は相当長くされ
る。図１に示されるように、クロック信号φＢが供給さ
れる機能ブロックと、クロック信号φＳが供給される機
能ブロックとは、それぞれある程度局在化されている。
これによって、クロック信号のための総配線長を抑制す
ることができる。少なくとも、全ての機能ブロックに夫
々独立のクロック信号を供給する場合よりも全体の配線
長を短くすることができる。クロック信号の総配線長を
抑制することにより、当該配線に寄生する容量成分を抑
制できる。クロック信号は信号変化の周波数が大きいた
めに、クロック信号配線の容量を抑制することにより
（配線長を短くすることにより）、消費電力を抑制する
ことが可能になる。

【００５２】システムクロック信号φＢの周波数は例え
ば後述するようにソフトウェアによる分周比の設定次第
で変更することができる。これに対して、システムクロ
ック信号φＳの周波数は固定とされる。また、クロック
制御回路１３は、ＤＴＣ２、タイマ７、ウオッチドッグ
タイマ８、ＳＣＩ９、Ａ／Ｄ変換器１０に対して、クロ
ック制御信号を供給する。かかるクロック制御信号は、
上記機能ブロック内におけるクロック信号の動作（クロ
ック信号の変化）を許可／停止するものである。かかる
クロック制御については、例えば、特開昭６０ー１９５
６３１号公報などに記載されている。しかしながら、か
かる例にはクロックの動作が停止された期間中の、機能
ブロックの動作については考えられていない。本発明者
らの検討によれば、機能ブロックのクロックが停止され
た期間中は、内部状態を保持すべきである。そのような
機能ブロックはシステムクロック信号φＳに基づいて形
成されたノーオーバラップの２相クロック信号φ１，φ
２に同期動作されるようになっており、その詳細は図３
の（Ａ）〜（Ｃ）に基づいて後述するが、φ１に同期し
た順序回路をダイナミック回路で構成し、φ２に同期し
た順序回路をスタティック回路で構成する。

【００５３】《シングルチップマイクロコンピュータに
おけるモジュールストップ》 シングルチップマイクロ
コンピュータにおけるモジュールストップの内容につい
てその詳細は後述するが、概略的には以下の通りであ
る。クロック制御回路１３から、ＤＴＣ２、タイマ７、
ウオッチドッグタイマ８、ＳＣＩ９、Ａ／Ｄ変換器１０
に対して、クロック停止信号すなわちモジュールストッ
プ信号（図１においては夫々に与えられるモジュールス
トップ信号をＭＳＴＰと総称して図示してある）が与え
られる。かかるモジュールストップ信号ＭＳＴＰは、ク
ロック制御回路１３から、各機能ブロックに対してそれ
固有の信号として与えられる。複数チャネルから成るＳ
ＣＩのような場合にはチャネル毎にモジュールストップ
信号ＭＳＴＰを割り当てることも可能である。かかる機
能ブロック単位のクロック停止については、平成６年３
月（株）日立製作所発行『Ｈ８／３０４８シリーズ ハ
ードウェアマニュアル』Ｐ６０７乃至Ｐ６３２、及び特
開昭６０−１９５６３１号公報などに記載されている。
なお、ウオッチドッグタイマ８は、ウオッチドッグタイ
マとして機能しているとき、モジュールストップ信号は
無効とされる。これは、ウオッチドッグタイマ８は、シ
ステムを監視する機能上、誤って、停止されてしまうの
を防止するためである。その詳細については後述する。
前記平成６年３月（株）日立製作所発行『Ｈ８／３０４
８シリーズ ハードウェアマニュアル』Ｐ６０７乃至Ｐ
６３２では、クロック停止時には、機能ブロックがリセ
ット状態になってしまい、内部レジスタの再設定などが
必要である、とされる。例えば、調歩同期式ＳＣＩで
は、動作再開時に、１フレーム分のプリアンブルを出力
したりして、直ちに動作を行うことができない。ＰＷＭ
タイマ７では、クロック選択やデューティの設定などが
必要になってしまう。これに対して、本実施例では、ク
ロック停止時に、機能ブロックが内部状態を保持するよ
うにされる。

【００５４】《クロック同期型内蔵メモリの採用》 図
２は図１のシングルチップマイクロコンピュータの変形
例を示すブロック図である。図２に示されるシングルチ
ップマイクロコンピュータは、図１に対してＲＯＭ５及
びＲＡＭ６がクロック信号に同期動作される回路形式と
され、例えばそれらにはＣＰＵ１に供給されるのと同様
のクロック信号φＢが供給される。このように内蔵メモ
リＲＯＭ５，ＲＡＭ６をバスマスタＣＰＵ１，ＤＴＣ２
のクロックに同期させて動作させることにより、高速な
動作を行うことができる。クロックに同期動作されるＲ
ＡＭ６としてはクロックド・スタティックＲＡＭなどを
挙げることができる。クロックに同期動作されるＲＯＭ
５としてはマスクＲＯＭ、ＥＥＰＲＯＭ、及びフラッシ
ュメモリなどを挙げることができる。

【００５５】《各機能ブロックの内部回路》 図３の
（Ａ）には各機能ブロックを構成する論理回路の代表的
なブロック例が示されている。夫々の論理回路は基本的
には、組合回路２０と、その出力を入力としてクロック
信号φ２に同期して動作する順序回路２１と、順序回路
２１の出力を入力とする組合回路２２と、組み合わせ回
路２２の出力を入力としてクロック信号φ１に同期して
動作される順序回路２３とを代表とした回路を基本単位
として含む。また、必要に応じて、順序回路２３から組
み合わせ回路２０へ信号が循環的に伝達されるように構
成してもよい。図示されていないが、外部からの入力信
号はいずれかの回路に入力され、外部への出力信号はい
ずれかの回路から出力される。

【００５６】図３の（Ｂ）には代表的に示された上記順
序回路２１，２３をＣＭＯＳダイナミック回路で構成す
る例が示される。例えば順序回路２１はＣＭＯＳクロッ
クドインバータ２１０とＣＭＯＳインバータ２１１との
直列回路で構成され、順序回路２３はＣＭＯＳクロック
ドインバータ２３０とＣＭＯＳインバータ２３１との直
列回路で構成される。順序回路２１においてクロックド
インバータ２１０はクロック信号φ２のハイレベルによ
って出力動作可能にされ、順序回路２３においてクロッ
クドインバータ２３０はクロック信号φ１のハイレベル
によって出力動作可能にされる。Ｐチャンネル型ＭＯＳ
トランジスタ２１２は動作待機時にローレベルにされる
信号ＳＩＧによってオン状態とされ、インバータ２１１
の入力を電源電圧に強制して内部を、前の値の保持状態
にする。この信号ＳＩＧとしては、図９で述べる発振器
停止信号１３５に類似した信号を使うことができる。

【００５７】図３の（Ｂ）に示される回路形式において
情報伝達はクロックドインバータ２１０，２３０の出力
負荷容量に対する充電及び放電によってダイナミックに
行われる。このように２相のノーオーバラップクロック
信号（ノーオーバラップクロック信号は、ノンオーバラ
ップクロック信号とも称する）φ１，φ２とダイナミッ
ク回路を用いることによって、トランジスタ数を縮小で
き、半導体集積回路の物理的規模を縮小できる。しかし
ながら、これは負荷容量に蓄えた電荷でデータの保持を
行っているので、負荷容量からの漏洩電流が存在するた
めに、データの保持は有限の時間しか行うことができな
い。例えば、漏洩電流を一定とすれば、ハイレベルを保
持した状態では、データはＶ−ｉｔ／Ｃと表現できる。
Ｃは容量、Ｖは電源電圧、ｉは漏洩電流、ｔは経過時間
である。時間経過に従って、出力端子の電圧は低下す
る。このような電圧を入力しているＣＭＯＳ回路のしき
い値電圧をＶｔｈとすれば、Ｃ（Ｖ−Ｖｔｈ）／ｉ以下
の時間しかデータを保持することができない。したがっ
てこの時間内にデータを更新する必要がある。換言すれ
ばクロックドインバータ２１０，２３０のようなスイッ
チ素子のスイッチング周波数をｉ／Ｃ（Ｖ−Ｖｔｈ）以
下にすることはできない。これにより、クロック停止時
などのように内部動作の停止時には、スイッチング周波
数を十分高くできず、データを保持することができなく
なる。

【００５８】そのようなクロック停止状態でも、データ
を保持しようとすれば、夫々の順序回路２１，２３にダ
イナミック回路を用いず、スタティック回路を用いるこ
とが考えられる。スタティック回路はダイナミック回路
に比べて、トランジスタ数が増加し、半導体集積回路の
物理的規模を増加させる。トランジスタ数が増加すれ
ば、配線も増加し、配線数及びトランジスタ数に比例し
て、消費電流も増加する。

【００５９】図３の（Ｃ）には本実施例のシングルチッ
プマイクロコンピュータに用いられているＣＭＯＳダイ
ナミック回路の一例が示される。同図においてクロック
信号φ１に同期した順序回路２３はダイナミック回路、
クロック信号φ２に同期した順序回路２１はスタティッ
ク回路で構成されている。当該スタティック回路はイン
バータ２１１にクロックドインバータ２１３が逆並列接
続で追加され、クロックドインバータ２１０とは逆相で
出力動作可能にされる。なお、順序回路２３における出
力段のインバータ２３１は論理極性を合わせるために付
加されており必要に応じて削除してもよい。図３の
（Ｃ）の例に従えば、クロック停止時、及び動作待機時
には、クロック信号φ１がハイレベル、φ２がロウレベ
ルとされ、順序回路２１はその直前の入力データをラッ
チして後段の組み合わせ回路２２へ供給し、順序回路２
３の状態を前の値の保持状態へ制御する。なお、動作待
機時とは、クロックは停止されていないが、所定のイベ
ントが発生していない場合に、以前の状態を保持して動
作を停止している状態を意味する。前記所定のイベント
としては、例えば、ＰＷＭタイマ７の場合、ＣＰＵ１な
どのバスマスタによるリード／ライトや、後述するカウ
ントアップクロックの発生などがある。

【００６０】図３の（Ｃ）において順序回路２３を構成
するダイナミック回路は６個のＭＯＳトランジスタによ
り、同じく図３の（Ｃ）において順序回路２１を構成す
るスタティック回路は１０個のＭＯＳトランジスタによ
り構成される。図３の（Ｂ）においては順序回路２３を
構成するダイナミック回路は６個のＭＯＳトランジスタ
により、同じく図３の（Ｂ）において順序回路２１を構
成するダイナミック回路は７個のＭＯＳトランジスタに
より構成される。また、全部をスタティック回路にすれ
ば、何れの順序回路２１，２３も１０個のＭＯＳトラン
ジスタにて構成される。したがって、この部分を比較す
れば、図３の（Ｃ）の構成における１６トランジスタに
対し、全部をダイナミック回路とすれば１３トランジス
タ、全部をスタティック回路にすれば２０トランジスタ
であり、図３の（Ｃ）の構成は、双方をダイナミック回
路とする場合に比べて約１．２３倍、双方をスタティッ
ク回路とする場合に比べて約０．８倍のトランジスタ数
で済む。

【００６１】また、図３の（Ｃ）に示されるように、順
序回路としてスタティック回路とダイナミック回路を交
互に配置し、ノーオーバラップの２相クロック信号φ
１，φ２のデューティ比（本明細書では、デューティ比
＝ハイレベルの期間／１周期である）を５０％からずら
し、デューティ比の大きい方をダイナミック回路のクロ
ック信号とする。換言すれば、ダイナミック回路に含ま
れる上記クロックドインバータ２３０の高出力インピー
ダンス期間を、スタティック回路に含まれる上記クロッ
クドインバータ２１０の高出力インピーダンス期間より
も短くする。これにより、例えばシステムクロック信号
φＢの周波数を低減可能な範囲を広げることができるよ
うになる。例えば図２０に示される５０％よりも大きな
デューティ比のクロック信号φ１Ｂをダイナミック回路
のクロックφ１に、５０％よりも小さなデューティ比の
クロック信号φ２Ｂをスタティック回路のクロックφ２
に採用する。

【００６２】《プリスケーラクロック》 システムクロ
ック信号の他に、いわゆるプリスケーラクロック信号を
所定の機能ブロックに供給することがある。すなわち、
システムクロック信号を必要に応じて分周する場合に当
該分周器を個々の機能ブロックに配置する場合に比べ、
プリスケーラを用いる場合には各種分周比のクロック信
号を集中的に形成して必要な分周比のクロックを必要な
機能ブロックに振り分けるので、各機能ブロックの分周
器を共通化でき、チップ全体における論理規模の縮小を
図ることができる。

【００６３】しかしながら、本発明者らの検討によれ
ば、プリスケーラクロック信号は、各機能ブロックが共
通に利用する性質上、クロック配線長が長く、配線容量
が大きくなる。更に、低分周比のプリスケーラクロック
は信号変化頻度が高い。このため、消費電流も大きくな
る。これを考慮した本実施例においては、低分周比のプ
リスケーラクロック信号に応じた比較的周波数の高いク
ロック信号は、機能ブロックに対して共通のプリスケー
ラが担わず各機能ブロックが、個々の分周回路を用いて
個別に生成するようにされる。

【００６４】図４にはプリスケーラ１４の一例がブロッ
ク図で示されている。同図には代表的に下位４桁分の構
成が示され、各桁を構成するラッチ回路は１４０〜１４
３として例示され、その回路構成は代表的に詳細が示さ
れたラッチ回路１４０の構成と同じである。ラッチ回路
１４０は、２入力ノアゲート１４０１，１４０２にて成
るスタティックラッチを主体に構成され、その出力段に
は端子ＣＳにて出力制御されるクロックドインバータ１
４０３が配置され、当該スタティックラッチの入力段に
は端子ＣＭの論理値によって開閉機能を行う２入力アン
ドゲート１４０４，１４０５が配置される。入力端子Ｔ
は２入力型の排他的論理和ゲート１４０６の一方の入力
端子に結合され、他方の入力端子にはクロックドインバ
ータ１４０３の出力が帰還される。上記アンドゲート１
４０４には排他的論理和ゲート１４０６の出力が、上記
アンドゲート１４０５には排他的論理和ゲート１４０６
の出力がインバータ１４０７にて反転されて夫々供給さ
れる。最下位のラッチ回路１４０の入力端子Ｔには論理
値”１”が供給され、下位側のカウントアップクロック
φ／４ＵＰ，φ／８ＵＰ，φ／１６ＵＰ，…が上位の入
力端子Ｔに与えられて縦列形態に接続されている。

【００６５】各桁のラッチ回路１４０，１４１，１４
２，１４３，…は、端子ＣＭが論理値”１”（特に制限
されないが本実施例ではハイレベル）のときに保持した
データを更新する。端子Ｔが論理値”０”（特に制限さ
れないが本実施例ではローレベル）であればデータ保
持、端子Ｔが論理値”１”であればデータ反転とされ
る。即ち、端子ＣＭと端子ＣＳは同時に論理値１にされ
ない。換言すればφ１，φ２はノーオーバラップ２相の
クロック信号とされる。端子ＣＳのハイレベルにおいて
クロックドインバータ１４０３は出力動作可能にされ、
端子ＣＳのローレベルにおいて高出力インピーダンス状
態にされる。端子ＣＭの論理値”１”においてアンドゲ
ート１４０４，１４０５の他方の入力が、当該アンドゲ
ート１４０４，１４０５の出力に反映されてラッチデー
タの更新が行われる。このとき、端子Ｔがローレベルな
らばそれまでラッチされていたデータがそのまま保持さ
れ、端子Ｔがハイレベルならばそれまでラッチされてい
たデータは反転される。端子ＣＭのローレベルにおいて
１４０４，１４０５の出力は双方ともにローレベルに強
制されて２個のノアゲート１４０１，１４０２から成る
スタティックラッチはそれまでの状態をスタティックに
保持する。

【００６６】上記ノーオーバラップ２相のクロック信号
φ１，φ２は上記クロック信号φＯＳＣから生成され
る。その生成回路１４４は図４に示されるように相互に
一方の出力が他方の入力に遅延回路１４４１，１４４２
を介して帰還される一対のアンドゲート１４４３，１４
４４を主体とし、クロック信号φ１，φ２の停止時にφ
１をハイレベルに強制する出力制御用のオアゲート１４
４５、φ２をローレベルに強制する出力制御用のアンド
ゲート１４４６を備えて成る。アンドゲート１４４４は
φＯＳＣ及び遅延回路１４４１を介する帰還信号の夫々
の反転信号に対して論理積を採る。アンドゲート１４４
３は遅延回路１４４２を介する帰還信号の反転信号とφ
ＯＳＣとの論理積を採る。アンドゲート１４４６はプリ
スケーラモジュールストップ信号ＭＳＴＰＰＳＣの反転
信号とアンドゲート１４４４の出力とに対して論理積を
採る。プリスケーラモジュールストップ信号ＭＳＴＰＰ
ＳＣについてはその詳細を後述するが、その論理値”
０”によってクロック信号φ１，φ２の出力を許容し、
論理値”１”によって当該クロック信号φ１，φ２の出
力を禁止する。クロック信号φ１，φ２の出力禁止状態
においてφ１はハイレベル、φ２はローレベルに固定さ
れる。したがって、このとき各種プリスケーラクロック
信号の変化も抑止される。

【００６７】図４に示されるプリスケーラ１４は前記ク
ロック信号φＯＳＣをカウントアップする。例えば、平
成５年３月（株）日立製作所発行『Ｈ８／３００３ ハ
ードウェアマニュアル』ｐ５５５に記載されるようなプ
リスケーラは、分周クロックφ／２、φ／４、φ／８…
などを順次生成している。本実施例のプリスケーラ１４
は更に、それぞれの桁のカウントアップクロックφ／２
ＵＰ、φ／４ＵＰ、φ／８ＵＰ…も生成する。当該桁に
おけるカウントアップ信号（桁上げ信号）は、当該桁よ
りも下位側の全ての桁上げ信号と当該桁におけるラッチ
回路の出力とに対する論理積信号として得られる。

【００６８】本実施例においてプリスケーラ１４にて生
成されるクロック信号（プリスケーラクロック信号）は
所定の機能ブロック、例えばタイマ７、ＳＣＩ９、Ａ／
Ｄ変換器１０などに供給される。この場合に、そのよう
な機能ブロックに供給されるプリスケーラクロック信号
はφ／８以上の分周比のプリスケーラクロック信号とさ
れる。φ／２、φ／４及びφ／２ＵＰ、φ／４ＵＰなど
のような相対的に分周比の小さな（周波数の高い）クロ
ック信号はプリスケーラ１４から外部の機能ブロックに
は出力されない。分周比の低いクロック信号もプリスケ
ーラ１４から一括して各機能ブロックに供給する場合に
は相当に長いクロック配線上で高い周波数に同期して充
放電が高速に行われるため消費電力が大きくなり、しか
も各機能ブロックがそのような高い周波数のクロック信
号をシステムクロック信号φＳとは別に利用するとは限
らず、そのような電力消費が無駄になることも大いに予
想される。したがって、φ／２のように比較的周波数の
高いクロック信号はシステムクロック信号φＳを機能ブ
ロック内部で分周して利用する。これによって電力消費
を低減することができる。

【００６９】図５の（Ａ）〜（Ｉ）にはプリスケーラ１
４の動作タイミングチャートが示されている。プリスケ
ーラクロック信号はクロック信号φ１に同期したタイミ
ングで変化される。夫々の桁のカウントアップクロック
は自分よりも下位の桁のラッチ回路出力が全ビット論理
値”１”になると論理値”１”にされ、その後のφ１に
同期して、その桁が変化される。即ち、各桁の出力Ｑの
１周期に１回上位桁へのカウントアップクロックが発生
する。例えば、φ／８とφ／１６ＵＰは同一の周期を持
つ信号であり、φ／１６ＵＰのハイレベル期間はクロッ
ク信号φ／２のハイレベル期間に一致される。

【００７０】《モジュールストップ》 図６にはＰＷＭ
タイマ７のブロック図が示される。ＰＷＭタイマ７は、
ノーオーバラップ生成回路７００、クロック制御回路７
１０、分周器７２０、リードライト制御回路７３０、カ
ウンタクロック制御回路７４０、出力制御７５０、バス
インタフェース７６０、制御レジスタ（ＴＣＲ）７７
１、カウンタ（ＴＣＮＴ）７７２、デューティレジスタ
（ＤＴＲ）７７３、比較器（ＣＭＰ）７７４から構成さ
れる。

【００７１】ノーオーバラップ生成回路７００は、クロ
ック信号φＳを入力し、互いにノーオーバラップの関係
にあり、φＳと同相のクロック信号φ１Ｓと、クロック
信号φ１Ｓに対して逆相のクロック信号φ２Ｓとを夫々
生成する。このノーオーバラップ生成回路７００の一例
は図７の（Ａ）に示されるように相互に一方の出力が他
方の入力に遅延回路７０１，７０２を介して帰還される
一対のアンドゲート７０３，７０４を主体とし、クロッ
ク信号φ１Ｓ，φ２Ｓを停止すべきときに当該クロック
信号φ１Ｓをハイレベルに強制する出力制御用のオアゲ
ート７０５、クロック信号φ２Ｓをローレベルに強制す
る出力制御用のアンドゲート７０６を備えて成る。アン
ドゲート７０４はクロック信号φＳ及び遅延回路７０１
を介する帰還信号の夫々の反転信号に対して論理積を採
る。アンドゲート７０３はクロック信号φＳと遅延回路
７０２を介する帰還信号の反転信号との論理積を採る。
アンドゲート７０６は一方の入力に供給されるタイマモ
ジュールストップ信号ＭＳＴＰＰＷＭの反転信号とアン
ドゲート７０４の出力とに対して論理積を採る。タイマ
モジュールストップ信号ＭＳＴＰＰＷＭについてはその
詳細を後述するが、その論理値”０”によってクロック
信号φ１Ｓ，φ２Ｓの出力を許容し、論理値”１”によ
って当該クロック信号φ１Ｓ，φ２Ｓの出力を禁止す
る。即ちタイマモジュールストップ信号ＭＳＴＰＰＷＭ
が論理値”１”のとき、φ１Ｓがハイレベル、φ２Ｓが
ローレベルの状態に固定される。このようにタイマモジ
ュールストップ信号ＭＳＴＰＰＷＭはＰＷＭタイマ７を
動作させる必要のないときにクロック信号φ１Ｓ，φ２
Ｓを所定の論理値を以て停止させるための制御信号とさ
れる。

【００７２】ノーオーバラップ生成回路７００で生成さ
れたクロック信号φ１Ｓ，φ２Ｓは分周器７２０、クロ
ック制御回路７１０、及びカウンタクロック制御回路７
４０に限って供給される。

【００７３】分周器７２０は、クロック信号φ１Ｓ及び
φ２Ｓを入力して、クロック信号φＳ／２を生成する。
この論理構成は、図４で説明したプリスケーラ１４にお
ける最下位の論理構成を以て実現することができる。ク
ロック信号φＳに対して分周比の比較的小さなクロック
信号φＳ／２については機能ブロック内の分周器で生成
する。これはプリスケーラの項目で説明した通り低消費
電力化を図るための考慮である。

【００７４】カウンタクロック制御回路７４０はプリス
ケーラクロックとしてφ／１６ＵＰ、φ／６４ＵＰ、及
びφ／２５６ＵＰを入力し、併せて前記分周器７２０で
生成したクロック信号φＳ／２を入力する。これらの入
力クロック信号から所望の入力クロック信号が選択さ
れ、選択された入力クロック信号がカウントアップに使
われる。すなわち、制御レジスタ（ＴＣＲ）７７１のＣ
Ｋ１、ＣＫ０ビットによって、選択されるべき入力クロ
ック信号を指定し、この指定により、カウンタクロック
制御回路７４０で、入力クロック信号の選択が行われ、
選択されたクロック信号の周期に同期してカウントアッ
プクロック信号７４１が生成される。このカウントアッ
プクロック信号７４１の生成は、上記制御レジスタ（Ｔ
ＣＲ）内のＯＥ（アウトプット・イネーブル）ビット
が”１”のときに許可され、”０”のときに禁止され
る。カウンタ（ＴＣＮＴ）７７２は当該カウントアップ
クロック信号７４１に同期してカウントアップ動作を行
う。

【００７５】クロック制御回路７１０は、クロック信号
φ１Ｓ及びφ２Ｓ、ＣＰＵ１の出力するアドレス信号に
よって生成されたＰＷＭタイマ選択信号ＭＳＰＷＭ＃
（記号＃はそれが付された信号がローイネーブル、即ち
負論理の信号であることを意味する）、及びカウンタク
ロック制御回路７４０から出力されるカウントアップク
ロック信号７４１を入力して、クロック信号φ１−ＰＷ
Ｍ、φ２−ＰＷＭをＴＣＲ７７１，ＴＣＮＴ７７２，Ｃ
ＭＰ７７４，ＤＴＲ７７３，バスインタフェース７６
０，出力制御回路７５０に供給する。クロック信号φ１
−ＰＷＭ，φ２−ＰＷＭは、ＣＰＵ１がＰＷＭタイマ７
をリード／ライトしたとき、または、カウントアップク
ロック信号が発生したときに有効になる。そのほかの場
合は、φ１−ＰＷＭがハイレベル、φ２−ＰＷＭがロウ
レベルの状態に固定される。

【００７６】リードライト制御回路７３０は、バスコン
トローラ３を介して、ＣＰＵ１の出力する内部アドレ
ス、リード信号ＲＤ、ライト信号ＷＲ、そしてＰＷＭタ
イマ選択信号ＭＳＰＷＭ＃を入力して、各レジスタとバ
スインタフェースを制御して、各レジスタと例えばＣＰ
Ｕ１との間のデータの入出力を制御する。

【００７７】出力制御回路７５０は、ＣＭＰ７７４の出
力するコンペアマッチ信号７８０と、ＴＣＮＴ７７２の
出力するオーバフロー信号７８１、及びＴＣＲ７７１か
らのＯＥビットを入力して、ＰＷＭ信号を出力する。Ｏ
Ｅビットが論理値”１”にセットされると、ＰＷＭ信号
は所定の、入出力ポートと兼用の端子から外部に出力さ
れる。ＰＷＭ信号は、コンペアマッチ時（コンペアマッ
チ信号７８０が論理値”１”）には論理値”１”を出力
し、オーバフロー時（オーバフロー信号７８１が論理
値”１”）には論理値”０”を出力する。

【００７８】バスインタフェース７６０は、リードライ
ト制御回路７３０の制御によって、内部データバスＰＤ
ＢとＰＷＭタイマ７の内部のモジュールデータバスとの
間での情報の入出力を行う。

【００７９】ＴＣＲ７７１は、ＯＥビットとＣＫ１〜Ｃ
Ｋ０を有し、リードライト制御回路７３０の制御に従っ
てデータが入出力される。ＯＥビットが”１”にセット
されると、ＰＷＭタイマ７は動作する。ＣＫ１〜ＣＫ０
ビットは前述の通り、カウントクロック周期を選択する
ためのビットとされる。ＴＣＮＴ７７２は、リードライ
ト制御回路７３０の制御に従ってデータを入出力する。
また、カウンタクロック制御回路７４０の出力するカウ
ントクロック信号７４１によってカウントアップ動作を
行う。カウントアップ動作によって、オーバフローが発
生した場合、ＴＣＮＴ７７２は、オーバフロー信号７８
１を活性状態とする。ＤＴＲ７７３は、リードライト制
御回路７３０の制御に従ってデータを入出力する。ＣＭ
Ｐ７７４は、ＴＣＮＴ７７２及びＤＴＲ７７３の出力を
入力して比較し、その結果が一致したときにコンペアマ
ッチ信号７８０を活性状態とする。

【００８０】図７の（Ｂ）にはクロック制御回路７１０
の一例が示されている。クロック制御回路７１０は、２
個の論理和回路７１１，７１２、１個の論理積回路７１
３で構成される。タイマ選択信号ＭＳＰＷＭ＃の反転信
号とカウントアップクロック信号７４１とが論理和回路
７１１に入力される。論理和回路７１１の出力の反転信
号とクロック信号φ１Ｓとが論理和回路７１２に入力さ
れ、この出力がクロック信号φ１−ＰＷＭとされる。ま
た、論理和回路７１１の出力とクロック信号φ２Ｓが論
理積回路７１３に入力され、この出力がクロック信号φ
２−ＰＷＭとされる。クロック信号φ１−ＰＷＭ，φ２
−ＰＷＭは、ＣＰＵ１がＰＷＭタイマ７をリード／ライ
トするためにタイマ選択信号ＭＳＰＷＭ＃を活性状態に
したとき、または、カウントアップクロック信号７４１
が発生したときに有効になる。そのほかの場合は、クロ
ック信号φ１−ＰＷＭがハイレベル、クロック信号φ２
−ＰＷＭがロウレベルの状態に固定される。つまり、所
定のイベント（ＣＰＵ１のリード／ライト、及び、カウ
ントアップクロック信号の発生）が生じたときのみ、各
部に供給されるべきクロックφ１−ＰＷＭ、φ２−ＰＷ
Ｍがクロック変化を行う。従ってクロック信号φ１−Ｐ
ＷＭ、φ２−ＰＷＭを受けて、それに同期して動作され
る回路、即ちノーオーバラップ生成回路７００，クロッ
ク制御回路７１０，分周器７２０，カウンタクロック制
御回路７４０以外の機能ブロックは、上記所定のイベン
トが発生したときのみ動作される。そのほかの状態では
信号の変化が抑止され、消費電流が抑止される。

【００８１】ノーオーバラップ生成回路７００は、上述
のように図７の（Ａ）のような構成にされ、モジュール
ストップ信号ＭＳＴＰＰＷＭのハイレベルによってφ１
Ｓがハイレベル、φ２Ｓがローレベルに固定される。図
７の（Ｂ）からも明らかなようにノーオーバラップ生成
回路７００における上記モジュールストップ状態におい
てはクロック信号φ１−ＰＷＭ，φ２−ＰＷＭも夫々所
定のレベルに固定される。このようにＰＷＭタイマ７を
全く利用しない場合にはモジュールストップ信号ＭＳＴ
ＰＰＷＭにて内部のクロック信号φ１Ｓ，φ２Ｓ，φ１
−ＰＷＭ，φ２−ＰＷＭの変化を抑止し、ＰＷＭタイマ
７を利用する場合にも上記所定のイベントが発生するま
で内部のクロック信号φ１−ＰＷＭ，φ２−ＰＷＭの変
化を抑止することによって、低消費電力を図ることがで
きる。

【００８２】上述のノーオーバラップ生成回路７００及
びクロック制御回路７１０による内部クロック信号の変
化を選択的に抑止する構成はその他の回路モジュール例
えばＷＤＴ８，ＳＣＩ９，Ａ／Ｄ１０にも同様に適用さ
れている。高分周比のプリスケーラクロック信号の供給
と内部分周器による低分周比のクロック生成に関しても
同様である。

【００８３】図７の（Ｃ）にはＷＤＴ８に採用されるノ
ーオーバラップ生成回路の例が示される。図７の（Ａ）
に示したノーオーバラップ生成回路７００に対して論理
積回路７０７が追加されている。論理積回路７０７の一
方の入力にはＷＤＴ８に割り当てられたモジュールスト
ップ信号ＭＳＴＰＷＤＴが供給され、他方の入力にはウ
オッチドッグタイマモードを指定するＷＤＴＭビットの
反転信号供給される。ＷＤＴ８はインターバルタイマと
しても利用可能にされ、それをウオッチドッグタイマと
して利用する場合にはＷＤＴＭビットが論理値”１”に
される。所定のレジスタにＷＤＴＭビットが設けられ、
このビットを例えばＣＰＵ１によって論理値”１”にし
て、ウオッチドッグタイマモードを指定すれば、換言す
れば、一旦、ウオッチドッグタイマモードが指定される
と、モジュールストップ信号ＭＳＴＰＷＤＴによるモジ
ュールストップの指示は無視される。これにより、ＷＤ
Ｔ８を利用したシステム監視の機能が誤って解除される
事態を防止でき、システムの信頼性向上に寄与する。

【００８４】図８には図６のＰＷＭタイマの動作タイミ
ングチャートが示されている。ＣＰＵ１はステートＳ３
からＰＷＭタイマ７のＴＣＲ７７１をライトする。かか
るライト動作は３ステートを要し、先ずステートＳ３に
おいてモジュール選択信号ＭＳＰＷＭ＃がロウレベルと
される。モジュール選択信号ＭＳＰＷＭ＃がロウレベル
にされると、図７の（Ｂ）に示される論理和回路７１１
の出力がハイレベルとなって、クロック信号φ１−ＰＷ
Ｍ、φ２−ＰＷＭがφ１Ｓ、φ２Ｓに同期して変化を開
始する。なお、ＭＳＰＷＭ＃はφ１Ｓに同期している。
ライト動作の３ステート目（ステートＳ５の開始タイミ
ング）でＯＥビットが”１”にセットされる。また、Ｃ
Ｋ１〜ＣＫ０が設定され、この設定されたＣＫ１〜ＣＫ
０により、例えばクロック信号φＳ／２が選択される。

【００８５】ＯＥビットが”１”にセットされた状態
で、分周器７２０の生成するクロック信号φＳ／２がカ
ウントアップクロック信号７４１とされ、このカウント
アップクロック信号がハイレベルの期間において、クロ
ック信号φ１−ＰＷＭ、φ２−ＰＷＭがクロック信号φ
１Ｓ、φ２Ｓに従って変化され、ＰＷＭタイマ７はカウ
ントアップ動作を行う。ステートＳ６〜ステートＳ１２
の期間は、φ１−ＰＷＭ，φ２−ＰＷＭの周期は、クロ
ック信号φ１Ｓ，φ２Ｓをそのまま使用する場合に比較
して、１／２にされる。これに従って、ノーオーバラッ
プ生成回路７００，クロック制御回路７１０，分周器７
２０，カウンタクロック制御回路７４０以外の回路ブロ
ックの動作頻度も１／２になり、かかる部分の消費電流
も１／２にすることができる。例えば、かかる部分の論
理規模と、ノーオーバラップ生成回路７００，クロック
制御回路７１０，分周器７２０，カウンタクロック制御
回路７４０の論理規模との比が、８：２であるとすれ
ば、ＰＷＭタイマ７全体の消費電流も６／１０にするこ
とができる。カウントアップクロックにφ／１６ＵＰを
選択すると、これはφＳ／８の周波数に等しいから、前
記部分の消費電流は１／８とされ、ＰＷＭタイマ７全体
の消費電流を３／１０にすることができる。

【００８６】また、ステートＳ１３〜ステートＳ１５に
おけるＣＰＵ１のライト動作によって、ＯＥビットが”
０”にクリアされると、論理和回路７１１の出力がロウ
レベルにされ、これによってφ１−ＰＷＭはハイレベ
ル、φ２−ＰＷＭはロウレベルに固定される。ＰＷＭタ
イマ７のタイマ動作中（ステートＳ３〜ステートＳ５、
ステートＳ７、ステートＳ９、ステートＳ１１、ステー
トＳ１３〜ステートＳ１５）は、φ１−ＰＷＭ、φ２−
ＰＷＭのパルス幅が同等であり、動作の中断中は、直流
的に、φ１−ＰＷＭがハイレベル、φ２−ＰＷＭがロウ
レベルとされている。この動作の中断状態において内部
状態は保持されている。すなわち、ＰＷＭタイマ７のノ
ーオーバラップ生成回路７００，クロック制御回路７１
０，分周器７２０，カウンタクロック制御回路７４０以
外の回路ブロックにおける順序回路は、図３の（Ｃ）で
示したような順序回路が使われ、クロック信号φ２がク
ロック信号φ２−ＰＷＭとされ、クロック信号φ１がク
ロック信号φ１−ＰＷＭとされるからである。

【００８７】同様に、モジュールストップモードでは、
モジュールストップ信号ＭＳＴＰＰＷＭが活性状態にな
り、φ１Ｓがハイレベル、φ２Ｓがロウレベルの状態で
停止し、更に、φ１−ＰＷＭがハイレベル、φ２−ＰＷ
Ｍがロウレベルの状態で停止する。この状態においてＰ
ＷＭタイマ７自体の状態は、前記同様に、保持される。
例えば、ＴＣＲ７７１の内容や、ＤＴＲ７７３，ＴＣＮ
Ｔ７７２の内容は保持される。モジュールストップ解除
後に、ＴＣＲ７７１の再設定などを行う必要はない。モ
ジュールストップ状態では、ＣＰＵ１によるリード／ラ
イトも行えない。φ１Ｓ及びφ２Ｓが停止するので、Ｐ
ＷＭタイマ７全体の信号変化が抑止され、その間におけ
る消費電流は実質的に０とされる。なお、図７の（Ａ）
に示されるタイマモジュールストップ信号ＭＳＴＰＰＷ
Ｍの供給ラインに、論理積回路の出力を接続し、当該論
理積回路にタイマモジュールストップ信号ＭＳＴＰＰＷ
Ｍとタイマモジュール選択信号ＭＳＰＷＭ＃を供給する
ようにしてやれば、モジュールストップ状態を設定して
いても、ＰＷＭタイマ７はＣＰＵ１からリード／ライト
可能にされる。

【００８８】《クロック制御回路》 図９には図１に示
されるシングルチップマイクロコンピュータのクロック
発振器１２及びクロック制御回路１３のブロック図が示
されている。クロック制御回路１３は、分周器１３０、
セレクタ１３１、クロック制御レジスタ１３２、モジュ
ールストップ制御レジスタ１３３、スタンバイ制御回路
１３４で構成される。モジュールストップ制御レジスタ
１３３は選択可能な機能ブロックに対応して、所定のビ
ット数分設けられている。すなわち、選択可能な機能ブ
ロックに、それぞれ対応したビットが、モジュールスト
ップ制御レジスタ１３３に設けられている。発振器１２
には、ＥＸＴＡＬ、ＸＴＡＬ端子を介して水晶振動子が
接続され、又はＥＸＴＡＬ端子から外部クロックが供給
される。水晶振動子を利用する場合、この水晶振動子と
回路１２とによって、発振回路が構成されるとみなすこ
とができる。発振回路１２は、特に制限されないが、水
晶振動子の固有振動数、又は外部クロックの周波数と同
一の周波数のクロック信号φＯＳＣを生成する。発振器
１２はスタンバイ制御回路１３４から発振器停止信号１
３５が与えられ、スタンバイ状態において発振器停止信
号１３５が活性状態にされることによって発振器１２は
停止され、クロック信号φＯＳＣは例えばハイレベルに
固定されてその変化が停止される。なお、発振器１２は
デューティ補正回路を内蔵してもよい。また、発振器１
２は分周器を内蔵して、水晶振動子又は外部クロックを
２分周したクロック信号をφＯＳＣとして出力してもよ
い。これらについては、例えば、平成５年３月（株）日
立製作所発行『Ｈ８／３００３ハードウェアマニュア
ル』Ｐ５５３乃至Ｐ５６０に記載されている。

【００８９】分周器１３０は、クロック信号φＯＳＣを
入力して、例えば順次２分周を行い、クロック信号φＯ
ＳＣ／２、φＯＳＣ／４、φＯＳＣ／８を生成する。セ
レクタ１３１は、クロック信号φＯＳＣ、φＯＳＣ／
２、φＯＳＣ／４、φＯＳＣ／８を入力して、クロック
制御レジスタ１３２のＭＳＭＥビット，ＣＫＳ１，ＣＫ
Ｓ０ビットで選択されたクロック信号を、システムクロ
ック信号φＢとして出力し、シングルチップマイクロコ
ンピュータにおける上記ＣＰＵ１などに供給する。或は
φＯＳＣ／２、φＯＳＣ／４、φＯＳＣ／８の代りにカ
ウントアップクロックφＯＳＣ／４ＵＰ、φＯＳＣ／８
ＵＰ、φＯＳＣ／１６ＵＰを入力するようにしてもよ
い。セレクタ１３１によって選択内容を変更する場合、
特に、変更前と変更後でクロック信号の位相を合わせる
ようなことは行わない。例えばクロック信号φＳ（セレ
クタ１３１内部で生成できる場合にはφ１Ｓ）の立ち上
がりに同期して変更することによって、遷移時の最小パ
ルス幅が、クロック信号φＳ（φＯＳＣ）のパルス幅以
上になる。低消費電力状態として、クロック信号を停止
する場合にはφＯＳＣがハイレベルとされ、クロック信
号φＢ及びφＳもハイレベルとされる。図１０の（Ａ）
にはＭＳＭＥビット、ＣＫＳ１ビット、ＣＫＳ０ビット
の論理値によるクロック信号の選択態様の一例が示され
る。ＣＫＳ１，ＣＫＳ０はＭＳＭＥ＝”１”のとき有意
とされ、ＭＳＭＥ＝”０”のときはＣＫＳ１，ＣＫＳ０
に拘わらずφＳ＝φＯＳＣとされる。

【００９０】図１０の（Ｂ）には、上記ＭＳＭＥビッ
ト、ＣＫＳ１ビット、ＣＫＳ０ビットによって制御され
るセレクタの一実施例が示される。同図において、ＡＧ
１０１は、ＣＫＳ１ビット、ＣＫＳ０ビット及びＭＳＭ
Ｅビットを受け、これらのビットが”１”のとき、”
１”を出力するアンドゲート（論理積回路）であり、Ａ
Ｇ１０２は、ＣＫＳ０ビットの反転信号、ＣＫＳ１ビッ
ト及びＭＳＭＥビットを受け、ＣＫＳ０＝”０”、ＣＫ
Ｓ１＝”１”、ＭＳＭＥ＝”１”のとき、”１”を出力
するアンドゲートであり、ＡＧ１０３は、ＣＫＳ１ビッ
トの反転信号、ＣＫＳ０ビット及びＭＳＭＥビットを受
け、ＣＫＳ１＝”０”、ＣＫＳ０＝”１”、ＭＳＭＥ
＝”１”のとき、”１”を出力するアンドゲートであ
る。ＡＧ１０４は、ＣＫＳ０ビットの反転信号、ＣＫＳ
１の反転信号を受け、ＣＫＳ０＝”０”、ＣＫＳ１＝”
０”のとき、”１”を出力するアンドゲートであり、Ｎ
Ｇ１０１は、上記ＡＧ１０４の出力とＭＳＭＥビットの
反転信号を受け、ＡＧ１０４の出力が”１”又はＭＳＭ
Ｅ＝”０”のとき、”１”を出力するオアゲート（論理
和回路）である。そのため、オアゲートＮＧ１０１は、
ＭＳＭＥビットが”０”のとき、又はＣＫＳ０ビットと
ＣＫＳ１ビットが共に”０”のときに、”１”を出力す
る。

【００９１】ＡＧ１０５は、上記オアゲートＮＧ１０１
の出力とクロック信号φＯＳＣを受けるアンドゲートで
あり、ＡＧ１０６は、上記アンドゲートＡＧ１０３の出
力と分周されたクロック信号φＯＳＣ／２とを受けるア
ンドゲートであり、ＡＧ１０７は、上記アンドゲートＡ
Ｇ１０２の出力と分周されたクロック信号φＯＳＣ／４
を受けるアンドゲートであり、ＡＧ１０８は、上記アン
ドゲートＡＧ１０１の出力と分周されたクロック信号φ
ＯＳＣ／８を受けるアンドゲートである。これらのアン
ドゲートＡＧ１０５〜ＡＧ１０８の出力は、オアゲート
ＮＧ１０２に供給され、該オアゲートＮＧ１０２から上
記システムクロック信号φＢが出力される。このよう
に、セレクタを構成することにより、オアゲートＮＧ１
０２からは、図１０の（Ａ）に示されている各ビットの
組み合わせに従った周波数を有するシステムクロック信
号φＢが出力される。

【００９２】クロック制御レジスタ１３２及びモジュー
ルストップ制御レジスタ１３３は、内部データバスＰＤ
Ｂに接続され、ＣＰＵ１からリード／ライト可能とされ
る。クロック制御レジスタ１３２は、ＭＳＭＥビット、
ＣＫＳ１、ＣＫＳ０ビットを、セレクタ１３１に出力す
ると共に、ＳＳＢＹビットをスタンバイ制御回路１３４
に出力する。モジュールストップ制御レジスタ１３３
は、モジュールストップ信号ＭＳＴＰを各機能ブロック
に供給する。スタンバイ制御回路１３４は、例えば、フ
リップフロップで構成され、制御レジスタ１３２のＳＳ
ＢＹビットが論理値”１”の状態で、ＣＰＵ１がスリー
プ命令を実行する（スリープ命令実行信号が活性状態）
と、かかるフリップフロップがセット状態にされる。こ
のフリップフロップのセット状態により、発振器停止信
号１３５が活性状態になり、発振器１２の発振動作が停
止されてシングルチップマイクロコンピュータはスタン
バイ状態となる。また、スタンバイ状態で外部割り込み
要求やリセットが発生すると、例えば、割り込みコント
ローラ４の制御によって、スタンバイ解除信号１３６が
活性状態になり、前記フリップフロップはリセット状態
にされる。このリセット状態によって、発振器停止信号
１３５が非活性状態になり、発振器１２の発振動作が再
開されてスタンバイ状態が解除される。スタンバイ状態
解除時に、発振安定時間を設けるようにするとよいが、
解除の詳細な手順や構成は本発明に直接の関係がないの
で、その詳細な説明は省略する。尚、ＣＰＵ１がスリー
プ命令を実行するとＣＰＵ１内部の動作クロックは停止
される。ＳＳＢＹビットが論理値”０”にされていると
きにＣＰＵ１がスリープ命令を実行したときはクロック
発振器１２の発振動作は停止されない。ＣＰＵ１がスリ
ープ命令を実行して当該ＣＰＵ１にセットされた状態
（ＣＰＵ１のスリープ状態）は割り込みやリセットによ
って解除可能にされる。

【００９３】図１１の（Ａ），（Ｂ）にはモジュールス
トップモードを制御するモジュールストップ制御レジス
タ１３３のレジスタ構成と中速モードを制御するクロッ
ク制御レジスタ１３２のレジスタ構成例が示されてい
る。図１２の（Ａ）〜（Ｃ）、図１３の（Ａ）〜
（Ｂ）、及び図１４の（Ａ）〜（Ｃ）にはそれらレジス
タの各ビットの詳細が示されている。

【００９４】モジュールストップ制御レジスタ１３３
は、ＣＰＵ１によってリード／ライト可能な８ビットの
レジスタで、ビットＭＳＴＰ７〜ＭＳＴＰ３を有し、Ｍ
ＳＴＰ７はデータトランスファコントローラ（ＤＴＣ）
２、ＭＳＴＰ６はタイマ７、ＭＳＴＰ５はウオッチドッ
グタイマ（ＷＤＴ）８、ＭＳＴＰ４はシリアルコミュニ
ケーションインタフェース（ＳＣＩ）９、ＭＳＴＰ３は
Ａ／Ｄ変換器１０に対応する。図１２の（Ａ）〜（Ｃ）
及び図１３の（Ａ）〜（Ｂ）に示されているように、こ
れらにより、機能ブロック単位で、別々にモジュールス
トップ状態を指定することができる。ＰＷＭタイマ７の
ための上記モジュールストップ信号ＭＳＴＰＰＷＭは、
ビットＭＳＴＰ６が論理値”１”にセットされることに
よって活性状態にされる。ビットＭＳＴＰ５に設定され
た論理値”１”は図７の（Ｃ）に基づいて説明した通
り、実質的にウオッチドッグタイマモードでないときに
有効とされる。電源投入後或いはリセット後におけるこ
れらのビットの初期値は、特に制限されないが、論理
値”１”であり、リセット後は、モジュールストップ状
態とされる。動作開始直後の消費電流を低減するように
している。例えば、モジュールストップ状態の機能ブロ
ックと、動作状態の機能ブロックの論理規模の比に応じ
て、消費電流が低減される。例えば、斯る比率を４：６
とすると、消費電流は６／１０に低減できる。

【００９５】プリスケーラ１４は、プリスケーラクロッ
ク信号の供給対象であるタイマ７、ＷＤＴ８、ＳＣＩ
９、Ａ／Ｄ変換器１０が全てモジュールストップ状態と
された時、即ち、ＭＳＴＰ６〜ＭＳＴＰ３ビットが全
て”１”にセットされ、且つＷＤＴ８がウオッチドッグ
タイマモードでないときに、プリスケーラモジュールス
トップ信号ＭＳＴＰＰＳＣが活性状態になって、停止状
態とされる。図９に従えばプリスケーラ１４のためのモ
ジュールストップ信号ＭＳＴＰＰＳＣはビットＭＳＴＰ
６〜ＭＳＴＰ３に対応するモジュールストップ信号とウ
オッチドッグタイマモード信号ＷＤＴＭの反転信号との
論理積を採る論理積回路１３７によって形成される。な
お、モジュールストップ制御レジスタ１３３のビット２
〜ビット０はリザーブビットであり、リードすると”
０”が読み出され、ライトは無効とされる。

【００９６】クロック制御レジスタ１３２は、図１１の
（Ａ）に示されるようにＳＳＢＹ、ＭＳＭＥ、ＣＫＳ
１、ＣＫＳ０の４ビットを有する。図１４の（Ａ）に示
されるように、ＳＳＢＹビットはスタンバイ状態への遷
移を制御する。ＳＳＢＹビットが論理値”１”にセット
された状態で、ＣＰＵ１がスリープ命令を実行すると、
クロック発振器１２の発振動作が停止されて、シングル
チップマイクロコンピュータはスタンバイ状態に遷移
し、ＳＳＢＹビットが論理値”０”にクリアされた状態
で、ＣＰＵ１がスリープ命令を実行すると、ＣＰＵ１内
部のクロック信号が停止されてＣＰＵ１は所謂スリープ
状態に遷移する。このようなスタンバイ状態では、シン
グルチップマイクロコンピュータ全体が停止するが、ス
リープ状態では、ＣＰＵ１のみが停止する。

【００９７】図１４の（Ｂ）及び図１４の（Ｃ）に示さ
れているように、ビットＭＳＭＥは中速モードの許可ビ
ットであり、このビットが論理値”１”にセットされて
いるときにのみ、ビットＣＫＳ１、ＣＫＳ０によるクロ
ック信号の指定が有効になる。斯るビットＭＳＭＥ、Ｃ
ＫＳ１、ＣＫＳ０がセレクタに供給されることにより、
φＯＳＣ、φＯＳＣ／２、φＯＳＣ／４、φＯＳＣ／８
から、マイクロコンピュータのシステムクロック信号φ
Ｂが選択される。なお、システムクロック信号φＢの１
周期の時間を１ステートと呼ぶ。クロック信号φＢとし
てクロック信号φＯＳＣ以外のクロックが選択された状
態を中速モードと呼ぶ。なお、ビット６乃至ビット３は
リザーブビットであり、リードすると”０”が読み出さ
れ、ライトは無効である。

【００９８】図１５には本実施例のシングルチップマイ
クロコンピュータにおけるシステムクロック信号に着目
した概略的な動作フローチャートが示されている。リセ
ット直後、シングルチップマイクロコンピュータは、モ
ジュールストップ状態とされ、ＣＰＵ１などのバスマス
タは高速モード（φＢ＝φＯＳＣ）で動作を開始する。
そして中速モードかの判定が行われ（ＳＴ１）、高速動
作が必要でなければクロック制御レジスタに所望の値を
ライトして、中速モードに遷移する（ＳＴ２）。動作を
必要とする機能ブロックに対応しては、モジュールスト
ップ制御レジスタに所望の値をライトして、所要の機能
ブロックに対するモジュールストップ状態を解除をする
（ＳＴ３）。その後、各機能ブロックの設定を行う（Ｓ
Ｔ４）。例えば、各機能ブロックの制御レジスタなどに
所望の値を初期的にライトすることによって行う。そし
てＣＰＵ１により所望の処理が行われるが（ＳＴ５）、
その際に高速処理が必要でなければ中速モードに遷移可
能にするために、クロック信号φＢを変化させるべきか
を判定して（ＳＴ６）、その結果に従ってクロック制御
レジスタが設定される（ＳＴ７）。特定の機能ブロック
を動作させる必要がなくなったり、特定の機能ブロック
の動作が新たに必要になったときに対処するために動作
させるべき回路モジュール（機能ブロック）に変更が有
るかの判定が行われ（ＳＴ８）、変更すべきときにはモ
ジュールストップ制御レジスタに所望の値をライトし
て、モジュールストップ状態を変更する（ＳＴ９）。そ
してスタンバイ状態にすべきか否かを判定し（ＳＴ１
０）、マイクロコンピュータ全体の動作を中断する必要
があれば、ＳＳＢＹビットを”１”にセットして、スリ
ープ命令を実行し（ＳＴ１１）、スタンバイ状態に遷移
する（ＳＴ１２）。外部割り込みが発生すると、スタン
バイ状態から復帰して動作を再開する（ＳＴ１３）。上
述のようにスタンバイ状態においてモジュールの内部状
態は保持されているので、スタンバイ状態の解除後は各
機能ブロックの設定例えば各機能ブロックの制御レジス
タなどへのライトを行う必要はない。上記の各ステップ
におけるレジスタの設定はプログラムによって行う。例
えば、レジスタを指定し、それにデータをライトする命
令を、ＣＰＵ１によって実行することにより、レジスタ
への設定が行われる。

【００９９】《割込み要求等に伴うφＢの切換え》 本
発明者らの検討によれば、低消費電力化のためのクロッ
クの切り換えをソフトウェアで行うと、所定のイベント
例えばＣＰＵ１への割り込みが発生してＣＰＵ１を高速
処理させる必要がある場合、かかるイベントを割込とし
て認識し、割込例外処理を実施し、その割込処理ルーチ
ンの中で、システムクロックの分周比を切り換えた後
に、所望の処理をすることになってしまう。これでは、
前記イベントが発生してから、所望の処理をするまでの
動作速度を速めることができず、割り込みに対する応答
時間が長くなってしまい、都合が悪い。本実施例では、
割込要求や転送要求などの所定のイベントが発生する
と、制御ビットＭＳＭＥが自動的に論理値”０”にクリ
アされ、ＣＰＵ１やＤＴＣ２をクロック信号φＢの最高
周波数であるφＯＳＣに同期動作させる高速モードに遷
移できるようになっている。割込み例外処理からのリタ
ーン時に、ビットＭＳＭＥは論理値”１”にセットされ
る。ソフトウェアでビットＭＳＭＥを論理値”１”にセ
ットすると、設定済の制御ビットＣＫＳ０，ＣＫＳ１に
従った動作モードになる。ＤＴＣ起動要求（ＤＴＣ転送
要求）が発生すると、同様に制御ビットＭＳＭＥビット
が、自動的に論理値”０”にクリアされ、ＣＰＵ１及び
ＤＴＣ２は高速モードに遷移する。ＤＴＣデータ転送が
終了すると、ＭＳＭＥビットが、自動的に論理値”１”
にセットされ、設定済の制御ビットＣＫＳ０，ＣＫＳ１
に従った動作モードになる。ＤＴＣ２に外部からの転送
リクエスト端子があれば、外部からの転送要求があった
場合も同様にすることができる。

【０１００】図１６にはＭＳＭＥビットの概略ブロック
図が示される。ＭＳＭＥビットは、例えばセット・リセ
ット型のフリップフロップ１３２０を主体として構成さ
れる。フリップフロップ１３２０のデータ入力端子Ｄは
内部データバスＰＤＢの所定の信号線に接続され、クロ
ック入力端子Ｃは、論理積回路１３２１の出力、即ちＣ
ＰＵ１のバス権を示す信号とライト信号とアドレスデコ
ード信号との論理積信号とされる。なお、上記アドレス
デコード信号は、アドレスバスＩＡＢの内容を解読して
得られる信号であり、クロック制御レジスタ１３２のア
ドレスが与えられたことを示す信号である。出力端子Ｑ
は、クロック制御回路１３のセレクタ１３１に与えられ
ると共に、クロックドバッファ１３２２を介してデータ
バスに出力される。クロックドバッファ１３２２は上記
デコード信号とリード信号を入力とする２入力の論理積
回路１３２３のハイレベル出力によって出力動作可能に
され、それ以外の状態においては高出力インピーダンス
状態にされる。リセット入力端子Ｒには、リセット信号
とＤＴＣ転送要求信号とＣＰＵ割り込み信号との論理和
信号が論理和回路１３２４から与えられる。セット入力
端子Ｓには、ＤＴＣ転送終了信号１３２５が与えられ
る。ＤＴＣ転送終了信号１３２５は、ＤＴＣ２から出力
され、例えばデータ転送終了時にＤＴＣ２が活性化す
る。上記リセット信号としては、外部からのリセット信
号ＲＥＳ又はウオッチドッグタイマＷＤＴ８の出力信号
が使われる。また、上記ＤＴＣ転送要求信号は、割込み
コントローラ４から供給され、上記ＣＰＵ割込み信号
も、割込みコントローラ４から供給される。

【０１０１】上記ＣＰＵ割り込み信号及びＤＴＣ転送要
求信号はイベント発生信号とされる。ＤＴＣ２が割り込
みコントローラ４からのＤＴＣ転送要求以外に外部から
の転送要求の入力端子を持つ場合には、当該外部からの
転送要求信号と割り込みコントローラからの転送要求信
号との論理和信号がＤＴＣ転送要求信号として上記論理
和回路１３２４に供給される。なお、ＣＰＵ１のマスク
情報を参照して、ＣＰＵ１のマスクレベル以下の割り込
み要求が発生しても、イベントとして認識されない。割
り込みマスクについては、例えば、平成５年３月（株）
日立製作所発行『Ｈ８／３００３ ハードウェアマニュ
アル』Ｐ８９乃至Ｐ１１５に記載されている。

【０１０２】図１７には割り込み要求発生時における動
作タイミングの一例が示される。ビットＣＫＳ１が”
０”にクリアされ、ビットＣＫＳ０が”１”にセットさ
れ、ビットＭＳＭＥが”１”にセットされた状態で、φ
Ｂ＝φＯＳＣ／２で動作している状態（中速モードの状
態）において、ステートＳ５で、割り込み要求信号が発
生すると、ＭＳＭＥビットが”０”にクリアされ、φＢ
＝φＯＳＣとなり、ＣＰＵ１及びＤＴＣ２などは高速モ
ードにされる。ＣＰＵ１が、割り込み例外処理を行い、
高速モードで処理すべき処理を終了すると、ＣＰＵ１は
その動作プログラムに従ってＭＳＭＥビットをソフトウ
ェアで”１”にセットする。例えばステートＳ１５でＭ
ＳＭＥビットが”１”にセットされ、φＢ＝φＯＳＣ／
２とされ、その後ＣＰＵ１はリターン命令を実行して、
元の処理に遷移される。

【０１０３】図１８にはＤＴＣ起動要求発生時における
動作タイミングの一例が示される。図１７と同様に、ま
ず、ＣＰＵ１は、中速モード（ビットＣＫＳ１が”０”
にクリアされ、ビットＣＫＳ０が”１”にセットされ、
ビットＭＳＭＥが”１”にセットされた状態で、φＢ＝
φＯＳＣ／２とされている）で動作している。このとき
ＤＴＣの起動要因となっているＤＴＣ転送要求が発生す
ると、ビットＭＳＭＥが”０”にクリアされ、φＢ＝φ
ＯＳＣとされてＣＰＵ１及びＤＴＣ２などが動作され
る。ＤＴＣが起動されると、例えば起動要因となった割
り込み要因がクリアされ、データ転送が行われる。必要
なデータ転送が終了すると、ＤＴＣ２からのＤＴＣ転送
終了信号１３２５が活性状態になり、これによってＭＳ
ＭＥビットが”１”にセットされ、ＣＰＵ１などの機能
ブロックの動作速度は元の速度に戻される。

【０１０４】《インタフェース信号》 図１９にはバス
マスタとバススレーブとのインタフェースの一例が概略
的に示されてい。同図にはインタフェース信号Ｉ／Ｆ１
とＩ／Ｆ２が代表的に示されている。図２０にはバスマ
スタクロックとバススレーブクロックの一例のタイミン
グが示されている。本実施例に従えばバスマスタは、ク
ロック信号φＢに同期動作されるＣＰＵ１及びＤＴＣ２
であり、バススレーブはクロック信号φＳに同期動作さ
れるＷＤＴ８やＳＣＩ９などの機能ブロックを意味す
る。

【０１０５】クロック信号φＢは、上記セレクタ１３１
による選択状態に応じてクロック信号φＳよりも常に周
期が長いか同等にされ、クロック信号φＢの立ち下がり
エッジはφＳの立ち上がりエッジに同期している。φ１
Ｓ，φ２ＳはφＳから生成されたノーオーバラップの２
相クロック信号であり、φ１Ｂ，φ２ＢはφＢから生成
されたノーオーバラップの２相クロック信号である。図
２０においてクロック信号φＢのデューティは５０％以
上にされている。クロック信号φＢは、例えばクロック
信号φＳに相当するクロック信号φＯＳＣをデューティ
５０％で２分周した信号と４分周した信号との論理和に
よって形成することができる。或はカウントアップ信号
φＯＳＣ／８ＵＰの反転としてもよい。特に図２０の例
では、クロック信号φ１Ｂのローレベル期間はクロック
信号φ１Ｓのローレベル期間に一致され、クロック信号
φ２Ｂのハイレベル期間はクロック信号φ２Ｓのハイレ
ベル期間に一致されている。換言すれば、クロック信号
φ１Ｂのローレベルのパルス幅はクロック信号φ１Ｓの
それと等しく、クロック信号φ２Ｂのハイレベルのパル
ス幅はφ２Ｓのそれと等しくされている。

【０１０６】図１９の例ではバスマスタの出力信号はク
ロック信号φ１Ｂのハイレベルへの変化に同期して、出
力され、バスマスタへの入力信号は、クロック信号２Ｂ
のハイレベルからローレベルへの変化に同期してラッチ
される。バススレーブへの入力信号は、クロック信号φ
２Ｓのハイレベルからローレベルへの変化に同期してラ
ッチされ、バススレーブの出力信号はクロック信号φ１
Ｓのハイレベルへの変化に同期して、出力される。図２
０を参照すると、バスマスタは、クロック信号φＢ及び
φ１Ｂのハイレベル期間に同期して出力し、バススレー
ブは、φＳ及びφ１Ｓのハイレベル期間に同期して、出
力する。また、バスマスタは、クロック信号φＢがロー
レベルでφ２Ｂがハイレベルの期間に、入力する（ラッ
チは、クロック信号φ２Ｂのハイレベルからローレベル
への変化に同期して行われる）。バススレーブは、φＳ
がローレベルでφ２Ｓがハイレベルの期間に、入力する
（ラッチはクロック信号φ２Ｓのハイレベルからローレ
ベルへの変化に同期して行われる）。例えば、図２０に
おいて、インタフェース信号Ｉ／Ｆ１はバスマスタから
バススレーブへのインタフェース信号とされる。インタ
フェース信号Ｉ／Ｆ１は、ステートＳ９のφ１Ｂのハイ
レベルへの変化に同期してバスマスタから出力され、ス
テートＳ９のφ２Ｓのハイレベルからローレベルへの変
化に同期してバススレーブにラッチされる。また、イン
タフェース信号Ｉ／Ｆ２はバススレーブから、バスマス
タへのインタフェース信号とされる。インタフェース信
号Ｉ／Ｆ２は、ステートＳ３のφ１Ｓのハイレベルへの
変化に同期してバススレーブから出力され、ステートＳ
４のφ２Ｂのハイレベルからローレベルへの変化に同期
してバスマスタにラッチされる。したがって、信号の出
力開始から取り込みまで、必ず、クロック信号φＳの１
ステート以上の期間を確保できる。これにより、タイミ
ング設計は、中速モードを考慮しない場合、即ちφＢ＝
φＯＳＣとした場合と同様にすることができる。

【０１０７】図２１及び図２２には入出力制御のための
同期クロック信号を図１９及び図２０と逆にした場合が
示される。図２１の例ではバスマスタの出力はクロック
信号φ２Ｂのハイレベルへの変化に同期され、バスマス
タへの入力はクロック信号１Ｂのハイレベルからローレ
ベルへの変化に同期してラッチされる。バススレーブへ
の入力はクロック信号φ１Ｓのハイレベルからローレベ
ルへの変化に同期してラッチされ、バススレーブの出力
はクロック信号φ２Ｓのハイレベルへの変化に同期され
る。図２２を参照すると、バスマスタの出力はクロック
信号φＢのローレベル及びφ２Ｂのハイレベル期間に、
バススレーブの出力はφＳのローレベル及びφ２Ｓのハ
イレベル期間に同期して行われる。バスマスタの入力は
クロック信号φＢ及びφ１Ｂがハイレベルの期間に行わ
れる（ラッチはクロック信号φ１Ｂのハイレベルからロ
ーレベルへの変化に同期して行われる）、バススレーブ
の入力はφＳ及びφ１Ｓがハイレベルの期間に行われる
（ラッチはクロック信号φ１Ｓのハイレベルからローレ
ベルへの変化に同期して行われる）。例えば、図２２に
おいて、インタフェース信号Ｉ／Ｆ１はバスマスタから
バススレーブへのインタフェース信号とされる。インタ
フェース信号Ｉ／Ｆ１は、ステートＳ４のφ２Ｂのハイ
レベルへの変化に同期してバスマスタから出力され、ス
テートＳ５のφ１Ｓのハイレベルからローレベルへの変
化に同期してバススレーブにラッチされる。また、イン
タフェース信号Ｉ／Ｆ２はバススレーブから、バスマス
タへのインタフェース信号とされる。インタフェース信
号Ｉ／Ｆ２は、ステートＳ７のφ２Ｓのハイレベルへの
変化に同期してバススレーブから出力され、ステートＳ
１２のφ１Ｂのハイレベルからローレベルへの変化に同
期してバスマスタにラッチされる。したがって、信号の
出力開始から取り込みまで、必ず、クロック信号φＳの
１ステート以上の期間を確保できる。これにより、タイ
ミング設計は、中速モードを考慮しない場合、即ちφＢ
＝φＯＳＣとした場合と同様にすることができる。

【０１０８】図２０及び図２２に示されるように、バス
マスタの動作クロック（φ１Ｂ，φ２Ｂ）は、バススレ
ーブの動作クロック（φ１Ｓ，φ２Ｓ）に比べ周波数が
低いため、バスマスタからバススレーブへのインタフェ
ース信号は、必ず、当該バスマスタの出力ステートと同
じステートでバススレーブが認識できる。そのため、バ
スマスタのステート単位で、インタフェース信号は任意
のパルス幅とすることができる。かかるインタフェース
信号には、リード信号・ライト信号などのバスアクセス
信号、或いは割込要因クリア信号などを割り当てること
ができる。

【０１０９】図２０及び図２２に示されるように、バス
スレーブの動作クロックはバスマスタの動作クロックに
比べ周波数が高いため、バススレーブからバスマスタへ
のインタフェース信号は、バススレーブの出力後、バス
マスタに認識されるタイミング（当該バススレーブのス
テート）を一定にすることはできない。したがって、こ
れらのインタフェース信号は、所謂ハンドシェーク信号
とするのが良い。かかるインタフェース信号には、割込
要求信号信号、或いはＤＴＣ起動要求信号などを割り当
てることができる。例えば、割込要求信号は、一旦、要
因フラグが”１”にセットされ、活性状態になると、こ
れを保持する。ＣＰＵが割込要求信号を認識して、割込
要因フラグを”０”にクリアすると、割込要求信号が非
活性状態になるようにされる。また、これらのインタフ
ェース信号は１ステートで認識されるようにはしない。
１ステート期間のみで使用する場合には、入力側でエッ
ジ検出を行うようにする。尚、そのときの出力期間を、
選択可能なシステムクロック信号φＢの最長の周期即ち
クロック信号φＯＳＣ／８の周期以上の期間とすれば、
ハンドシェークは一切要しない。

【０１１０】バスマスタ間、或いはバススレーブ間の要
求信号は任意のタイミングとすることができる。

【０１１１】図２３にはバスマスタクロックとバススレ
ーブクロックの別の動作タイミングが示される。図２０
及び図２２とは相違して、クロック信号φＢは中速モー
ドでもデューティ５０％とされる。クロック信号φＢは
φＳよりも常に周期が同等か長く、クロック信号φＢの
立ち上がりエッジはφＳの立ち上がりエッジに同期して
いる。各機能ブロック間のインタフェース信号の入出力
タイミングは図１９と同様であり、詳しくは次の通りで
ある。すなわち、バスマスタ（バススレーブ）は、φＢ
とφ１Ｂのハイレベル期間（φＳとφ１Ｓのハイレベル
期間）に同期して出力が許容される（出力信号変化が許
容される）。信号入力に関してバスマスタ（バススレー
ブ）は、φＢがローレベルでφ２Ｂがハイレベルの期間
（φＳがローレベルでφ２Ｓがハイレベルの期間）に入
力が許容される。バスマスタの入力ラッチタイミングは
クロック信号φ２Ｂのハイレベルからローレベルへの変
化に同期され、バススレーブの入力ラッチタイミングは
クロック信号φ２Ｓのハイレベルからローレベルへの変
化に同期される。例えば、図において、インタフェース
信号Ｉ／Ｆ１はバスマスタから、バススレーブへのイン
タフェース信号とされる。インタフェース信号Ｉ／Ｆ１
は、ステートＳ９のφ１Ｂに同期してバスマスタから出
力され、ステートＳ９のφ２Ｓのハイレベルからローレ
ベルへの変化に同期してバススレーブにラッチされる。
また、インタフェース信号Ｉ／Ｆ２はバススレーブか
ら、バスマスタへのインタフェース信号とされる。イン
タフェース信号Ｉ／Ｆ２は、ステートＳ３のφ１Ｓに同
期してバススレーブから出力され、ステートＳ４のφ２
Ｂのハイレベルからローレベルへの変化に同期してバス
マスタにラッチされる。従って、信号の出力開始から取
り込みまで、必ず、クロック信号φＳの１ステート以上
の期間を確保できる。これにより、タイミング設計は、
中速モードを考慮しない場合、即ちφＢ＝φＯＳＣとし
た場合と同様にすることができる。

【０１１２】図２３のタイミングにおいて着目すべき点
は、クロック信号φ２Ｂの立ち上がりがクロック信号φ
１Ｓの立ち上がりタイミングに一致され、この点におい
てクロック信号φ２Ｂとφ１Ｓとは部分的に位相が一致
されている。この位相が一致したタイミングにおいて、
バススレーブからバスマスタへの信号出力が行われるよ
うになっている。

【０１１３】このとき、図２３のクロック信号を用いた
インタフェース制御タイミングを図２１のように逆にし
た場合には、φＢとφＳとの位相によって、信号の出力
開始から取り込みまでの時間が確保できない場合があ
り、信号が正しく伝達できない場合がある。例えば、バ
ススレーブが図２３のステートＳ６におけるφ２Ｓの立
ち上がりに同期して信号を出力したとき、バスマスタは
ステートＳ７におけるφ１Ｂの立ち下がりに同期して入
力データをラッチすることが許容され、信号出力からそ
の信号の入力ラッチまでの間にクロック信号φＳの１／
２周期しか確保することができない。これは、信号が１
本だけの場合には問題にならなくても、信号が複数存在
するバスのような場合、複数の信号の内、旧い信号が伝
達されるものと、新しい信号が伝達されるものが混在す
ることが発生し、これらの組み合わせによって意味をな
す場合に無意味なデータとなってしまったり、誤動作の
原因となったりする場合がある。

【０１１４】図１９のようなインタフェース仕様で図２
３のようなクロック信号波形を利用する場合には、図２
３に示されるように、バスマスタの動作クロックがバス
スレーブの動作クロックに比べて周波数が低いため、バ
スマスタから、バススレーブへのインタフェース信号
は、必ず、バスマスタの出力と同じステートでバススレ
ーブに認識される。そのため、ステート単位で、インタ
フェース信号は、任意のパルス幅とすることができる。
かかるインタフェース信号には、リード信号・ライト信
号などのバスアクセス信号、或いは割込要因クリア信号
などを割り当てることができる。

【０１１５】バススレーブの動作クロックがバスマスタ
の動作クロックに比べ周波数が高いため、図２３におい
てバススレーブから、バスマスタへのインタフェース信
号は、バススレーブの出力後、バスマスタに認識される
タイミング（当該バススレーブのステート）を一定にす
ることはできない。したがってそれらのインタフェース
信号は、所謂ハンドシェーク信号とすることが良い。か
かるインタフェース信号には、割込要求信号信号、或い
はＤＴＣ起動要求信号などを割り当てることができる。
尚、そのときの出力期間を、選択可能なシステムクロッ
ク信号φＢの最長の周期即ちクロック信号φＯＳＣ／８
の周期以上の期間とすれば、ハンドシェークは一切要し
ない。

【０１１６】ここで図２０及び図２２のクロック信号波
形について更に説明を加える。図２０、図２２より明ら
かなようにφ２Ｂのハイレベル期間はφ１Ｓのローレベ
ル期間に含まれる。従ってφ１Ｓの立ち上がりに同期す
るバススレーブの出力からφ２Ｂの立ち下がりに同期す
るバスマスタの入力信号ラッチ動作までには実質的にφ
Ｓの１ステート分の余裕時間を少なくとも確保すること
ができる。またφ２Ｓのハイレベル期間はφ１Ｂのロー
レベル期間に含まれる。従ってφ１Ｂの立ち上がりに同
期するバスマスタの出力からφ２Ｓの立ち下がりに同期
するバススレーブの入力信号ラッチ動作までには実質的
にφＳの１ステート分の余裕時間を少なくとも確保する
ことができる。これらのことは、図１９，図２１の双方
のインタフェース仕様に対して成立する。これに対し、
図２３のようにクロック信号φ２Ｂのハイレベルへの立
ち上がり変化とφ１Ｓのハイレベルへの立ち上がり変化
との位相が一致している関係のクロック信号φ１Ｓ，φ
２Ｓ，φ１Ｂ，φ２Ｂなどを用いる場合には、当該位相
一致のタイミングをバススレーブからバスマスタへの信
号出力タイミングとして利用するバスインタフェース仕
様（例えば図１９のインタフェース仕様）においての
み、信号の出力から当該信号の入力ラッチまでにφＳの
１ステート分の余裕時間を確保することができる。

【０１１７】《実際のバスインタフェースタイミング
例》 図２４及び図２５には実際のバスインタフェース
タイミングの一例が示される。各図のタイミングは、図
２０及び図２２に示されるクロック信号を利用した場合
のもので、上述のようにそのインタフェース仕様は図１
９、図２１の何れも全く同様に利用できるため、信号の
種類に応じて最適な何れか一方のインタフェース仕様が
採用されている例である。各図において、バスマスタか
らは、アドレス（ＰＡＢ経由）、機能ブロック信号（Ｍ
Ｓ＃）、リード信号ＲＤ＃、ライト信号ＷＲ＃が与えら
れる。図２４においてステートＳ５から、バスマスタの
リード動作が行われる。すなわち、ステートＳ５からス
テートＳ１６まで、アドレスバス及び機能ブロック選択
信号（ＭＳ＃）が有効になる。バスマスタの第１ステー
ト（ステートＳ５からＳ８）のφ２Ｂに同期して、リー
ド信号ＲＤ＃が活性状態（ローレベル）になる。バスス
レーブはこのリード信号ＲＤ＃の活性状態への遷移を検
出して、レジスタリード信号及びバスインタフェースラ
ッチ信号を当該バススレーブ内部で活性状態にする。例
えば図６において、レジスタ７７１またはタイマカウン
タ７７２などが、レジスタリード信号により指定され、
指定されたレジスタ，カウンタからモジュールデータバ
スを介して、バスインタフェース７６０に、データが転
送され、ラッチされる。レジスタリード信号などのバス
スレーブ内の制御信号は例えば図６のリードライト制御
回路７３０の出力制御信号に含まれる。そしてステート
Ｓ９における次のφ２Ｓに同期して、前記ラッチされた
データがデータバスに出力される。リード信号ＲＤ＃が
非活性状態とされた後、ステートＳ１６の次のステート
におけるφ１Ｓの変化に同期して、データバスがハイイ
ンピーダンス状態にされる。リード信号ＲＤ＃はバスマ
スタの第３ステート（ステートＳ１３からＳ１６）のφ
２Ｂの立ち上がりに同期して非活性状態にされる。バス
マスタはこのクロック信号φ２Ｂの立ち下がりに同期し
てデータバスの内容をラッチする。

【０１１８】図２５においてはステートＳ５から、バス
マスタのライト動作が行われる。ステートＳ５からステ
ートＳ１６まで、アドレスバス及び機能ブロック選択信
号（ＭＳ＃）が有効になる。バスマスタの第１ステート
（ステートＳ５からＳ８）におけるφ２Ｂの立ち上がり
に同期して、ライトデータがデータバスに出力される。
バスマスタの第２ステート（ステートＳ９からＳ１２）
のφ１Ｂの立ち上がりに同期して、ライト信号ＷＲ＃が
活性状態（ローレベル）になる。バススレーブはこのラ
イト信号ＷＲ＃の活性状態への遷移を検出して、バスイ
ンタフェースラッチ信号及びレジスタライト信号を活性
状態にする。ライトデータがバスインタフェースにラッ
チされ、バスインタフェースから、モジュールデータバ
スを介して、指定されたレジスタまたはタイマカウンタ
などに、データが転送され、ライトされる。かかる信号
は例えば図６のリードライト制御回路７３０の出力する
制御信号に含まれる。バスマスタの第３ステート（ステ
ートＳ１３からＳ１６）におけるφ２Ｂの立ち上がりに
同期して、ライト信号が非活性状態になる。

【０１１９】《クロック信号φの外部出力》 図２６に
示されるようにシングルチップマイクロコンピュータ
は、外部にシステムクロック信号φＳ，φＢを出力する
ことができる。すなわち、システムクロック信号φＳ
を、他の半導体集積回路装置などの基準クロックにする
場合と、システムクロック信号φＢをもとにして外部バ
スに同期した制御信号を生成する場合とがある。本発明
においては、他の半導体集積回路装置などの基準クロッ
クにするためにシステムクロック信号φＳを、また、外
部バスに同期した制御信号を生成するためにシステムク
ロック信号φＢを出力可能にする。そのための出力端子
ＴφＳ，ＴφＢは所定の入出力ポートＩＯＰにそれぞれ
独立に設けられる。例えば、クロック信号φＳの出力は
入出力ポートＩＯＰ６０に、クロック信号φＢの出力は
入出力ポートＩＯＰ６１に割り当てられている。入出力
ポートＩＯＰ６０，ＩＯＰ６１はその他の入出力機能に
兼用され、図１に示される入出力ポートＩＯＰ６に含ま
れる。

【０１２０】このとき、クロック信号φＳ及びφＢはク
ロック制御回路１３で生成され、外部には上述の入出力
ポートＩＯＰ６０，ＩＯＰ６１を介して出力される。ク
ロック信号φＳ及びφＢは、半導体集積回路内では実質
的に最高速の部類の信号である。また、クロック制御回
路１３と入出力ポートＩＯＰ６０，ＩＯＰ６１との間の
配線１３１０，１３１１は機能ブロック間に延在され、
比較的大きな容量成分を持つ。したがってそのようなク
ロック信号の外部出力に際してはその比較的大きな容量
成分と高いクロック周波数により消費電流も大きくな
る。

【０１２１】これらφＳ又はφＢの外部出力は、必要な
動作であるので、電流を消費するのは止むを得ない。し
かしながら、シングルチップマイクロコンピュータなど
では、外部にクロックを出力する必要がない場合も多
い。クロック出力を停止することは、例えば、特願昭６
０−１８４２０７号に記載されているように、低消費電
力化のほか、カップリングノイズの低減、不要輻射の低
減に効果がある。これに対応するため、本実施例では、
クロック信号φＳまたはφＢを外部に出力しない場合に
は、クロック制御回路１３と入出力ポートＩＯＰ６０，
ＩＯＰ６１と間の信号を例えば論理値”０”のレベルに
固定し、クロック配線１３１０，１３１１上で信号変化
が発生しないようにして、消費電流を低減するようにな
っている。例えば図２６に概略的に示されるように、ク
ロック制御回路１３にて生成されたクロック信号φＳの
外部出力用に論理積回路１３００とクロックドライバ１
３０２の直列回路が設けられ、クロックドライバ１３０
２の出力がクロック配線を介して入出力ポートＩＯＰ６
０に接続される。同様にクロック制御回路１３にて生成
されたクロック信号φＢの外部出力用に論理積回路１３
０１とクロックドライバ１３０３の直列回路が設けら
れ、クロックドライバ１３０３の出力がクロック配線を
介して入出力ポートＩＯＰ６１に接続される。入出力ポ
ートＩＯＰ６０，ＩＯＰ６１に対する出力の許可は対応
する入出力ポートＩＯＰ６の図示しないデータディレク
ションレジスタの対応するビットＤＤＲ６０，ＤＤＲ６
１を用いることができる。ビットＤＤＲ６０，ＤＤＲ６
１を論理値”１”にセットすればＩＯＰ６０，ＩＯＰ６
１は出力許可状態とされる。これはφＳとφＢに対して
独立に制御可能である。このとき、上記論理積回路１３
００の他方の入力には出力許可ビットＤＤＲ６０の反転
信号が供給され、論理積回路１３０１の他方の入力には
出力許可ビットＤＤＲ６１の反転信号が供給される。し
たがって、ＩＯＰ６０，ＩＯＰ６１にクロック信号φ
Ｓ，φＢの出力が許可されていない状態においては論理
積回路１３００，１３０１の出力がローレベルに固定さ
れる。これによって、外部にクロック信号φＳ，φＢを
出力しないときにはクロックドライバ１３０２，１３０
３以降のクロック配線での消費電力を低減でき、その
上、カップリングノイズや不要輻射（不所望な電波の発
生）を低減することができる。

【０１２２】図２７にはクロック信号φＳ又はφＢの何
れか一方を選択的に外部出力可能にした場合の変形例が
示される。このときクロック制御レジスタ１３２には図
２８の（Ａ）及び（Ｂ）に示されるＰＨＩＳビットが備
えられる。図２８の（Ｂ）に示されるように、ＰＨＩＳ
ビットが論理値”１”のときはクロック信号φＳを、論
理値”０”のときはクロック信号φＢを外部に出力する
ことを指示するものとされる。出力すべきクロック信号
の選択は論理積回路１３０４，１３０５と論理和回路１
３０６から成るセレクタによって行われる。このセレク
タで選択されたクロック信号の外部出力の許可は上記入
出力ポートＩＯＰ６０に対する出力許可ビットＤＤＲ６
０にて行われ、当該出力許可ビットは図２６の場合と同
様に反転されて論理積回路１３０７に供給され、出力許
可ビットＤＤＲ６０によってクロック信号が出力許可さ
れる場合にだけセレクタの出力クロック信号が論理積回
路１３０７及びクロックドライバ１３０８からクロック
配線を介して入出ポートＩＯＰ６１に与えられるように
なっている。クロック信号の外部端子Ｔφへの出力が禁
止されているときは、上記同様論理積回路１３０７の出
力が論理値”０”に固定され、その結果クロックドライ
バ１３０８以降のクロック配線での消費電力の低減など
を実現することができる。

【０１２３】《内部バスの多分割》 図２９にはシング
ルチップマイクロコンピュータの内部バスのその他の分
割例が示されている。図２９は特にシングルチップマイ
クロコンピュータの内部バスに着目したブロック図であ
る。バッファＢＵＦは入出力ポートＩＯＰ１〜ＩＯＰ５
に含まれ、外部アドレスバス及び外部データバスとイン
タフェースされるバッファ回路である。

【０１２４】図１に示される内部アドレスバスＰＡＢ及
び内部データバスＰＤＢは、図２９においてそれぞれ、
内部アドレスバスＰＡＢ１及び内部データバスＰＤＢ１
と、内部アドレスバスＰＡＢ２及び内部データバスＰＤ
Ｂ２に分割されており、内部バスＰＡＢ１及びＰＤＢ１
には入出力ポートＩＯＰ１〜ＩＯＰ６、ＷＤＴ８、スタ
ティックラッチ回路ＨＤ１が結合され、内部バスＰＡＢ
２及びＰＤＢ２にはＩＯＰ７〜１１、タイマ７、ＳＣＩ
９、Ａ／Ｄ変換器１０、及びスタティックラッチ回路Ｈ
Ｄ２が接続される。

【０１２５】内部バスＰＡＢ１とＰＡＢ２、そして内部
バスＰＤＢ１とＰＤＢ２は、夫々配線長即ち配線容量が
同等になるようにされ、且つ、それら全体の配線容量が
図１の場合における内部バスＰＡＢとＰＤＢの配線容量
よりも大きくならないように、回路ブロックの実際のレ
イアウトに即して、分割された内部バスと回路モジュー
ルとの割り当てが決定されている。論理的には、入出力
ポートＩＯＰ、タイマ７、ＷＤＴ８、ＳＣＩ９、Ａ／Ｄ
変換器１０は、分割された何れのバスに接続すべきかの
制約はない。

【０１２６】前記バスコントローラ３に含まれるモジュ
ールセレクトの判定によって、ＰＡＢ１とＰＤＢ１、Ｐ
ＡＢ２とＰＤＢ２の何れかが活性状態になるようにされ
る。また、ＲＯＭ５又はＲＡＭ６がアクセスされる場合
には、ＰＡＢ１とＰＤＢ１、ＰＡＢ２とＰＤＢ２の何れ
もが、非活性状態にされる。非活性状態の場合、内部ア
ドレスバスＰＡＢ１とＰＡＢ２は直前の値を保持するよ
うにされる。また、バスコントローラ３及びＷＤＴ８な
どの機能ブロックの出力がハイインピーダンスとされた
とき、内部データバスＰＤＢ１とＰＤＢ２の前の値は、
スタティックラッチ回路ＨＤ１及びＨＤ２によって保持
される。スタティックラッチ回路ＨＤ１及びＨＤ２は、
例えば各信号線毎に逆並列接続された２個のインバータ
回路が設けられて構成され、ＰＤＢ１，ＰＤＢ２の状態
を保持するようにされ、他の機能ブロックがデータを出
力した場合には、斯る出力データによるバスの駆動を優
先されることができるような比較的小さな駆動能力を有
するようにされる。即ち、スタティックラッチ回路ＨＤ
１，ＨＤ２を構成するインバータ回路の出力電流は、Ｐ
ＤＢ１，ＰＤＢ２の漏洩電流より大きく、機能ブロック
の出力電流より、十分に小さくされている。尚、図１の
内部バスＰＤＢやＰＡＢの分割数は３以上とすること可
能である。内部アドレスバスＰＡＢの本数が少なけれ
ば、内部アドレスバスＰＡＢは共通にして、内部データ
バスＰＤＢのみ分割するようにしてもよい。

【０１２７】《低消費電力情報のベクタ化》 割り込み
要求などに対する処理の高速化のためにクロック信号φ
Ｂの周波数を強制的に高くする手段として、図９及び図
１０の（Ａ）などで説明したクロック制御レジスタ１３
２のＭＳＭＥビットを利用するほかに、割り込み処理
（リセットのような例外処理も含む）の開始時に、ベク
タとして低消費電力情報を取り込むようにしてもよい。
ＣＰＵ１のアドレス空間の一部には、各々割込みに対応
した複数のベクタが予め書き込まれている。割込みの要
求が発生すると、ＣＰＵ１は、その割込みに対応したベ
クタを取り込み、取り込んだベクタに保持されている割
込みに関する情報に従った処理を行う。すなわち、割込
みの要求が発生すると、ＣＰＵ１は、その割込みに対応
したベクタを指すアドレスを出力し、そのアドレスによ
って示されているベクタ領域から上記割込みに関する情
報を取り込む。本実施例においては、この情報として、
当該割込みによって実行されるべきプログラム（ハンド
ラプログラム）のスタートアドレスと低消費電力情報と
がある。割込みの要求に応答して、上記スタートアドレ
スは、ハンドラプログラムの実行のために、ＣＰＵ１内
のプログラムカウンタ（図示せず）にセットされ、上記
低消費電力情報は、後で述べるように、モジュールスト
ップ制御レジスタ１３３及びクロック制御レジスタ１３
２にセットされる。また、割込み要求に対する処理が終
了した後、元のプログラムに復帰するために、後で述べ
るように、ステータスレジスタの内容と、復帰するアド
レスとが、割込み要求に応答する際、ＣＰＵ１内のスタ
ックポインタ（図示せず）で指定されるＣＰＵ１のアド
レス空間内のアドレス領域（スタック領域）へ書き込ま
れる。後の説明から理解されるように、本実施例におい
ては、上記ステータスレジスタの内容、復帰アドレスの
他に、上記モジュールストップ制御レジスタ１３３及び
クロック制御レジスタ１３２の内容も、上記スタックポ
インタで指定されるスタック領域へ書き込まれる（スタ
ックされる）。例えば割り込みベクタは割り込みによっ
て実行すべきハンドラのスタートアドレスと共に低消費
電力情報として中速モードの設定やモジュールストップ
の設定を行うための制御情報を保有する。この場合、ク
ロック制御レジスタ１３２の初期値はリセットベクタの
低消費電力情報によって決定することができ、これを中
速モードにするようにしておくとよい。そのようにすれ
ば、リセット後の低消費電力状態を、直ちに設定できる
ので、ソフトウェアの負担を軽減し、また、中速モード
からのスタートが可能になるなど、消費電流を低減する
ことができる。

【０１２８】図３０の（Ａ）〜（Ｃ）には低消費電力状
態を指定するベクタ配列とその場合のスタックの例が示
される。この例に従えば低消費電力情報は、図３０の
（Ｂ）に示されるように８ビットとされる。すなわち、
低消費電力情報は、モジュールストップ制御レジスタ１
３３のビット７〜２（ＭＳＴＰ７〜ＭＳＴＰ２）に対応
する６ビット（低消費電力情報のビット７〜２）と、ク
ロック制御レジスタ１３２のビット０及びビット１（Ｃ
ＫＳ０，ＣＫＳ１）に対応する２ビット（低消費電力情
報のビット１、０）とを含む。図３０の（Ａ）に示され
るベクタにおいて、スタートアドレスはアドレス空間が
１６ＭＢであるならば２４ビットとされる。図３０の
（Ｃ）に示されるように、スタック領域には、復帰アド
レスと復帰先において利用される低消費電力情報の他
に、ＣＰＵ１の内部状態を保持するステータスレジスタ
に対する１６ビット分の記憶領域が含まれる。上記ステ
ータスレジスタには、演算の結果を示すコンディション
コードや、割り込みマスクビットなどが含まれる。尚、
以下の説明において、モジュールストップ制御レジスタ
１３３のビット７〜２（ＭＳＴＰ７〜ＭＳＴＰ２）と、
クロック制御レジスタ１３２のビット０及びビット１
（ＣＫＳ０，ＣＫＳ１）とを併せて低消費電力状態制御
レジスタと称する。

【０１２９】図３１には、例外処理時及びリターン時の
動作タイミングが示されている。特に制限はされないも
のの、ＲＯＭ５及びＲＡＭ６は１ステートでリード／ラ
イト可能とされる。命令及びベクタはＲＯＭ５に、スタ
ック領域はＲＡＭ６に配置されるものとする。例外処理
時には、その時点のプログラムカウンタ（ＰＣ）の値及
び低消費電力状態制御レジスタ（クロック制御レジスタ
１３２のＣＫ０，ＣＫ１とモジュールストップ制御レジ
スタ１３３のＭＳＴＰ２〜ＭＳＴＰ７）の情報、及び図
示しない上記ステータスレジスタの内容がスタック領域
に待避される（ステートＳ１〜Ｓ５）。すなわち、上記
低消費電力状態制御レジスタの内容を読み出すために専
用のリード信号ＲＤ−ＬＰＣＲ＃が活性状態にされる
（ステートＳ２〜Ｓ４）と共に、ライト信号ＷＲ＃も活
性状態にされ、上記制御レジスタの内容がスタック領域
に書き込まれる。スタックの動作に続いて、ＲＯＭ５か
らベクタとして、低消費電力状態制御レジスタ及びＰＣ
の内容がリードされる（Ｓ６〜Ｓ９）。ＲＯＭ５からリ
ードされた低消費電力状態制御レジスタはＣＰＵに取り
込まれず、低消費電力状態制御レジスタに書き込まれる
（Ｓ６〜Ｓ８）。このための専用のライト信号ＷＲ−Ｌ
ＰＣＲ＃が活性状態にされる。これによってステートＳ
７から、低消費電力制御レジスタの内容が変更され、中
速モードの設定や、モジュールストップの設定が変更に
なる。ベクタとしてのスタートアドレスはＣＰＵ内部の
図示しないプログラムカウンタに取り込まれ、斯るスタ
ートアドレスからＣＰＵ１は命令の実行を開始する（Ｓ
１１〜Ｓ１３）。

【０１３０】リターン時には、ＲＡＭ６内のスタック領
域から、ステータスレジスタ、低消費電力状態制御レジ
スタ、ＰＣの内容がリードされる（Ｓ１４〜Ｓ１８）。
スタック領域からリードされた低消費電力状態制御レジ
スタの内容は、ＣＰＵ１に取り込まれず、低消費電力状
態制御レジスタに書き込まれる。復帰アドレスは、ＣＰ
Ｕ１の内部に取り込まれ、かかるアドレスからＣＰＵ１
は命令の実行を開始する。ステータスレジスタはＣＰＵ
１の内部に格納される。Ｓ１６から、低消費電力制御レ
ジスタの内容が復帰される。中速モードの設定や、モジ
ュールストップの設定が復帰され、Ｓ６以前の状態と同
様になる。Ｓ６以前、Ｓ１６以後を中速モード、Ｓ７〜
Ｓ１５を高速モードに設定しておけば、図１７と同様の
動作を、ソフトウェアの負荷なく、実現できる。割込毎
に、低消費電力状態を設定できるので、高速処理が必要
でない割込要求に対しては、適当な動作速度にして、消
費電力を無駄にすることがない。また、モジュールスト
ップによって、機能ブロックの内部状態を保持しつつ、
停止できるので、例えば、ＤＴＣ２をモジュールストッ
プとすれば、ＤＴＣ２がバスを使用することによってＣ
ＰＵ１の動作を中断したりすることを防ぐことができ、
高速な割込処理ルーチンの実行が必要な場合などに有効
である。

【０１３１】図３２には低消費電力制御レジスタの１ビ
ットの構成が代表的に示される。上述のようにクロック
制御レジスタ１３２のビット１，０及びモジュールスト
ップ制御レジスタ１３３のビット７〜２が低消費電力制
御レジスタを構成する。図３２の構成は図１６に対し
て、２個の論理和回路１３２５，１３２６が追加され、
クロック入力端子Ｃには、論理和回路１３２５を介し
て、前記専用ライト信号ＷＲ−ＬＰＣＲが与えられ、ア
ドレスに拘わらずデータバスの内容が入力される。ま
た、クロックドバッファ１３２２のリード信号にも、論
理和回路１３２６を介して、前記専用リード信号ＲＤ−
ＬＰＣＲが与えられ、アドレスに関わらずレジスタの内
容がデータバスに出力する。これらの、専用ライト信号
ＷＲ−ＬＰＣＲ及び専用リード信号ＲＤ−ＬＰＣＲは、
例えばＣＰＵ１によって形成され、クロック制御レジス
タ１３２のビット１，０、及びモジュールストップ制御
レジスタ１３３のビット７〜２に共通の信号とされる。
尚、図３２においてＲＤ，ＷＲ，ＲＤ−ＬＰＣＲ，ＷＲ
−ＬＰＣＲの各信号は、理解を容易化するために正論理
の信号として図示されている。

【０１３２】《サブクロック発振器の例》 図３３には
クロック発振器及びクロック制御回路の別の例が示され
る。この例は図９に対して、第２の発振器１２Ａ、分周
器１３０Ａ、セレクタ１３１Ａ、及びノーオーバラップ
生成回路１３８が追加されている。第２の発振器１２Ａ
のＥＸＴＡＬＬ、ＸＴＡＬＬには、例えば、３２．７６
８ｋＨｚのような水晶発振子を接続する。２組の発振器
を持つシングルチップマイクロコンピュータとして、例
えば、前記平成４年９月（株）日立製作所発行『Ｈ８／
３８３４ ＨＤ６４７３８３４ ＨＤ６４３３８３４
ハードウェアマニュアル』に記載のものがある。第２の
分周器１３０Ａは前記同様に８分周を行い、分周された
クロック信号φＯＳＣ／２，φＯＳＣ／４，φＯＳＣ／
８はクロック制御レジスタ１３２からの制御ビットにて
セレクタ１３１Ａが選択する。これによって選択された
クロック信号に基づいてノーオーバラップ生成回路１３
８はノーオーバラップの２相のクロッククロック信号φ
１Ｌ、φ２Ｌを生成し、所要の機能ブロック、例えば、
ＣＰＵ１及びタイマ７に供給する。かかるノーオーバラ
ップ生成回路１３８は、低い動作周波数かつ低電圧動作
に適合するように、前記各機能ブロックに内蔵されるも
のと相違される。低周波数のため、２相クロック信号φ
Ｌ１，φＬ２をＣＰＵ１，タイマ７などに供給しても、
消費電力のための不利益は生じない。

【０１３３】特に制限されないが、ノーオーバラップの
２相のクロッククロック信号φ１Ｌ、φ２Ｌはシングル
チップマイクロコンピュータを時計処理に利用する場合
に用いるものとされる。クロック制御レジスタ１３２は
ウオッチモードビットＷＭを有し、これが論理値”１”
にされることによってシングルチップマイクロコンピュ
ータは時計処理に必要な最低の動作周波数で動作され
る。時計処理は例えばシングルチップマイクロコンピュ
ータの制御対象に時計が含まれているような場合に１秒
毎のような一定時間毎に時計表示を更新するような処理
であり、ノーオーバラップ２相のクロッククロック信号
φ１Ｌ、φ２Ｌによって計時動作されるタイマによる一
定時間毎のタイマ割り込みによってＣＰＵ１に時計処理
を実行させる。

【０１３４】図３４には図３３のクロック制御回路１３
からのその他の機能ブロックへの上記クロック信号φ１
Ｌ、φ２Ｌの供給態様を専ら示すシングルチップマイク
ロコンピュータの概略ブロック図が示される。このブロ
ック図は例えば上記時計処理を考慮するものである。図
３４のシングルチップマイクロコンピュータにおいて
は、図３３のクロック制御回路１３の他、ＣＰＵ１、バ
スコントローラ３、割り込みコントローラ４、入出力ポ
ートＩＯＰ１〜ＩＯＰ１１、及びタイマ７が代表的に示
される。各回路ブロックに示されるＮＯＶは、入力クロ
ック信号からノーオーバラップの２相のクロック信号を
形成するノーオーバラップ生成回路である。図１で説明
した内部バスＩＡＢ，ＩＤＢに結合されるＣＰＵ１、バ
スコントローラ３及び割り込みコントローラ４のノーオ
ーバラップ生成回路ＮＯＶには上記クロック信号φＢが
供給され、図１で説明した内部バスＰＡＢ，ＰＤＢに結
合されるタイマ７及びＩＯＰ１〜ＩＯＰ１１のノーオー
バラップ生成回路ＮＯＶには上記クロック信号φＳが供
給される。更に、各機能ブロック１，３，４，７，ＩＯ
Ｐ１〜ＩＯＰ１１には上記ノーオーバラップの２相のク
ロック信号φＬ１，φＬ２が供給され、夫々の機能ブロ
ックにおいてノーオーバラップ生成回路ＮＯＶから出力
される２相クロック信号又は２相クロック信号φＬ１，
φＬ２の何れを内部同期クロック信号として利用するか
を選択するためのセレクタＳＥＬが設けられている。タ
イマ７は、ＣＰＵ１などによって設定される内部制御レ
ジスタの制御ビットなどに従ってセレクタの選択が行わ
れる。タイマ７が複数のチャネルから構成されるような
場合、チャネル毎にかかる制御レジスタとセレクタＳＥ
Ｌを有するようにすればよい。ＣＰＵ１、バスコントロ
ーラ３、割り込みコントローラ４、及び入出力ポートＩ
ＯＰ１〜ＩＯＰ１１のセレクタＳＥＬは、クロック制御
回路１３から出力されるウオッチモードビットＷＭにて
選択状態が決定される。

【０１３５】ウオッチモードビットが論理値”１”にさ
れると、タイマ７において所定のチャネル以外はモジュ
ールストップ状態とされる。タイマ７における当該所定
のチャネルは制御ビットにてセレクタＳＥＬでクロック
信号φＬ１，φＬ２を選択し、クロック信号φＬ１，φ
Ｌ２を利用して例えば時計処理を間欠的に行うための計
時動作を行って一定時間毎にタイマ割り込み信号を出力
する。ＣＰＵ１、バスコントローラ３、割込コントロー
ラ４及びＩＯＰ１〜ＩＯＰ１１においては論理値”１”
のウオッチモードビットＷＭにてセレクタでクロック信
号φＬ１，φＬ２が選択され、これによってそれら機能
ブロックは時計用の低周波数のクロック信号φＬ１，φ
Ｌ２に同期動作される。タイマ７は一定時間毎に時計用
処理のための割り込み信号を発生し、ＣＰＵ１はそれに
応答して間欠的に時計処理を行う。ウオッチモードビッ
トＷＭが活性状態にされているとき、第１の発振器１２
は発振動作が停止される。ウオッチモードはＣＰＵ１が
ウオッチモードビットＷＭを論理値”０”にすることに
よって解除される。

【０１３６】上記実施例によれば以下の効果を得るもの
である。〔１〕システムクロック信号をφＳとφＢと
し、クロック信号配線の総配線容量をさほど大きくせず
に、システムクロック信号φＢの分周比を可変にして、
機能ブロックの絶対的な基準クロックを確保しつつ、シ
ステムクロック信号φＢを可変にしてバスマスタの消費
電力を低減し、ひいては半導体集積回路全体の消費電力
を低減することができる。消費電力を低減することによ
り、不要輻射（不所望な電波の発生）を低減することが
できる。

【０１３７】〔２〕ＳＣＩやタイマなどの周辺回路には
周波数一定のシステムクロック信号φＳが供給されるの
で、ＣＰＵ等へのシステムクロック信号φＢの周波数が
変更されても、ＳＣＩのビットレート若しくはボーレー
ト、そしてタイマの計時周期などを一定に保つことがで
き、ＣＰＵなどの動作周波数を変更してもそれら周辺機
能ブロックの設定変更を要しない。

【０１３８】〔３〕上記クロック制御回路１３には、シ
ステムクロック信号クφＢの分周比を選択するための情
報が上記バスマスタによって設定可能にされたレジスタ
手段１３２を備えるから、ＣＰＵなどのバスマスタによ
って分周比の選択を任意に行うことができる。

【０１３９】〔４〕データバスは、システムクロック信
号φＢが供給されＣＰＵなどの機能ブロックが接続され
る内部データバスＩＤＢと、システムクロック信号φＳ
が供給されバススレーブとして動作される機能ブロック
が接続される内部データバスＰＤＢとに分離される。Ｃ
ＰＵ等のバスマスタのように頻繁にバスサイクルを起動
する機能ブロックを、バススレーブとは別のデータバス
に接続することにより、頻繁にアクセスされるデータバ
スの負荷が小さくされ、低消費電力に寄与する。また、
高速化にも寄与することができる。アクセスに利用され
る頻度が相対的に低いデータバスの前の値をホールド回
路ＨＤ１，ＨＤ２によって保持することにより、当該デ
ータバス上での充放電回数を減らして低消費電力に寄与
することができる。

【０１４０】〔５〕１相クロック信号としてのシステム
クロック信号φＳ，φＢを機能ブロックに供給し、各機
能ブロック内部で、２相クロック信号を生成することに
より、クロック信号配線の総配線容量を低減して、消費
電力を低減することができる。

【０１４１】〔６〕プリスケーラクロック信号を用いる
場合、低分周比のプリスケーラクロック信号は各機能ブ
ロック毎に内部で生成し、分周比の大きなプリスケーラ
クロック信号は共通に生成することによって、論理規模
をさほど増大させず、信号変化周波数の大きな信号を機
能ブロック間信号としないことによって、消費電力を低
減することができる。

【０１４２】〔７〕バススレーブからバスマスタへの機
能ブロック間信号を例えば図２０及び図２３で説明した
ようにφ１Ｓに同期して行うことにより、インタフェー
スを容易にすることができる。

【０１４３】〔８〕機能ブロックの内部状態を保持可能
にすることにし、かつ、常時クロックを供給する部分を
限定することによって、動作中であっても、信号変化を
局限し、消費電力を低減できる。また、クロックを停止
しても、内部状態を保持することによって、ソフトウェ
アによる再設定の負担を省くことができる。

【０１４４】

〔９〕データバスをはじめとする、内部バ
スを分割して、容量を分割し、非活性状態のバスに対し
ては信号変化を抑止することによって、１回の動作で変
化する信号が充放電すべき容量を低減して、消費電力を
低減できる。

【０１４５】〔１０〕割込や、外部端子の信号変化の情
報を検出する、割込コントローラのようなイベント検出
回路を設け、イベントが発生したときに、自動的にφＢ
の分周比を変更したり、モジュールストップの状態を変
更したりすることにより、イベントが発生してから、所
望の処理を行うまでの時間を短縮でき、これによって、
処理性能を向上できる。変更にあたって、変更前の情報
を、例えばスタック領域などに待避し、新しい情報を例
えば、ベクタとともにロードすることによって、任意の
設定を行うことができるようになる。

【０１４６】〔１１〕クロック信号φＳとφＢに相当す
るクロック信号を外部に出力可能とし、かつ、ソフトウ
ェアでその出力を禁止可能とすることによって、クロッ
ク信号φＳを外部半導体集積回路の基準クロックとした
り、クロック信号φＢをバス制御回路の制御信号とした
り、することができる。また、必要なければ出力を禁止
して、消費電力の低減、カップリングノイズの低減、不
要輻射の低減を図ることができる。

【０１４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１４８】例えば、クロック信号を非対称にする場合
は、上記実施例に限定されない。動作が不必要な任意の
場合に一方がハイレベル、他方をロウレベルとして停止
することができる。例えばＣＰＵがウェイト状態とされ
るような場合に適用することができる。全てのタイミン
グ回路をスタティック型にすれば、クロック信号を非対
称にすることはなく、中速モードの場合のφＢも、デュ
ーティ比５０％のクロック信号とすることもできる。

【０１４９】クロック制御レジスタは、ＣＰＵからリー
ド／ライト可能なほか、外部端子の設定によって変更可
能としてもよい。例えば、所定の端子の入力によって、
クロック制御レジスタの初期設定値を変更可能としても
よい。所定の端子がロウレベルの状態でリセットすると
高速クロックで動作し、その後ＣＰＵの設定で低速動作
可能とする、また、所定の端子がハイレベルの状態でリ
セットすると低速クロックで動作し、その後ＣＰＵの設
定で高速動作可能とする、ようにすることができる。

【０１５０】バスタイミングの詳細については、種々変
更可能である。ＩＡＢ・ＩＤＢとＰＡＢ・ＰＤＢのタイ
ミングを同一としたが、これがずれていてもよい。イベ
ントには、例えば、外部バス解放などを含めることがで
きる。外部にバスを解放した場合、自動的にバスマスタ
が中速モードになったり、或いはＤＴＣをモジュールス
トップ状態にすることもできる。ベクタとして与えられ
る低消費電力情報も８ビットに限定されない。任意のビ
ット数とすることができる。専用のリード信号、専用の
ライト信号を複数組持ってもよい。

【０１５１】低消費電力制御レジスタの構成についても
種々変更可能である。ダイナミック回路、スタティック
回路の具体的な回路構成も種々変更が可能である。例え
ば、スタティック回路はフリップフロップで構成するこ
とができる。また、クロックは２相のノーオーバラップ
に限定されない。３相以上、或いはオーバーラップクロ
ックとすることができる。一部の相のクロックを長く、
その他の相のクロックを短くすればよい。

【０１５２】データ転送装置として、ＤＴＣを内蔵した
場合について説明したが、これは、ＤＭＡコントローラ
（ＤＭＡＣ）であってもよい。実施例中のＤＴＣは、Ｄ
ＭＡＣと読み変えてもよい。これらがＣＰＵと独立した
機能ブロックである必要はなく、ＣＰＵの一部として実
現されてもよい。この場合、マイクロＤＭＡ、或いはマ
クロサービス、或いはインテリジェントＩ／Ｏサービス
などの呼称が用いられる場合がある。シングルチップマ
イクロコンピュータのその他の機能ブロックについても
何等制約されない。機能ブロックの数や、モジュールス
トップの指定方法なども任意にすることができる。

【０１５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
半導体集積回路にも適用可能であり、本発明は少なくと
も、クロックに同期して動作するシステムを構成する半
導体集積回路に適用することができる。

【０１５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１５５】〔１〕周波数一定の第２のシステムクロッ
ク信号（φＳ）を複数個の機能ブロックに共通に供給
し、分周比が選択可能にされ周波数が上記第２のシステ
ムクロック信号以下とされた第１のシステムクロック信
号（φＢ）を所定の機能ブロックに供給することによ
り、第１のシステムクロック信号（φＢ）が供給される
機能ブロックの状態に応じてその動作周波数を変えて低
消費電力を図ることができる。このとき、当該第１のシ
ステムクロック信号の周波数を変更しても第２のシステ
ムクロック信号（φＳ）を受けて動作される複数個の機
能ブロックの動作速度は変化されないので、そのような
第１のシステムクロック信号の周波数変更による電力消
費の制御に際して第２のシステムクロック信号（φＳ）
を受けて動作される複数個の機能ブロックに対しては動
作条件を再設定したりするための処理を一切要しない。

【０１５６】〔２〕上記第１のクロック信号配線を介し
て第１のシステムクロック信号が供給される機能ブロッ
クをバスマスタとすることにより、当該バスマスタには
分周比可変のシステムクロック信号が供給されることに
なる。マイクロコンピュータ等のデータプロセッサにお
いてバスマスタとしてのＣＰＵは一般的に命令及びデー
タフェッチのためのバスサイクルを頻繁に起動するか
ら、低消費電力化に効果的である。

【０１５７】〔３〕上記第２のクロック信号配線を介し
て第２のシステムクロック信号が供給される機能ブロッ
クをバススレーブとすることにより、バスマスタのシス
テムクロック信号の周波数を変更しても、シリアルコミ
ュニケーションインタフェースのビットレート若しくは
ボーレート、そしてタイマの計時周期などを一定に保つ
ようにでき、それら周辺機能ブロックの設定変更を要し
ないようにすることができる。

【０１５８】〔４〕第１のクロック信号（φＢ）の分周
比を選択するための情報が上記バスマスタによって設定
可能にされたレジスタ手段（１３２）を採用することに
より、ＣＰＵなどのバスマスタによって分周比の選択を
任意に行うことができる。

【０１５９】〔５〕ＣＰＵ等のバスマスタのように頻繁
にバスサイクルを起動する機能ブロックを、バススレー
ブとは別のデータバスに接続することにより、頻繁にア
クセスされるデータバスの負荷が小さくされるから、こ
の点においても低消費電力を達成する。アクセスに利用
される頻度が相対的に低いデータバスの前の値をホール
ド回路によって保持（前値保持）することによっても、
当該データバス上での充放電回数を減らして低消費電力
に寄与する。

【０１６０】〔６〕第１及び第２の夫々のシステムクロ
ック信号に基づいて生成されたノーオーバラップの２相
クロック信号を部分的に位相が一致するようにし、当該
位相が一致するタイミングに同期して、第２のシステム
クロック信号に同期動作される機能ブロックから、第１
のシステムクロック信号に同期動作される機能ブロック
（相対的に動作速度が遅くされ得る機能ブロック）へ供
給すべき信号を変化させることにより、システムクロッ
ク信号周波数の相違される機能ブロック間でのインタフ
ェースを容易化、換言すればインタフェースのためのタ
イミング設計を容易化することができる。

【０１６１】〔７〕第１及び第２の夫々のシステムクロ
ック信号に基づいて生成された夫々のノーオーバラップ
の２相クロック信号の第１相目クロック信号同士はロー
レベル期間が一致される位相を有し、第２相目クロック
信号同士はハイレベル期間が一致される位相を有するこ
とにより、各機能ブロックの出力と入力とは第１相目又
は第２相目の何れのクロック信号に同期させても、シス
テムクロック信号が相違される機能ブロック間で、デー
タ出力からそれを入力してラッチするまでは第２のシス
テムクロック信号（φＳ）の１周期以上の期間を確保で
き、これによってシステムクロック信号周波数の相違さ
れる機能ブロック間でのインタフェースを容易化、換言
すればインタフェースのためのタイミング設計を容易化
することができる。

【０１６２】〔８〕第１のシステムクロック信号（φ
Ｂ）と第２のシステムクロック信号（φＳ）とを選択的
に外部に出力する出力回路からの出力が非選択状態にさ
れるとき、当該出力回路のクロック入力配線を所定レベ
ルに強制することにより、システムクロック信号の外部
出力を要しない場合には上記クロック入力配線における
充放電を抑止して、低消費電力に寄与することができ
る。

【０１６３】

〔９〕機能ブロック毎に個別的に内部クロ
ック信号等の生成を抑止することにより、利用しない内
蔵機能ブロック内では内部クロック信号の変化が停止さ
れ、クロック信号の無駄な変化による充放電電流による
電力消費を抑えることができる。このとき、内部クロッ
ク信号停止状態において内部状態を保持させることによ
り、動作再開が選択されたときに内部回路を改めて設定
する手間を省くことができる。

【０１６４】〔１０〕自分自身の動作が非選択とされる
ことによって内部タイミング信号の発生を抑止すること
によって低消費電力を実現できる。内部タイミング信号
の変化が停止されたときに内部状態を保持させることに
より、動作再開のときに内部回路を改めて設定し直す手
間を省くことができる。

【０１６５】〔１１〕ノーオーバラップの２相の内部タ
イミング信号を受けて動作される回路を、その第１相目
のタイミング信号を受けてダイナミックに動作されるダ
イナミック回路と、該ダイナミック回路に直列的に接続
され第２相目のタイミング信号を受けてスタティックに
動作されるスタティック回路とを含んで構成することに
より、ノーオーバラップの２相のタイミング信号うちデ
ューティの大きな相のタイミング信号をダイナミック回
路に、デューティの小さい相のタイミング信号をスタテ
ィック回路に供給すれば、ダイナミック回路の出力負荷
容量による情報保持時間が有限であっても当該ダイナミ
ック回路が情報を保持すべき期間を短くして、第１のシ
ステムクロック信号の周波数を低減可能な範囲を広げる
ことができる。さらに双方をスタティックラッチ回路で
構成する場合に比べて回路の物理的規模を縮小できる。

【０１６６】〔１２〕イベント検出に基づいて第１のシ
ステムクロック信号の周波数を強制することにより、所
定のイベントが発生したとき、設定されているシステム
クロック信号周波数が低くても、システムクロック信号
周波数の選択状態を所定の状態例えば最高周波数選択状
態に強制することができ、これによって、所定のイベン
トが発生したときそれに応答する所望の処理をするまで
の時間を短縮することができる。

【０１６７】〔１３〕イベント発生によって所定の記憶
領域（ＭＳＭＥ）が所定の値に書き換えられることによ
ってシステムクロック信号周波数を強制することによ
り、システムクロック信号を特定周波数に強制する処理
を簡単化できる。

【０１６８】〔１４〕イベント発生によって中央処理装
置に要求された例外的処理から復帰するときに中央処理
装置が上記記憶領域（ＭＳＭＥ）を所定の値に戻すこと
により、周波数を選択的に指定する情報の記憶領域（Ｃ
ＫＳ１，ＣＫＳ２）の値それ自体を退避及び復帰させる
ことをも要しない。

【０１６９】〔１５〕周波数が強制されたシステムクロ
ック信号を受ける機能ブロックが中央処理装置以外のデ
ータトランスファコントローラであるときに、イベント
の発生によって例外的処理が要求されたデータトランス
ファコントローラは当該例外的処理の終了を指示する信
号を出力し、それによって上記記憶領域（ＭＳＭＥ）を
所定の値に戻すことにより、中央処理装置若しくはソフ
トウェアに負担をかけずにシステムクロック信号を元に
戻すことができる。

【０１７０】〔１６〕機能ブロック単位に内部クロック
信号の形成を禁止させるための情報を書き換え可能に保
持するレジスタ手段（１３３）を設け、リセットなどの
所定のイベント発生に基づいて、そのレジスタ手段を内
部クロック信号の形成を禁止する状態に初期化すること
により、リセット等の所定イベント発生時における初期
的な状態における電力消費を低減させることができる。

【０１７１】〔１７〕システムクロック信号の周波数強
制に割り込みベクタなどのベクタと対の制御情報を利用
することにより、イベントの種類に応じて低消費電力設
定を細かく行うことができる。

【０１７２】〔１８〕上記割り込みベクタなどのベクタ
と対の制御情報を利用する場合に、イベント発生時には
当該ベクタと対の制御情報によって現在の低消費電力制
御のための情報が消失されないように退避させることに
より、イベント発生によって要求された例外的処理の終
了後に、電力制御状態もイベント発生直前の状態に復帰
させることができる。

【０１７３】〔１９〕プリスケーラで生成可能な低分周
比のプリスケーラクロック信号はプリスケーラから供給
せずに、機能ブロック内の分周器で個別的に生成させる
ことにより、低分周比のクロック信号もプリスケーラか
ら直接複数の機能ブロックに供給する場合に比べて低消
費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一実施例である
シングルチップマイクロコンピュータのブロック図であ
る。

【図２】図１のシングルチップマイクロコンピュータの
変形例を示すブロック図である。

【図３】各機能ブロックの代表的な論理回路の構成例を
（Ａ）によって示し、順序回路をＣＭＯＳダイナミック
回路で構成する例を（Ｂ）によって示し、本実施例のシ
ングルチップマイクロコンピュータに用いられているＣ
ＭＯＳダイナミック回路の一例を（Ｃ）によって示す説
明図である。

【図４】プリスケーラの一例を示すブロック図である。

【図５】プリスケーラの一例の動作タイミングを（Ａ）
〜（Ｉ）によって示す説明図である。

【図６】ＰＷＭタイマの一例を示すブロック図である。

【図７】ノーオーバラップ生成回路の一例を（Ａ）によ
って示し、クロック制御回路の一例を（Ｂ）によって示
し、ＷＤＴに採用されるノーオーバラップ生成回路の一
例を（Ｃ）によって示す論理回路図である。

【図８】図６のＰＷＭタイマの一例の動作タイミングチ
ャートである。

【図９】図１に示されるシングルチップマイクロコンピ
ュータのクロック発振器及びクロック制御回路の一例を
示すブロック図である。

【図１０】ＭＳＭＥビット、ＣＫＳ１ビット、ＣＫＳ０
ビットの論理値によるクロック信号の選択態様の一例を
（Ａ）によって示し、セレクタの論理を（Ｂ）によって
示す説明図である。

【図１１】モジュールストップモードを制御するモジュ
ールストップ制御レジスタのレジスタ構成と中速モード
を制御するクロック制御レジスタのレジスタ構成例を
（Ａ）及び（Ｂ）によって示す説明図である。

【図１２】モジュールストップ制御レジスタにおけるＭ
ＳＴＰ７〜ＭＳＴＰ５を（Ａ）〜（Ｃ）によって示す説
明図である。

【図１３】モジュールストップ制御レジスタにおけるＭ
ＳＴＰ４〜ＭＳＴＰ３を（Ａ）及び（Ｂ）によって示す
説明図である。

【図１４】クロック制御レジスタを（Ａ）〜（Ｃ）によ
って示す説明図である。

【図１５】本実施例のシングルチップマイクロコンピュ
ータにおけるシステムクロック信号に着目した概略的な
動作フローチャートである。

【図１６】ＭＳＭＥビットの概略的な一例を示すブロッ
ク図である。

【図１７】割り込み要求発生時における一例の動作タイ
ミングチャートである。

【図１８】ＤＴＣ起動要求発生時における一例の動作タ
イミングチャートである。

【図１９】バスマスタとバススレーブとの間における第
１のインタフェース仕様の概略説明図である。

【図２０】図１９に従ったバスマスタクロックとバスス
レーブクロックの一例のタイミングチャートである。

【図２１】バスマスタとバススレーブとの間における第
２のインタフェース仕様の概略説明図である。

【図２２】図２１に従ったバスマスタクロックとバスス
レーブクロックの一例のタイミングチャートである。

【図２３】バスマスタクロックとバススレーブクロック
の別の動作タイミングチャートである。

【図２４】バススレーブに対するリード動作におけるバ
スインタフェースの一例のタイミングチャートである。

【図２５】バススレーブに対するライト動作におけるバ
スインタフェースの一例のタイミングチャートである。

【図２６】クロック信号φＳ及びφＢを選択的に外部出
力可能にする構成の一例説明図である。

【図２７】クロック信号φＳ又はφＢの何れか一方を選
択的に外部出力可能にする構成の一例説明図である。

【図２８】図２７の構成に必要とされるＰＨＩＳビット
を（Ａ）及び（Ｂ）によって示す説明図である。

【図２９】シングルチップマイクロコンピュータの内部
バスのその他の分割例を示す概略ブロック図である。

【図３０】低消費電力状態を指定するベクタ配列とその
場合のスタックの一例説明図である。

【図３１】低消費電力情報をベクタに配置する実施例に
おける例外処理時及びリターン時の一例の動作タイミン
グチャートである。

【図３２】低消費電力制御レジスタの１ビット分の構成
を代表的に示す一例ブロック図である。

【図３３】クロック発振器及びクロック制御回路の別の
例を示すブロック図である。

【図３４】図３３のクロック制御回路からのその他の機
能ブロックへのクロック信号φ１Ｌ、φ２Ｌの供給態様
を専ら示すシングルチップマイクロコンピュータの概略
ブロック図である。

【符号の説明】

１ 中央処理装置（ＣＰＵ） ２ データトランスファコントローラ（ＤＴＣ） ３ バスコントローラ ４ 割り込みコントローラ ５ ＲＯＭ ６ ＲＡＭ ７ タイマ（ＰＷＭタイマ） ７００ ノーオーバラップ生成回路 ７１０ クロック制御回路 ７２０ 分周器 ８ ウオッチドッグタイマ（ＷＤＴ） ９ シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）） １０ アナログ／ディジタル（Ａ／Ｄ）変換器 １２ クロック発振器 １３ クロック制御回路 １３０ 分周器 １３１ セレクタ １３２ クロック制御レジスタ １３２５ ＤＴＣ転送終了信号 １３３ モジュールストップ制御レジスタ １３００，１３０１，１３０７ アンドゲート １３１０，１３１１ システムクロック信号の外部出力
用配線 １４ プリスケーラ ＩＯＰ６０，ＩＯＰ６１ 入出力ポート ＩＤＢ，ＩＡＢ 内部バス ＰＤＢ，ＰＡＢ 内部バス φＯＳＣ クロック信号 φＳ，φＢ システムクロック信号 Ｌ１，Ｌ２ クロック信号配線 φ１Ｓ，φ２Ｓ ノーオーバラップ２相のクロック信号 φ１Ｂ，φ２Ｂ ノーオーバラップ２相のクロック信号 φ１−ＰＷＭ，φ２−ＰＷＭ ノーオーバラップ２相の
タイミング信号 ＭＳＴＰ モジュールストップ信号 ＭＳＴＰＰＳＣ プリスケーラモジュールストップ信号

Claims (22)

【特許請求の範囲】
1. 【請求項１】 供給されるシステムクロック信号に従っ
   て動作する第１の機能ブロックと、 供給されるシステムクロック信号に従って、それぞれ動
   作する複数の第２の機能ブロックと、 所定のクロック信号に基づいて形成され第２の周波数を
   有する第２のシステムクロック信号を、上記複数の第２
   の機能ブロックへ共通に供給する第２のクロック信号配
   線と、 その分周比が可変のクロック形成回路を含み、上記所定
   のクロック信号を分周することにより第１のシステムク
   ロック信号を形成するクロック制御回路と、 上記第１のシステムクロック信号を上記第１の機能ブロ
   ックへ供給する第１のクロック信号配線と、を含んで成
   るものであることを特徴とする半導体集積回路。
2. 【請求項２】 上記第１の機能ブロックと上記第２の機
   能ブロックとに結合されたバスを有し、上記第１の機能
   ブロックは、バスマスタとして動作するものであること
   を特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 上記第２の機能ブロックは、バススレー
   ブとして動作されるものであることを特徴とする請求項
   ２記載の半導体集積回路。
4. 【請求項４】 上記クロック制御回路は、上記分周比を
   定めるための情報を保持するレジスタ手段を有し、上記
   レジスタ手段への情報は上記第１の機能ブロックによっ
   て設定されるものであることを特徴とする請求項３記載
   の半導体集積回路。
5. 【請求項５】 上記バスは、上記第１の機能ブロックが
   接続された第１の内部データバスと、上記第２の機能ブ
   ロックが接続された第２の内部データバスとを有し、 更に、上記バスマスタによる上記バススレーブに対する
   アクセスに応じて、上記第１の内部データバスを上記第
   ２の内部データバスへ接続するバスコントローラを含ん
   で成るものであることを特徴とする請求項３記載の半導
   体集積回路。
6. 【請求項６】 上記第２の内部データバスに接続され、
   上記第２の機能ブロックの出力が高インピーダンス状態
   のとき、上記第２の内部データバスの状態を保持し、上
   記第２の機能ブロックがリード又はライト動作を行うと
   き、上記第２の内部データバスがリードされるべきデー
   タ又はライトされるべきデータに従って変化するのを許
   容するホールド回路を含むものであることを特徴とする
   請求項５記載の半導体集積回路。
7. 【請求項７】 上記第１の機能ブロックは、上記第１の
   システムクロック信号から互いにノーオーバラップの第
   １の２相クロック信号を形成するノーオーバラップ信号
   形成回路を有し、 上記第２の機能ブロックは、上記第２のシステムクロッ
   ク信号から互いにノーオーバラップの第２の２相クロッ
   ク信号を形成するノーオーバラップ信号形成回路を有
   し、 上記第１の２相クロック信号と上記第２の２相クロック
   信号とは、部分的に位相が一致し、該位相が一致するタ
   イミングに同期して、上記第２の機能ブロックは第１の
   機能ブロックに供給すべき信号を変化させるものである
   ことを特徴とする請求項３記載の半導体集積回路。
8. 【請求項８】 上記第１の機能ブロックは、上記第１の
   システムクロック信号から互いにノーオーバラップの第
   １の２相クロック信号を形成するノーオーバラップ信号
   形成回路を有し、 上記第２の機能ブロックは、上記第２のシステムクロッ
   ク信号から互いにノーオーバラップの第２の２相クロッ
   ク信号を形成するノーオーバラップ信号形成回路を有
   し、 上記第１の２相クロック信号の内の一方のクロック信号
   のローレベル期間が、上記第２の２相クロック信号の内
   の一方のクロック信号のローレベル期間と一致し、上記
   第２の２相クロック信号の内の他方のクロック信号のハ
   イレベル期間が、上記第２の２相クロック信号の内の他
   方のクロック信号のハイレベル期間と一致するものであ
   ることを特徴とする請求項３記載の半導体集積回路。
9. 【請求項９】 外部端子と、 上記外部端子とクロック信号配線との間に結合され、ク
   ロック信号配線上のクロック信号を、選択的に上記外部
   端子へ出力する出力回路と、 上記システムクロック信号を受け、上記出力回路が外部
   端子へ上記システムクロック信号を出力するとき、上記
   クロック信号配線へシステムクロック信号を供給し、上
   記出力回路が外部端子へ上記システムクロック信号を出
   力しないとき、上記クロック信号配線を所定の電位へ固
   定する論理回路と、を含んで成るものであることを特徴
   とする請求項３記載の半導体集積回路。
10. 【請求項１０】 所定のクロック信号を受け、複数相の
    内部クロック信号を形成するクロック形成回路を含み、
    形成された内部クロック信号に従って動作する複数の機
    能ブロックと、 上記複数の機能ブロックに対して共通に設けられ、各機
    能ブロックに各々対応した制御情報を保持するレジスタ
    手段とを含み、 上記クロック形成回路は、対応する制御情報に従って、
    選択的に上記内部クロック信号の形成を禁止して一定状
    態の信号を出力する制御回路を含んで成るものであるこ
    とを特徴とする半導体集積回路。
11. 【請求項１１】 上記機能ブロックは、更に、その機能
    ブロックに対する動作の選択に呼応して、上記複数相の
    内部クロック信号から、内部タイミング信号を形成する
    回路を有し、該回路は、その機能ブロックに対する動作
    の非選択に応答して、上記内部タイミング信号を一定の
    状態に制限する制御回路を含んで成るものであることを
    特徴とする請求項１０記載の半導体集積回路。
12. 【請求項１２】 上記内部タイミング信号は、互いにノ
    ーオーバラップの２相のタイミング信号であり、 上記機能ブロックは、上記２相のタイミング信号の内の
    一方のタイミング信号によってダイナミックに動作する
    ダイナミック回路と、上記ダイナミック回路と直列接続
    され、上記２相のタイミング信号の内の他方のタイミン
    グ信号によってスタティックに動作するスタティック回
    路と、を含んで成るものであることを特徴とする請求項
    １１記載の半導体集積回路。
13. 【請求項１３】 第１のシステムクロック信号に同期し
    て、例外処理とその他の処理とを実行する第１の機能ブ
    ロックと、 イベントの発生を検出し、上記第１の機能ブロックに対
    して、例外処理の実行を要求する要求信号を出力するイ
    ベント検出回路と、 上記イベントを発生する第２の機能ブロックと、 上記第１のシステムクロック信号の周波数を変更する制
    御回路であって、上記要求信号に応答して、上記第１の
    システムクロック信号を所定の周波数に変更する制御回
    路と、を含んで成るものであることを特徴とする半導体
    集積回路。
14. 【請求項１４】 上記制御回路は、第１の記憶領域と第
    ２の記憶領域とを有する第１のレジスタ手段と、 上記所定の周波数を含む、互いに異なる周波数の複数の
    クロック信号を受け、上記第１のレジスタ手段の第１の
    記憶領域が第１の状態にされているとき、上記所定の周
    波数のクロック信号を、上記第１のシステムクロック信
    号として出力し、上記第１のレジスタ手段の第１の記憶
    領域が第２の状態にされているとき、上記第２の記憶領
    域に保持されている情報に従って、上記複数のクロック
    信号の内の一つを、上記第１のシステムクロック信号と
    して出力するセレクタと、を含んで成るものであること
    を特徴とする請求項１３記載の半導体集積回路。
15. 【請求項１５】 上記第１の機能ブロックは、上記例外
    処理からの復帰に際して、上記第１のレジスタ手段の第
    １の記憶領域を上記第２の状態に設定可能にする中央処
    理装置を含んで成るものであることを特徴とする請求項
    １４記載の半導体集積回路。
16. 【請求項１６】 上記第１の機能ブロックは、上記例外
    処理の終了に応答して、終了信号を出力するデータトラ
    ンスファコントローラであり、上記終了信号によって、
    上記第１のレジスタ手段の第１の記憶領域が第２の状態
    に設定されるものであることを特徴とする請求項１４記
    載の半導体集積回路。
17. 【請求項１７】 上記第２の機能ブロックは、該第２の
    機能ブロックを動作させるための内部クロック信号を、
    所定の周波数を有する第２のシステムクロック信号から
    形成するクロック形成回路を有し、 上記半導体集積回路は、上記クロック形成回路による内
    部クロック信号の形成を制御するための制御情報を保持
    する第２のレジスタ手段を有し、該第２のレジスタ手段
    は、上記イベント検出回路からの検出出力に応答して、
    上記クロック形成回路による内部クロック信号の形成を
    禁止する情報がセットされるものであることを特徴とす
    る請求項１４記載の半導体集積回路。
18. 【請求項１８】 上記イベント検出回路は、上記第１の
    システムクロック信号に従って、動作するものであるこ
    とを特徴とする請求項１４記載の半導体集積回路。
19. 【請求項１９】 例外処理の要求に応答するために、そ
    の例外処理に対応するベクタ領域から情報を取り込み、
    第１のシステムクロック信号に従って動作する中央処理
    装置と、 イベントの発生を検出し、上記中央処理装置へ例外処理
    の要求を出力するイベント検出回路と、 上記第１のシステムクロック信号の周波数を指定する情
    報を保持する第１のレジスタ手段と、 第２のシステムクロック信号を受け、内部クロック信号
    を形成するクロック信号形成回路を有し、それによって
    形成された内部クロック信号に従って動作する周辺回路
    と、 上記周辺回路のクロック信号形成回路による内部クロッ
    ク信号の形成を制御する情報を保持する第２のレジスタ
    手段とを含み、 例外処理の要求時に、上記第１のレジスタ手段及び第２
    のレジスタ手段にセットされるべき情報は、上記ベクタ
    領域と対を成す領域に保持され、例外処理が要求された
    とき、上記ベクタ領域と対を成す領域から上記情報が、
    上記第１のレジスタ手段及び第２のレジスタ手段へセッ
    トされるものであることを特徴とする半導体集積回路。
20. 【請求項２０】 上記中央処理装置は、上記ベクタ領域
    と対を成す領域から上記情報を、上記第１のレジスタ手
    段及び第２のレジスタ手段へセットする前に、上記第１
    のレジスタ手段及び第２のレジスタ手段に保持されてい
    る情報を、スタック領域へ退避するものであることを特
    徴とする請求項１９記載の半導体集積回路。
21. 【請求項２１】 上記イベント検出回路は、上記第１の
    システムクロック信号に従って、動作するものであるこ
    とを特徴とする請求項１９記載の半導体集積回路。
22. 【請求項２２】 システムクロック信号に従って動作す
    る複数の機能ブロックを有する半導体集積回路であっ
    て、 クロック信号を形成するクロック信号形成回路と、 上記クロック信号を、第１の分周比よりも大きな分周比
    で分周し、形成された第１のクロック信号を、クロック
    信号配線を介して、上記複数の機能ブロックのうちの複
    数の機能ブロックへ供給する共通プリスケーラとを含
    み、 上記複数の機能ブロックのうちの所定の機能ブロック
    は、それに供給される上記システムクロック信号を、上
    記第１の分周比よりも小さな分周比で、分周する分周回
    路を含んで成るものであることを特徴とする半導体集積
    回路。