JP2006065444A - 半導体集積回路及びデータプロセッサ - Google Patents

Abstract

【課題】 アクセス要求に対するバスコントローラの応答性を保証しながらバスコントローラによる無駄な電力消費を低減する。
【解決手段】 バスコントローラ（７）は、アクセス要求を検出する検出回路（２３）と、検出回路によるアクセス要求の検出に応答してバスアクセス制御を行う制御回路（２１）とを有する。バスコントローラは検出回路によるアクセス要求の検出に応答して前記制御回路をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって制御回路の前記クロック信号に同期する動作を停止させる。制御回路のクロック同期動作に対する自律的制御態様として、バスコントローラは、制御回路へのクロック信号の伝達経路を導通させることによって制御回路をクロック信号に同期させて動作可能とし、前記伝達経路を遮断することによって制御回路の前記クロック信号に同期する動作を停止させる。
【選択図】 図１

Description

本発明は、バスコントローラを有する半導体集積回路、特にバスコントローラの電力消費を低減する技術に関し、例えばデータプロセッサに適用して有効な技術に関する。

特許文献１にはクロック制御レジスタを有するマイクロコンピュータについて記載がある。クロック制御レジスタはＣＰＵによってアクセスされ、当該レジスタの制御ビットは内蔵回路モジュールへのクロック供給停止制御に割り当てられ、それらは対応する回路モジュールにクロックを供給するクロックドライバの制御端子に供給され、制御ビットの論理値１で対応するクロックドライバからのクロック供給を停止させ、論理値０でクロック供給を可能にする。特許文献２にはＣＰＵの周波数切換え又はクロック停止に連動して、クロック制御部の周波数切換え又はクロック停止により、ＩＳＡバス制御回路やＩＯコントローラのクロックの供給も可変又は停止することが記載される。特許文献３にはＣＰＵ、クロックジェネレータ、バスインタフェースを有し、バスインタフェースがメモリに出力又は入力の開始信号を供給した後、メモリが読み出しや書き込みを準備する期間にバスインタフェースのクロック供給を停止することについて記載される。要するに、バスインタフェースはメモリにアクセスを要求した後メモリのアクセス準備期間にバスインタフェースのクロック供給を停止する。

特開平１１−１８４６９３号公報 特開平１０−１２４１６９号公報 特開平０７−１９１９５４号公報

本発明者はバスアクセス制御を行うバスコントローラに対しても選択的にクロックの供給を停止して低消費電力を図ることについて検討した。上記特許文献にも記載されるようにデータプロセッサに搭載された周辺回路モジュールに対して、ＣＰＵによるレジスタ設定によって選択的にクロック供給を停止させることができるが、バスコントローラのような回路モジュールにはＣＰＵによるレジスタ制御で選択的にクロックの供給を停止する制御を採用するのは不都合であることが本発明者によって見出された。すなわち、ＣＰＵによるレジスタ制御はＣＰＵによる命令実行に基づいて行われることになるが、バスコントローラによるバスアクセス制御の開始タイミングはＣＰＵの命令実行に直接連動しないからである。例えばＣＰＵから見てバスコントローラの上流側にキャッシュメモリ回路やアドレス変換バッファ回路などがあると、ＣＰＵからアクセス要求が発行されても、キャッシュ対象空間に対してキャッシュミスのとき、アドレス変換バッファに対するアドレス変換ミスが生じたときに、バスコントローラにアクセス要求が伝達され、キャッシュヒットやアドレス変換ヒットのときは発行されず、バスコントローラにはアクセス要求が伝達されない。キャッシュミスを生ずるか否か、アドレス変換ミスが生ずるか否かはＣＰＵの命令実行状態と直接的な因果を有する性質のものではない。また、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）に対する転送開始要求もＣＰＵの命令実行状態とは非同期で発生する場合がある。それらを考慮すると、ＣＰＵによるレジスタ設定でバスコントローラへのクロック供給を制御しても、バスコントローラにアクセス要求が与えられるとき必ずバスコントローラが動作可能である保証はなく、逆にバスアクセス制御を行わないときにもクロックが供給されて低消費電力を低減できないことも予想される。

本発明の目的は、アクセス要求に対するバスコントローラの応答性を保証しながらバスコントローラによる無駄な電力消費を低減することができる半導体集積回路、更にはデータプロセッサを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体集積回路は、クロック信号を出力するクロックパルスジェネレータ（１４）と、前記クロック信号に同期して動作するプロセッサモジュール（２）と、前記プロセッサモジュールによるアクセス要求に応答して外部バスのアクセス制御を行うバスコントローラ（７）とを有し、前記バスコントローラは、アクセス要求を検出する検出回路（２３）と、前記検出回路によるアクセス要求の検出に応答してバスアクセス制御を行う制御回路（２１）とを有する。前記バスコントローラは前記検出回路によるアクセス要求の検出に応答して前記制御回路をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって前記制御回路の前記クロック信号に同期する動作を停止させる。前記制御回路のクロック同期動作に対する自律的制御態様として、例えば、前記バスコントローラは、前記制御回路へのクロック信号の伝達経路を導通させることによって前記制御回路をクロック信号に同期させて動作可能とし、前記伝達経路を遮断することによって前記制御回路の前記クロック信号に同期する動作を停止させる。或いは、前記制御回路への動作電源供給経路を導通させることによって前記制御回路をクロック信号に同期させて動作可能とし、前記動作電源供給経路を遮断することによって前記制御回路の前記クロック信号に同期する動作を停止させる。

上記手段によれば、バスコントローラはアクセス要求の有無を検出して前記制御回路に対するクロック信号や動作電源の供給を自律的に制御するから、バスコントローラによる無駄な電力消費を低減することができる。更に、バスコントローラによる上記自律的制御により、アクセス要求がプロセッサモジュールによる命令実行動作と非同期で生じようが同期して生じようが何れの場合にもバスコントローラによるバスアクセス制御の応答性を保証することができる。

本発明の具体的な形態として、前記プロセッサモジュールは命令を実行してアクセス要求を発行する中央処理装置（３）を有する。このとき、前記プロセッサモジュールは前記中央処理装置のアクセス要求に対して連想記憶を行う連想記憶回路（４）、例えばキャッシュメモリユニットやアドレス変換バッファユニットを更に有する場合があり、前記連想記憶回路は前記アクセス要求に対する連想ミスに応答して前記アクセス要求に対応するアクセス要求を前記バスコントローラに発行することになる。この場合には、中央処理装置が発行したアクセス要求は、前記連想記憶回路による連想ミスのときバスコントローラに伝達される。要するに、バスコントローラは中央処理装置による命令実行とは非同期でアクセス要求を受け取ることになる。

本発明の更に具体的な形態として、半導体集積回路は、前記プロセッサモジュールによって初期設定され前記クロック信号に同期して動作するダイレクトメモリアクセスコントローラ（１２）を有する。前記ダイレクトメモリアクセスコントローラは前記中央処理装置の命令実行動作とは非同期で前記バスコントローラにアクセス要求を発行可能にされる。例えばダイレクトメモリアクセスコントローラは中央処理装置とは非同期の外部事象に応答して転送リクエストが与えられることによって、バスコントローラは中央処理装置による命令実行とは非同期でアクセス要求を受け取ることになる。

本発明の更に具体的な形態として、前記クロック信号に同期して動作され前記プロセッサモジュールによってアクセスされる周辺モジュール（１０，１１）と、前記中央処理装置によって書き換え可能に制御データが設定され、設定された制御データに従って前記周辺モジュールへ前記クロック信号を伝達する経路の導通又は遮断を指示するコントロールレジスタ（１５）と、を有する。周辺モジュールに対しても電力消費を低減することができる。特に周辺モジュールは中央処理装置のデータ処理に対する周辺機能を実現するという性質上、中央処理装置によるレジスタ設定でクロック信号の供給と停止を制御してもなんら支障を生じない。

〔２〕データプロセッサは、クロック信号を出力するクロックパルスジェネレータと、前記クロック信号に同期して動作するプロセッサモジュールと、前記プロセッサモジュールによるアクセス要求に応答して外部バスのアクセス制御を行うバスコントローラとを有し、前記バスコントローラは、前記クロック信号を入力してバスアクセス制御を行い、前記アクセス要求の検出に応答してクロック信号の入力経路を開き、アクセス要求に応答するバスアクセス制御を終了することによって前記入力経路を遮断する。

本発明の具体的な形態として、前記プロセッサモジュールは命令を実行してアクセス要求を発行する中央処理装置を有する。このとき、前記プロセッサモジュールは前記中央処理装置のアクセス要求に対して連想記憶を行う連想記憶回路を更に有し、前記連想記憶回路は前記アクセス要求に対する連想ミスに応答して前記アクセス要求に対応するアクセス要求を前記バスコントローラに発行する。

本発明の更に具体的な形態として、前記プロセッサモジュールによって初期設定され前記クロック信号に同期して動作するダイレクトメモリアクセスコントローラを有し、前記ダイレクトメモリアクセスコントローラは前記中央処理装置の命令実行動作とは非同期で前記バスコントローラにアクセス要求を発行可能にされる。

本発明の別の具体的な形態として、前記バスコントローラは、前記アクセス要求を検出する検出回路（２３）と、前記検出回路によるアクセス要求の検出に応答してバスアクセス制御が要求される制御回路（２１）と、前記検出回路によるアクセス要求の検出に応答してクロック信号を前記制御回路に供給する伝達経路を開き、アクセス要求に応答する前記制御回路によるバスアクセス制御の終了を検出して前記伝達経路を遮断するゲート回路（２６）と、を有する。

本発明の別の具体的な形態として、前記クロック信号に同期して動作され前記プロセッサモジュールによってアクセスされる周辺モジュールと、前記中央処理装置によって書き換え可能に制御データが設定され、設定された制御データに従って前記周辺モジュールへ前記クロック信号を伝達する経路の導通又は遮断を指示するコントロールレジスタと、を有する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、アクセス要求に対するバスコントローラの応答性を保証しながらバスコントローラによる無駄な電力消費を低減することができる。バスコントローラに対する活性化又は非活性化制御をＣＰＵによるレジスタ制御で行う場合に予想される不都合を解消することができる。

図１には本発明に係るデータプロセッサが示される。同図に示されるデータプロセッサ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。このデータプロセッサ（ＭＣＵ）１は、プロセッサモジュール（ＣＯＲ）２として、例えば、整数演算を行なう中央処理装置（ＣＰＵ）３及び連想記憶回路（ＡＳＳＭ）４を有する。プロセッサモジュール２は内部バス５に結合される。プロセッサモジュール２は所謂ＣＰＵコアのような回路モジュールとして位置付けられる。内部バス５はデータ、アドレス及び制御信号を伝達する多数の信号線から構成される。

ＣＰＵ３は、特に制限されないが、汎用レジスタや算術論理演算器で代表される演算部と、プログラムカウンタなどの制御用レジスタ群、そして命令のフェッチや解読並びに命令実行手順を制御したり演算制御を行う命令制御部などを有する。連想記憶回路４は例えばキャッシュメモリユニット（ＣＡＣＨＥ）及びアドレス変換バッファユニット（ＴＬＢ）の何れか一方又は双方を有する。前記ＣＰＵ３が実行するプログラムの格納領域及び前記プログラムにしたがって前記ＣＰＵ３が利用するワーク領域は、特に制限されないが、代表的に示された外部メモリ（ＥＸＭ）６に割り当てられる。外部メモリ６は内部バス５に接続されたバスコントローラ（ＢＳＣ）７を介してバスアクセス制御される。外部メモリ６は外部バス８を介してバスコントローラ７に接続される。外部バス８はデータ、アドレス及び制御信号を伝達する多数の信号線から構成される。

ＣＰＵ３がアクセス要求を発行すると、キャッシュメモリユニットが連想動作を行い、キャッシュヒットであればキャッシュメモリユニットのヒットに係るエントリデータに対してリード又はライトが行われる。キャッシュメモリがキャッシュミスの場合には連想記憶回路４はバスコントローラ７にアクセス要求を発行し、バスコントローラ７を介して外部メモリ６からキャッシュミスに係るデータを入力してキャッシュエントリの追加を行い、追加されたキャッシュエントリに対してライト又は追加されるキャッシュエントリのデータに対してリードを行う。連想記憶回路４がアドレス変換バッファユニットを有する場合には、仮想記憶を用いる論理アドレス空間に対するアクセス要求に対し、ＣＰＵ３から発行される論理アドレスをから対応する物理アドレスを取得するための連想動作を行う。ＴＬＢヒットであればＴＬＢユニットのヒットに係る物理アドレスが内部バス５に出力される。ＴＬＢミスの場合には連想記憶回路４はバスコントローラ７にアクセス要求を発行し、バスコントローラ７を介して外部メモリ６からＴＬＢミスに係るアドレス変換用データを入力してＴＬＢエントリの追加を行い、追加されるＴＬＢエントリが保有する対応物理アドレスが内部バス４に出力される。

内部バス５にはＣＰＵ３の周辺回路ユニット（ＰＦＲ）９が接続される。周辺回路ユニット９は例えば代表的に示されたシリアルコミュニケーションインタフェース（ＳＣＩ）１０及びタイマ（ＴＭＲ）１１などの周辺モジュールを複数個有する。

データプロセッサ１は、特に制限されないが、プロセッサモジュール２の他にダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１２をバスマスタモジュールとして有する。ＤＭＡＣ１２は、特に図示はしないが、転送元及び転送先のアドレスや転送語数などのデータ転送条件がＣＰＵ３によって初期設定され、その後、ＣＰＵ３による命令実行により、或いはＳＣＩなどからの転送要求信号ＤＲＥＱによって、データ転送の開始が要求されることによってデータ転送制御を開始する。

１３で示される回路モジュールはクロック発生回路である。クロック発生回路１３はクロックパルスジェネレータ（ＣＰＧ）１４とコントロールレジスタとしてのモジュールストップレジスタ（ＲＥＧ）１５を有する。クロックパルスジェネレータ１４は図示を省略する水晶振動子などの原発振又は外部から供給されるシステムクロックに基づいて同期動作用のクロック信号ＣＬＫを生成する。図においてクロック信号ＣＬＫは一種類の信号のように図示されているが、クロック信号の供給先に応じた周波数を持つ複数種類のクロック信号として把握してもよい。クロック信号ＣＬＫはクロック配線１６を介してバスコントローラ７に供給され、クロック配線１７を介して周辺回路ユニット９に供給される。図示は省略してあるが、プロセッサモジュール２及びＤＭＡＣ１２にもクロック信号ＣＬＫが供給され、これに同期して動作することは言うまでもない。

データプロセッサ１はクロック信号ＣＬＫの供給経路を選択的に遮断することにより、内部回路モジュールによる電力消費を低減可能とする。データプロセッサ１が採用するクロック供給経路の選択的遮断制御には、バスコントローラ７が自律的に制御する第１の制御態様と、ＣＰＵ３によるレジスタ設定を用いる周辺回路モジュール１０，１１に対する第２の制御態様がある。

第１の制御態様について説明する。バスコントローラ７はバスブリッジ回路（ＢＢＲＧ）２０及び制御回路（ＢＣＮＴ）２１を有する。バスブリッジ回路２０は内部バス５と制御回路２１との間のデータやアクセス要求の受け渡しを行う。バスブリッジ回路２０には内部バス５に伝達されるアクセス要求を検出する検出回路（ＤＴＣＴ）２３を有する。検出回路２３は内部バス５に伝達されてくるアクセス要求をデコードして、バスコントローラ７を介する外部バス８に対するアクセス要求を検出する。検出回路２３は、そのアクセス要求を検出すると、動作要求信号（φＡＣＴ）２４をアクティブにする。制御回路２１は、外部バス８に接続された外部メモリ６に代表される外部デバイスのアクセス仕様に応じたバスサイクルを制御する。すなわち、外部デバイスの並列データ入出力ビット数に応じたアクセスサイズ、アクセスサイズと外部バスのバス幅に応じたデータデータアライメント、外部デバイスのアクセス速度に応じたバスサイクル数、外部デバイスのアクセス制御形態を満足するバスアクセスプロトコルなどを制御する。制御回路２１はそのような制御を行うための制御ロジックとしてのステートマシンやデータバッファ、アドレスバッファ、及び制御信号バッファなどを有する。制御回路２１は動作要求信号２４がアクティブにされると、ステートマシンを起動し、バスブリッジ回路２０を介して伝達されるアクセス要求を満足するためのアクセス制御を開始する。図２にはステートマシンによる制御状態の遷移が例示される。ＩＤＬはアイドル状態であり、動作要求信号２４がアクティブにされると、Ｔ１ステートの制御状態に遷移する。それ以降、バスブリッジ回路２０を介して伝達されるアクセス要求の内容やアクセスの進捗状態に応じて制御ステートをＴ１から進めていく。当該アクセス要求に対するバスアクセスがステートＴｎで終了すると、内部の制御状態は再びアイドル状態ＩＤＬにされる。アイドル状態にされるとき制御回路２１はバスブリッジ回路２０に向けてアイドル信号（φＩＤＬ）２５をアクティブにする。これを受ける検出回路２３は次のアクセス要求の発生を待つ。図３にはステートマシンの状態とアイドル状態との関係をタイミングチャートで示している。

クロック配線１６に伝達されるクロック信号ＣＬＫはバスブリッジ回路２０にはそのまま供給され、制御回路２１にはアンドゲート（ＡＮＤ）２６を介して供給される。バスブリッジ回路２０及び制御回路２１はクロック信号ＣＬＫに同期動作される。アンドゲート２６の一方の入力はクロック配線１６に接続され、他方に入力にはオアゲート（ＯＲ）２７の出力が接続される。オアゲート２７は動作要求信号２４とアイドル信号２５の反転信号との論理和信号を出力する。

図４には制御回路２１に対するクロック制御のタイミングチャートが示される。クロック配線１６上にはクロック信号ＣＬＫが常時供給されている。アイドル状態においてアイドル信号２５はハイレベルにされ、動作要求信号２４はローレベルにされ、これによって、制御回路２１へのクロック信号ＣＬＫの供給は抑止されている。時刻ｔ０で動作要求信号２４がアクティブにされてハイレベルに反転されると、これに同期してクロックイネーブル信号２８がハイレベルになり、これを受けるアンドゲート２６はクロック信号ＣＬＫを後段の制御回路２１に供給する。これによって制御回路２１はクロック信号ＣＬＫに同期してバス制御を行うことが可能になる。制御回路２１のステートがアイドル状態から抜けるとアイドル信号２５がインアクティブにされてローレベルに反転され、これを受ける検出回路２３は時刻ｔ１に動作要求信号２４をローレベルにネゲートする。制御回路２１によるバスアクセス制御が時刻ｔ２で終了し、アイドル信号２５がハイレベルにアサートされると、イネーブル信号２８がローレベルにネゲートされ、これ以降、アンドゲート２６の出力がローレベルに固定され、制御回路２１へのクロック信号ＣＬＫの供給が停止される。制御回路２１はアイドル状態においてクロック信号ＣＬＫの供給が停止されるので、内部回路の充放電ノードはレベル固定され、無駄な電力消費が抑えられる。制御回路２１はアイドル状態において、外部バス８に接続するデータ端子を高インピーダンス状態に制御し、外部バス８に接続するアドレス端子を直前の出力状態に保持し、外部バス８に接続する制御端子を非活性化レベルに強制する。データ端子とアドレス端子に対する考慮は低消費電力のためであり、制御端子に対する考慮はメモリ６の誤動作防止のためである。

このように、バスコントローラ７は前記検出回路２３によるアクセス要求の検出に応答して前記制御回路２１をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって前記制御回路２１の前記クロック信号ＣＬＫに同期する動作を停止させる。このように、バスコントローラ７はアクセス要求の有無を検出して前記制御回路２１に対するクロック信号の供給を自律的に制御するからバスコントローラ７による無駄な電力消費を低減することができる。更に、バスコントローラ７による上記自律的制御により、アクセス要求がプロセッサモジュール２による命令実行動作と非同期で生じようが同期して生じようが何れの場合にもバスコントローラ７によるバスアクセス制御の応答性を保証することができる。例えばキャッシュミスによって外部メモリ６をアクセスするときでも、また、ＣＰＵ３の動作とは非同期で転送要求信号ＤＲＥＱによりＤＭＡＣ１２と外部メモリ６との間でデータ転送が開始されるときでも、バスコントローラ７にクロック信号ＣＬＫは供給開始されてアイドル状態から抜けることができる。ＣＰＵ３によるレジスタ設定でクロックの供給開始と停止を制御する場合には、バスコントローラ７にＣＰＵ３とは非同期でアクセス要求が与えられるとき必ずバスコントローラが動作可能である保証はなく、逆にバスアクセス制御を行わないときにもクロックが供給されて低消費電力を低減できない虞がある。

第２の制御態様について説明する。クロック配線１７に伝達されるクロック信号ＣＬＫはアンドゲート３０の一方の入力を介してＳＣＩ１０に供給され、アンドゲート３１の一方の入力を介してＴＭＲ１１に供給される。アンドゲート３０、３１の他方の入力にはモジュールストップレジスタ１５の対応制御ビットが供給される。アンドゲート３０，３１は対応する制御ビットが論理値１のときクロック信号ＣＬＫを後段に伝達し、論理値０のときクロック信号ＣＬＫの伝達を抑制する。モジュールストップレジスタ１５の対応制御ビットはＣＰＵ３によって設定され、設定された制御データに従って前記周辺モジュール１０，１１へ前記クロック信号を伝達する経路の導通又は遮断を指示する。周辺モジュール１０，１１に対しても電力消費を低減することができる。特に周辺モジュール１０，１１はＣＰＵ３のデータ処理に対する周辺機能を実現するという性質上、ＣＰＵ３によるレジスタ設定でクロック信号ＣＬＫの供給と停止を制御しても支障はない。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記制御回路２１のクロック同期動作に対する自律的制御態様として、前記バスコントローラ７は、前記制御回路２１へのクロック信号の伝達経路を導通させることによって前記制御回路２１をクロック信号ＣＬＫに同期させて動作可能とし、前記伝達経路を遮断することによって前記制御回路２１の前記クロック信号ＣＬＫに同期する動作を停止させた。本発明はその他に、前記制御回路２１への動作電源供給経路を導通させることによって前記制御回路２１をクロック信号に同期させて動作可能とし、前記動作電源供給経路を遮断することによって前記制御回路２１の前記クロック信号に同期する動作を停止させることも可能である。

また、内部バス５は階層化された複数バス構成であってもよい。ＲＡＭやＲＯＭをオンチップしてもよい。更に、バスコントローラ７は外部バスに接続されるでなく、データプロセッサ内部の周辺バスなどに接続されてもよい。本発明においてキャッシュメモリやアドレス変換バッファユニットは必須ではない。それらを備えていなくてもよい。

本発明に係るデータプロセッサの一例を示すブロック図である。 ステートマシンによる制御の状態遷移図である。 ステートマシンの状態とアイドル状態との関係を示すタイミングチャートである。 制御回路に対するクロック制御のタイミングチャートである。

符号の説明

１ データプロセッサ
２ プロセッサモジュール
３ ＣＰＵ
４ 連想記憶回路
５ 内部バス
６ 外部メモリ
７ バスコントローラ
８ 外部バス
９ 周辺回路ユニット
１０ ＳＣＩ
１１ ＴＭＲ
１２ ダイレクトメモリアクセスコントローラ
１３ クロック発生回路
１４ クロックパルスジェネレータ
１５ モジュールストップレジスタ
２０ バスブリッジ回路
２１ 制御回路
２３ 検出回路
２４ 動作要求信号
２５ アイドル信号
２６ アンドゲート
２８ イネーブル信号
３０，３１ アンドゲート

Claims (12)

1. １個の半導体基板に、クロック信号を出力するクロックパルスジェネレータと、前記クロック信号に同期して動作するプロセッサモジュールと、前記プロセッサモジュールによるアクセス要求に応答して外部バスのアクセス制御を行うバスコントローラとを有し、
   前記バスコントローラは、アクセス要求を検出する検出回路と、前記検出回路によるアクセス要求の検出に応答してバスアクセス制御を行う制御回路とを有し、
   前記バスコントローラは前記検出回路によるアクセス要求の検出に応答して前記制御回路をクロック信号に同期させて動作可能とし、アクセス要求に応答するバスアクセス制御を終了することによって前記制御回路の前記クロック信号に同期する動作を停止させる半導体集積回路。
2. 前記バスコントローラは、前記制御回路へのクロック信号の伝達経路を導通させることによって前記制御回路をクロック信号に同期させて動作可能とし、前記伝達経路を遮断することによって前記制御回路の前記クロック信号に同期する動作を停止させる請求項１記載の半導体集積回路。
3. 前記プロセッサモジュールは命令を実行してアクセス要求を発行する中央処理装置を有する請求項１記載の半導体集積回路。
4. 前記プロセッサモジュールは前記中央処理装置のアクセス要求に対して連想記憶を行う連想記憶回路を更に有し、
   前記連想記憶回路は前記アクセス要求に対する連想ミスに応答して前記アクセス要求に対応するアクセス要求を前記バスコントローラに発行する請求項３記載の半導体集積回路。
5. 前記プロセッサモジュールによって初期設定され前記クロック信号に同期して動作するダイレクトメモリアクセスコントローラを有し、
   前記ダイレクトメモリアクセスコントローラは前記中央処理装置の命令実行動作とは非同期で前記バスコントローラにアクセス要求を発行可能にされる請求項３記載の半導体集積回路。
6. 前記クロック信号に同期して動作され前記プロセッサモジュールによってアクセスされる周辺モジュールと、
   前記中央処理装置によって書き換え可能に制御データが設定され、設定された制御データに従って前記周辺モジュールへ前記クロック信号を伝達する経路の導通又は遮断を指示するコントロールレジスタと、を有する請求項３記載の半導体集積回路。
7. クロック信号を出力するクロックパルスジェネレータと、前記クロック信号に同期して動作するプロセッサモジュールと、前記プロセッサモジュールによるアクセス要求に応答して外部バスのアクセス制御を行うバスコントローラとを有し、
   前記バスコントローラは、前記クロック信号を入力してバスアクセス制御を行い、前記アクセス要求の検出に応答してクロック信号の入力経路を開き、アクセス要求に応答するバスアクセス制御を終了することによって前記入力経路を遮断するデータプロセッサ。
8. 前記プロセッサモジュールは命令を実行してアクセス要求を発行する中央処理装置を有する請求項７記載のデータプロセッサ。
9. 前記プロセッサモジュールは前記中央処理装置のアクセス要求に対して連想記憶を行う連想記憶回路を更に有し、
   前記連想記憶回路は前記アクセス要求に対する連想ミスに応答して前記アクセス要求に対応するアクセス要求を前記バスコントローラに発行する請求項８記載のデータプロセッサ。
10. 前記プロセッサモジュールによって初期設定され前記クロック信号に同期して動作するダイレクトメモリアクセスコントローラを有し、
    前記ダイレクトメモリアクセスコントローラは前記中央処理装置の命令実行動作とは非同期で前記バスコントローラにアクセス要求を発行可能にされる請求項８記載のデータプロセッサ。
11. 前記バスコントローラは、前記アクセス要求を検出する検出回路と、
    前記検出回路によるアクセス要求の検出に応答してバスアクセス制御が要求される制御回路と、
    前記検出回路によるアクセス要求の検出に応答してクロック信号を前記制御回路に供給する伝達経路を開き、アクセス要求に応答する前記制御回路によるバスアクセス制御の終了を検出して前記伝達経路を遮断するゲート回路と、を有する請求項７記載のデータプロセッサ。
12. 前記クロック信号に同期して動作され前記プロセッサモジュールによってアクセスされる周辺モジュールと、
    前記中央処理装置によって書き換え可能に制御データが設定され、設定された制御データに従って前記周辺モジュールへ前記クロック信号を伝達する経路の導通又は遮断を指示するコントロールレジスタと、を有する請求項８記載のデータプロセッサ。

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