JPH07152450A - コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 - Google Patents
コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法Info
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- JPH07152450A JPH07152450A JP6234747A JP23474794A JPH07152450A JP H07152450 A JPH07152450 A JP H07152450A JP 6234747 A JP6234747 A JP 6234747A JP 23474794 A JP23474794 A JP 23474794A JP H07152450 A JPH07152450 A JP H07152450A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 スレーブデバイスを介して周辺バスクロック
信号を制御するためのシステムおよび方法を提供する。 【構成】 電力保存スキームが与えられ、このスキーム
では周辺バスクロック信号はたとえば電力管理ユニット
（１１１）または他の中央資源によって停止される。周
辺バスクロック信号を停止する前に、標識信号がクロッ
ク制御回路（１２０）によってクロック要求線に発生さ
れる。もしスレーブデバイス（６００）が周辺バスクロ
ック信号を要求し続ければ、スレーブデバイスは応答的
にクロック要求信号を発生する。クロック制御回路はク
ロック要求信号を受け、応じて周辺バスクロック信号が
停止するのを防ぐ。
信号を制御するためのシステムおよび方法を提供する。 【構成】 電力保存スキームが与えられ、このスキーム
では周辺バスクロック信号はたとえば電力管理ユニット
（１１１）または他の中央資源によって停止される。周
辺バスクロック信号を停止する前に、標識信号がクロッ
ク制御回路（１２０）によってクロック要求線に発生さ
れる。もしスレーブデバイス（６００）が周辺バスクロ
ック信号を要求し続ければ、スレーブデバイスは応答的
にクロック要求信号を発生する。クロック制御回路はク
ロック要求信号を受け、応じて周辺バスクロック信号が
停止するのを防ぐ。
Description
【０００１】
【発明の分野】この発明はコンピュータシステム内の電
力管理に関し、より特定的には、スレーブデバイスを介
して周辺バスクロック信号を制御するためのシステムお
よび方法に関する。
力管理に関し、より特定的には、スレーブデバイスを介
して周辺バスクロック信号を制御するためのシステムお
よび方法に関する。
【０００２】
【関連技術の説明】製造者の開発目標はずっとコンピュ
ータシステムの消費電力を低減することである。消費電
力を低減することは典型的にシステムの発熱を低減し、
それによって信頼性を増し、コストを下げる。加えて、
電力低減はバッテリ電源のポータブルコンピュータシス
テムの動作寿命を最大限にするのに特に重要であった。
ータシステムの消費電力を低減することである。消費電
力を低減することは典型的にシステムの発熱を低減し、
それによって信頼性を増し、コストを下げる。加えて、
電力低減はバッテリ電源のポータブルコンピュータシス
テムの動作寿命を最大限にするのに特に重要であった。
【０００３】コンピュータシステムの消費電力を低減す
るために様々な技術が発明されている。これらの技術に
は回路の集積化を増すこと、ならびに改良された回路お
よび電力管理ユニット（ＰＭＵ）を組込むことが含まれ
る。１つの具体的な技術は不活性またはアイドル状態の
回路部分を駆動するクロック信号を停止する能力を必要
とする。このような技術を使用するシステムは、不活性
の回路部分を検出または予測し、それに応じて不活性の
回路部分に関連するクロック信号を停止する電力管理ユ
ニットを典型的に含む。「使用されていない」クロック
信号をターンオフすることによって、システムの全体の
消費電力が低減される。
るために様々な技術が発明されている。これらの技術に
は回路の集積化を増すこと、ならびに改良された回路お
よび電力管理ユニット（ＰＭＵ）を組込むことが含まれ
る。１つの具体的な技術は不活性またはアイドル状態の
回路部分を駆動するクロック信号を停止する能力を必要
とする。このような技術を使用するシステムは、不活性
の回路部分を検出または予測し、それに応じて不活性の
回路部分に関連するクロック信号を停止する電力管理ユ
ニットを典型的に含む。「使用されていない」クロック
信号をターンオフすることによって、システムの全体の
消費電力が低減される。
【０００４】「使用されていない」クロック信号を停止
する能力は消費電力を低減するには一般にうまくいった
が、この技術は交互バスマスタが接続された周辺バスを
駆動するクロック信号には一般に適用されなかった。こ
の制限の理由は以下の例から最もよく理解される。
する能力は消費電力を低減するには一般にうまくいった
が、この技術は交互バスマスタが接続された周辺バスを
駆動するクロック信号には一般に適用されなかった。こ
の制限の理由は以下の例から最もよく理解される。
【０００５】図１はマイクロプロセッサ（ＣＰＵ）１
２、システムメモリ１４、ブリッジ／メモリコントロー
ラ１６、ならびにバスインタフェースおよびアービタユ
ニット１８を含むコンピュータシステム１０を示すブロ
ック図である。ＣＰＵローカルバス２０はマイクロプロ
セッサ１２をブリッジ／メモリコントローラ１６ならび
にバスインタフェースおよびアービタユニット１８に結
合する。システムメモリバス２２はシステムメモリ１４
をブリッジ／メモリコントローラ１６に結合する。「マ
スタ１」と表示された交互バスマスタ２６および「マス
タ２」と表示された第２の交互バスマスタ２８は、周辺
バス３０を介してバスインタフェースおよびアービタユ
ニット１８に結合される。スレーブデバイス３１は同様
に周辺バス３０を介してバスインタフェースおよびアー
ビタユニット１８に結合される。
２、システムメモリ１４、ブリッジ／メモリコントロー
ラ１６、ならびにバスインタフェースおよびアービタユ
ニット１８を含むコンピュータシステム１０を示すブロ
ック図である。ＣＰＵローカルバス２０はマイクロプロ
セッサ１２をブリッジ／メモリコントローラ１６ならび
にバスインタフェースおよびアービタユニット１８に結
合する。システムメモリバス２２はシステムメモリ１４
をブリッジ／メモリコントローラ１６に結合する。「マ
スタ１」と表示された交互バスマスタ２６および「マス
タ２」と表示された第２の交互バスマスタ２８は、周辺
バス３０を介してバスインタフェースおよびアービタユ
ニット１８に結合される。スレーブデバイス３１は同様
に周辺バス３０を介してバスインタフェースおよびアー
ビタユニット１８に結合される。
【０００６】交互バスマスタ２６が周辺バス３０の支配
を要求した場合、／ＲＥＱ１（注：この明細書中では、
反転、否定、相補等を表わすバー記号に変えて／を用い
る）と表示された要求信号が交互バスマスタ２６によっ
てアサートされ、バスインタフェースおよびアービタユ
ニット１８によって検出される。バスの支配が内部アー
ビトレーション論理に従って与えられれば、バスインタ
フェースおよびアービタユニット１８は／ＧＮＴ１と表
示された許可信号をアサートし、それに応じて交互バス
マスタ２６は周辺バス３０の支配を得て所望のサイクル
を実行することができる。
を要求した場合、／ＲＥＱ１（注：この明細書中では、
反転、否定、相補等を表わすバー記号に変えて／を用い
る）と表示された要求信号が交互バスマスタ２６によっ
てアサートされ、バスインタフェースおよびアービタユ
ニット１８によって検出される。バスの支配が内部アー
ビトレーション論理に従って与えられれば、バスインタ
フェースおよびアービタユニット１８は／ＧＮＴ１と表
示された許可信号をアサートし、それに応じて交互バス
マスタ２６は周辺バス３０の支配を得て所望のサイクル
を実行することができる。
【０００７】図１のシステムでは、要求信号／ＲＥＱｘ
（つまり／ＲＥＱ１または／ＲＥＱ２）は周辺バスクロ
ック信号ＣＬＫに同期した関連の交互バスマスタによっ
てアサートされなければならない。この要件はＰＣＩバ
ス規格などの数種類の広く使用されている周辺バス規格
によって指定される。この要件の結果として、このよう
な周辺バス規格を使用するシステムは、周辺バスクロッ
ク信号ＣＬＫが常にターンオンされるように設計されて
おり、それによって交互バスマスタが同期要求信号を発
生することを可能にする。しかしながら、このようなシ
ステムでは、周辺バスがアイドル状態のときには電力は
浪費される。
（つまり／ＲＥＱ１または／ＲＥＱ２）は周辺バスクロ
ック信号ＣＬＫに同期した関連の交互バスマスタによっ
てアサートされなければならない。この要件はＰＣＩバ
ス規格などの数種類の広く使用されている周辺バス規格
によって指定される。この要件の結果として、このよう
な周辺バス規格を使用するシステムは、周辺バスクロッ
ク信号ＣＬＫが常にターンオンされるように設計されて
おり、それによって交互バスマスタが同期要求信号を発
生することを可能にする。しかしながら、このようなシ
ステムでは、周辺バスがアイドル状態のときには電力は
浪費される。
【０００８】スレーブデバイスは周辺バスサイクルの終
わりを過ぎてもクロック信号を要求するかもしれないの
で、周辺バスのためのクロック停止電力低減技術を使用
することに対して付加的な妨害が生じる。たとえば、ス
レーブデバイス３１が内部ＦＩＦＯを空にするために
は、周辺バスサイクルの完了時に付加的なクロックサイ
クルが要求されるかもしれない。もしクロック信号がそ
のような状況で停止されれば、システムの性能およびデ
ータの保全性は悪影響を受けるかもしれない。
わりを過ぎてもクロック信号を要求するかもしれないの
で、周辺バスのためのクロック停止電力低減技術を使用
することに対して付加的な妨害が生じる。たとえば、ス
レーブデバイス３１が内部ＦＩＦＯを空にするために
は、周辺バスサイクルの完了時に付加的なクロックサイ
クルが要求されるかもしれない。もしクロック信号がそ
のような状況で停止されれば、システムの性能およびデ
ータの保全性は悪影響を受けるかもしれない。
【０００９】
【発明の概要】上に概略が示された問題は、この発明に
従うスレーブデバイスを介して周辺バスクロック信号を
制御するためのシステムおよび方法によって大部分解決
される。このシステムは、周辺バスクロック信号がたと
えば電力管理ユニットまたは他の中央資源によって停止
され得る電力保存スキームを与える。周辺バスクロック
信号を停止する前に、標識信号がクロック制御回路によ
ってクロック要求線で発生される。もしスレーブデバイ
スが周辺バスクロック信号を要求し続ければ、スレーブ
デバイスは応答してクロック要求信号を発生する。クロ
ック制御回路はそのクロック要求信号を受取り、応じて
周辺バスクロック信号が停止するのを妨げる。このシス
テムはさらに交互バスマスタがクロック要求信号をアサ
ートして周辺バスクロック信号が停止した後それを再起
動することを可能にする。交互バスマスタはそれによっ
て同期バス要求信号を発生し、周辺バスの支配を得るこ
とができる。このシステムの結果、スレーブデバイスは
クロック信号が要求され続ければ、周辺バスサイクルの
完了時に周辺バスクロック信号が停止するのを防ぐこと
ができる。このシステムはさらに周辺バスクロック信号
が停止され、交互バスマスタが周辺バスクロック信号を
再起動することを可能にする電力管理スキームを与え
る。
従うスレーブデバイスを介して周辺バスクロック信号を
制御するためのシステムおよび方法によって大部分解決
される。このシステムは、周辺バスクロック信号がたと
えば電力管理ユニットまたは他の中央資源によって停止
され得る電力保存スキームを与える。周辺バスクロック
信号を停止する前に、標識信号がクロック制御回路によ
ってクロック要求線で発生される。もしスレーブデバイ
スが周辺バスクロック信号を要求し続ければ、スレーブ
デバイスは応答してクロック要求信号を発生する。クロ
ック制御回路はそのクロック要求信号を受取り、応じて
周辺バスクロック信号が停止するのを妨げる。このシス
テムはさらに交互バスマスタがクロック要求信号をアサ
ートして周辺バスクロック信号が停止した後それを再起
動することを可能にする。交互バスマスタはそれによっ
て同期バス要求信号を発生し、周辺バスの支配を得るこ
とができる。このシステムの結果、スレーブデバイスは
クロック信号が要求され続ければ、周辺バスサイクルの
完了時に周辺バスクロック信号が停止するのを防ぐこと
ができる。このシステムはさらに周辺バスクロック信号
が停止され、交互バスマスタが周辺バスクロック信号を
再起動することを可能にする電力管理スキームを与え
る。
【００１０】大まかに言うと、この発明はマイクロプロ
セッサ、ローカルバスおよび周辺バスに結合されたバス
インタフェースユニット、ならびに周辺バス上に周辺バ
スクロック信号を与えるためのクロック発生器回路を含
むコンピュータシステムを意図するものであり、このシ
ステムでは周辺バスクロック信号は選択的に停止および
再起動することが可能である。このコンピュータシステ
ムはさらにクロック発生器回路に結合されたクロック制
御回路を含み、クロック制御回路はクロックオフ制御信
号を発生して、予め定められた条件の発生時に周辺バス
クロック信号を停止する。クロック制御回路はクロック
オフ制御信号を発生して周辺バスクロック信号を停止す
る前にクロック要求線でクロック要求信号をデアサート
する。このコンピュータシステムは最後にクロック要求
線をモニタする周辺バスに結合されたスレーブデバイス
を含み、周辺バスクロック信号がスレーブデバイスによ
って要求されていればクロック要求信号をアサートす
る。
セッサ、ローカルバスおよび周辺バスに結合されたバス
インタフェースユニット、ならびに周辺バス上に周辺バ
スクロック信号を与えるためのクロック発生器回路を含
むコンピュータシステムを意図するものであり、このシ
ステムでは周辺バスクロック信号は選択的に停止および
再起動することが可能である。このコンピュータシステ
ムはさらにクロック発生器回路に結合されたクロック制
御回路を含み、クロック制御回路はクロックオフ制御信
号を発生して、予め定められた条件の発生時に周辺バス
クロック信号を停止する。クロック制御回路はクロック
オフ制御信号を発生して周辺バスクロック信号を停止す
る前にクロック要求線でクロック要求信号をデアサート
する。このコンピュータシステムは最後にクロック要求
線をモニタする周辺バスに結合されたスレーブデバイス
を含み、周辺バスクロック信号がスレーブデバイスによ
って要求されていればクロック要求信号をアサートす
る。
【００１１】この発明は加えて周辺バスクロック信号を
制御するためのシステムを意図し、このシステムは周辺
バスクロック信号を発生するためのクロック発生器を含
み、周辺バスクロック信号はＯＮ（／ＯＦＦ）信号に応
答して停止および再起動することができる。このシステ
ムはさらに周辺バスクロック信号を転送するためのクロ
ック線、およびクロック発生器に結合されたクロック制
御回路を含む周辺バスを含み、クロック制御回路はＯＮ
（／ＯＦＦ）信号をデアサートして、予め定められた条
件の発生時に周辺バスクロック信号を停止することがで
きるステートマシンを含む。ステートマシンはさらにク
ロック要求信号が周辺バスに結合されたスレーブデバイ
スによってアサートされれば、予め定められた時間の間
ＯＮ（／ＯＦＦ）信号のデアサーションを妨げる。
制御するためのシステムを意図し、このシステムは周辺
バスクロック信号を発生するためのクロック発生器を含
み、周辺バスクロック信号はＯＮ（／ＯＦＦ）信号に応
答して停止および再起動することができる。このシステ
ムはさらに周辺バスクロック信号を転送するためのクロ
ック線、およびクロック発生器に結合されたクロック制
御回路を含む周辺バスを含み、クロック制御回路はＯＮ
（／ＯＦＦ）信号をデアサートして、予め定められた条
件の発生時に周辺バスクロック信号を停止することがで
きるステートマシンを含む。ステートマシンはさらにク
ロック要求信号が周辺バスに結合されたスレーブデバイ
スによってアサートされれば、予め定められた時間の間
ＯＮ（／ＯＦＦ）信号のデアサーションを妨げる。
【００１２】この発明はさらに周辺バスクロック信号を
制御するための方法を意図し、この方法はクロック発生
器内で周辺バスクロック信号を発生するステップと、そ
の周辺バスクロック信号を周辺バス上に与えるステップ
と、周辺バスクロック信号を停止する決定を示す標識信
号を発生するステップとを含む。もしクロック要求信号
が標識信号の発生後予め定められた時間内にスレーブデ
バイスによってアサートされなければ、周辺バスクロッ
ク信号は停止される。もしクロック要求信号が標識信号
の発生後予め定められた時間内にスレーブデバイスによ
ってアサートされれば、周辺バスクロック信号は少なく
とも予め定められた時間期間の間オンに保たれる。
制御するための方法を意図し、この方法はクロック発生
器内で周辺バスクロック信号を発生するステップと、そ
の周辺バスクロック信号を周辺バス上に与えるステップ
と、周辺バスクロック信号を停止する決定を示す標識信
号を発生するステップとを含む。もしクロック要求信号
が標識信号の発生後予め定められた時間内にスレーブデ
バイスによってアサートされなければ、周辺バスクロッ
ク信号は停止される。もしクロック要求信号が標識信号
の発生後予め定められた時間内にスレーブデバイスによ
ってアサートされれば、周辺バスクロック信号は少なく
とも予め定められた時間期間の間オンに保たれる。
【００１３】この発明の他の目的および利点は以下の詳
細な説明を読み、添付の図面を参照することによって明
らかになるであろう。
細な説明を読み、添付の図面を参照することによって明
らかになるであろう。
【００１４】この発明は様々な修正および代替の形式の
余地があるが、その具体的な実施例を例によって図面に
示し、以下に詳細に説明する。しかしながら、図面およ
びそれに対する説明はこの発明を開示された特定の形式
に制限することを意図するものではなく、それどころ
か、この発明は前掲の特許請求の範囲によって規定され
るこの発明の精神および範囲内にあるすべての修正物、
等価物および代替物をカバーすることが理解されなけれ
ばならない。
余地があるが、その具体的な実施例を例によって図面に
示し、以下に詳細に説明する。しかしながら、図面およ
びそれに対する説明はこの発明を開示された特定の形式
に制限することを意図するものではなく、それどころ
か、この発明は前掲の特許請求の範囲によって規定され
るこの発明の精神および範囲内にあるすべての修正物、
等価物および代替物をカバーすることが理解されなけれ
ばならない。
【００１５】
【好ましい実施例の説明】ここで図２を参照して、コン
ピュータシステム１００の一部のブロック図が示され、
この図では周辺バス１０２はバスインタフェースおよび
アービタユニット１０６を介してＣＰＵローカルバス１
０４に結合される。「マスタ１」と表示された交互バス
マスタ１０８および「マスタ２」と表示された第２の交
互バスマスタ１１０は周辺バス１０２に結合され、マイ
クロプロセッサ（ＣＰＵ）１１９はＣＰＵローカルバス
１０４に結合される。電力管理ユニット１１１、フリッ
プフロップ１１２および１１４、ならびに信号ドライバ
１１６および１１８がさらにバスインタフェースおよび
アービタユニット１０６に結合される。
ピュータシステム１００の一部のブロック図が示され、
この図では周辺バス１０２はバスインタフェースおよび
アービタユニット１０６を介してＣＰＵローカルバス１
０４に結合される。「マスタ１」と表示された交互バス
マスタ１０８および「マスタ２」と表示された第２の交
互バスマスタ１１０は周辺バス１０２に結合され、マイ
クロプロセッサ（ＣＰＵ）１１９はＣＰＵローカルバス
１０４に結合される。電力管理ユニット１１１、フリッ
プフロップ１１２および１１４、ならびに信号ドライバ
１１６および１１８がさらにバスインタフェースおよび
アービタユニット１０６に結合される。
【００１６】交互バスマスタ１０８および１１０は様々
な具体的な周辺バスデバイスによって具体化され得る。
たとえば、交互バスマスタ１０８は他のコンピュータシ
ステムを周辺バス１０２に接続するローカルエリアネッ
トワーク（ＬＡＮ）デバイスによって具体化され得る。
同様に、交互バスマスタ１１０は周辺バス１０２を他の
周辺バスに接続する拡張バスインタフェースによって具
体化され得る。
な具体的な周辺バスデバイスによって具体化され得る。
たとえば、交互バスマスタ１０８は他のコンピュータシ
ステムを周辺バス１０２に接続するローカルエリアネッ
トワーク（ＬＡＮ）デバイスによって具体化され得る。
同様に、交互バスマスタ１１０は周辺バス１０２を他の
周辺バスに接続する拡張バスインタフェースによって具
体化され得る。
【００１７】周辺バス１０２は予め定められたビット幅
を有し、ＣＤ−ＲＯＭデバイスなどの様々な他の周辺デ
バイスに接続され得る。一実施例において、周辺バス１
０２はＰＣＩ規格バス構成を使用して実現されている
が、他の周辺バス規格構成もまた代替的に使用され得
る。ＰＣＩ規格バス構成はＰＣＩスペシャル・インタレ
スト・グループによって１９９３年４月３０日に発行さ
れた刊行物「ＰＣＩローカルバス仕様（Local Bus Spec
ification)、第２版に記載されている。この文献はその
全体を引用によりここに援用する。
を有し、ＣＤ−ＲＯＭデバイスなどの様々な他の周辺デ
バイスに接続され得る。一実施例において、周辺バス１
０２はＰＣＩ規格バス構成を使用して実現されている
が、他の周辺バス規格構成もまた代替的に使用され得
る。ＰＣＩ規格バス構成はＰＣＩスペシャル・インタレ
スト・グループによって１９９３年４月３０日に発行さ
れた刊行物「ＰＣＩローカルバス仕様（Local Bus Spec
ification)、第２版に記載されている。この文献はその
全体を引用によりここに援用する。
【００１８】マイクロプロセッサ１１９は予め定められ
た命令セットを実現するデータ処理ユニットである。例
証的な処理ユニットはモデル８０３８６およびモデル８
０４８６マイクロプロセッサを含む。なお、ＣＰＵロー
カルバス１０４はマイクロプロセッサ１１９をキャッシ
ュメモリおよびメモリコントローラなどの様々な他の構
成要素に結合することができる。
た命令セットを実現するデータ処理ユニットである。例
証的な処理ユニットはモデル８０３８６およびモデル８
０４８６マイクロプロセッサを含む。なお、ＣＰＵロー
カルバス１０４はマイクロプロセッサ１１９をキャッシ
ュメモリおよびメモリコントローラなどの様々な他の構
成要素に結合することができる。
【００１９】バスインターフェースおよびアービタユニ
ット１０６は、マイクロプロセッサ１１９と周辺バス１
０２に結合されたデバイスとの間の制御、データおよび
アドレス信号の調整および転送などの周知のインタフェ
ース機能を制御する従来の回路を含む。バスインタフェ
ースおよびアービタユニット１０６はさらに周辺バス１
０２の支配を主張するデバイスを仲裁し、かつ優先順位
をつける。図１に関連して前に説明した例のように、バ
スインタフェースおよびアービタユニット１０６内の仲
裁論理は、交互バスマスタによってアサートされた同期
要求信号を検出し、周辺バス１０２の支配が得られた場
合に関連の許可信号を発生するように構成される。バス
インタフェースおよびアービタユニット１０６は線１２
３および１２４でそれぞれ同期要求信号／ＳＲＥＱ１お
よび／ＳＲＥＱ２を受取り、線１２５および１２６でそ
れぞれ許可信号／ＧＮＴ１および／ＧＮＴ２を発生す
る。バスインタフェースおよびアービタユニット１０６
のこれらの部分は様々な具体的な回路構成を使用して実
現され、かつ例証的な回路構成は既知の先行技術の多数
の刊行物で記載されていることが当業者によって理解さ
れるであろう。
ット１０６は、マイクロプロセッサ１１９と周辺バス１
０２に結合されたデバイスとの間の制御、データおよび
アドレス信号の調整および転送などの周知のインタフェ
ース機能を制御する従来の回路を含む。バスインタフェ
ースおよびアービタユニット１０６はさらに周辺バス１
０２の支配を主張するデバイスを仲裁し、かつ優先順位
をつける。図１に関連して前に説明した例のように、バ
スインタフェースおよびアービタユニット１０６内の仲
裁論理は、交互バスマスタによってアサートされた同期
要求信号を検出し、周辺バス１０２の支配が得られた場
合に関連の許可信号を発生するように構成される。バス
インタフェースおよびアービタユニット１０６は線１２
３および１２４でそれぞれ同期要求信号／ＳＲＥＱ１お
よび／ＳＲＥＱ２を受取り、線１２５および１２６でそ
れぞれ許可信号／ＧＮＴ１および／ＧＮＴ２を発生す
る。バスインタフェースおよびアービタユニット１０６
のこれらの部分は様々な具体的な回路構成を使用して実
現され、かつ例証的な回路構成は既知の先行技術の多数
の刊行物で記載されていることが当業者によって理解さ
れるであろう。
【００２０】バスインタフェースおよびアービタユニッ
ト１０６はさらにクロック制御回路１２０およびクロッ
ク発生器１２２を含む。クロック発生器１２２は交互バ
スマスタ１０８および交互バスマスタ１１０などの周辺
デバイスを駆動するための「ＣＬＫ」と表示された周辺
バスクロック信号を発生する。以下により詳細に説明さ
れるように、クロック制御回路１２０はクロック発生器
１２２の再起動を制御して、電力管理ユニット１１１が
周辺バスクロック信号ＣＬＫを停止した後、交互バスマ
スタを与える。
ト１０６はさらにクロック制御回路１２０およびクロッ
ク発生器１２２を含む。クロック発生器１２２は交互バ
スマスタ１０８および交互バスマスタ１１０などの周辺
デバイスを駆動するための「ＣＬＫ」と表示された周辺
バスクロック信号を発生する。以下により詳細に説明さ
れるように、クロック制御回路１２０はクロック発生器
１２２の再起動を制御して、電力管理ユニット１１１が
周辺バスクロック信号ＣＬＫを停止した後、交互バスマ
スタを与える。
【００２１】コンピュータシステム１００の動作を次に
説明する。この議論のために、まず電力管理ユニット１
１１によりクロック発生器１２２がターンオフし、それ
によって周辺バスクロック信号ＣＬＫが停止されると仮
定する。電力管理ユニット１１１はバスインタフェース
およびアービタユニット１０６内に現在関わり合うバス
要求信号が何もない場合に、たとえばマイクロプロセッ
サ１１９によって実行された周辺バスサイクルの完了
後、クロック発生器１２２をターンオフするように構成
され得る。
説明する。この議論のために、まず電力管理ユニット１
１１によりクロック発生器１２２がターンオフし、それ
によって周辺バスクロック信号ＣＬＫが停止されると仮
定する。電力管理ユニット１１１はバスインタフェース
およびアービタユニット１０６内に現在関わり合うバス
要求信号が何もない場合に、たとえばマイクロプロセッ
サ１１９によって実行された周辺バスサイクルの完了
後、クロック発生器１２２をターンオフするように構成
され得る。
【００２２】交互バスマスタ１０８または１１０の１つ
が周辺バス１０２の支配を要求すれば、対応の非同期バ
ス要求信号はそのデバイスによってアサートされる。た
とえば、交互バスマスタ１０８が周辺バス１０２の支配
を要求すれば、非同期要求信号／ＡＲＥＱ１は線１２８
でローにアサートされる。図１の例の場合のように、線
１２３でバスインタフェースおよびアービタユニット１
０６によって受信された要求信号は周辺バスクロック信
号ＣＬＫと同期していなければならない。しかしなが
ら、この点で、クロック発生器１２２はターンオフされ
る。したがって、同期要求信号を与えるために、非同期
要求信号／ＡＲＥＱ１は信号ドライバ１１６を介してバ
ッファされ、それによって線１２７の非同期クロック要
求信号／ＣＬＫＲＥＱはローにアサートされる。クロッ
ク制御回路１２０がクロック要求信号／ＣＬＫＲＥＱの
ローのアサーションを検出したとき、信号／ＩＤＬＥは
クロック制御回路１２０によってハイにデアサートさ
れ、それにより電力管理ユニット１１１はクロック発生
器１２２をターンオンし、周辺バスクロック信号ＣＬＫ
を再起動する（つまり信号ＯＮ（／ＯＦＦ）をハイに駆
動することによって）。
が周辺バス１０２の支配を要求すれば、対応の非同期バ
ス要求信号はそのデバイスによってアサートされる。た
とえば、交互バスマスタ１０８が周辺バス１０２の支配
を要求すれば、非同期要求信号／ＡＲＥＱ１は線１２８
でローにアサートされる。図１の例の場合のように、線
１２３でバスインタフェースおよびアービタユニット１
０６によって受信された要求信号は周辺バスクロック信
号ＣＬＫと同期していなければならない。しかしなが
ら、この点で、クロック発生器１２２はターンオフされ
る。したがって、同期要求信号を与えるために、非同期
要求信号／ＡＲＥＱ１は信号ドライバ１１６を介してバ
ッファされ、それによって線１２７の非同期クロック要
求信号／ＣＬＫＲＥＱはローにアサートされる。クロッ
ク制御回路１２０がクロック要求信号／ＣＬＫＲＥＱの
ローのアサーションを検出したとき、信号／ＩＤＬＥは
クロック制御回路１２０によってハイにデアサートさ
れ、それにより電力管理ユニット１１１はクロック発生
器１２２をターンオンし、周辺バスクロック信号ＣＬＫ
を再起動する（つまり信号ＯＮ（／ＯＦＦ）をハイに駆
動することによって）。
【００２３】第１の周辺クロック信号ＣＬＫの立上がり
縁のときに、線１２８の論理ロー信号（つまり信号／Ａ
ＲＥＱ１）はフリップフロップ１１２にラッチされ、フ
リップフロップ１１２の出力で駆動される。応じて、フ
リップフロップ１１２の出力状態によって指図された同
期要求信号／ＳＲＥＱ１はローになる。信号／ＳＲＥＱ
１のローへの遷移はクロック信号ＣＬＫと同期して発生
することが注目される。
縁のときに、線１２８の論理ロー信号（つまり信号／Ａ
ＲＥＱ１）はフリップフロップ１１２にラッチされ、フ
リップフロップ１１２の出力で駆動される。応じて、フ
リップフロップ１１２の出力状態によって指図された同
期要求信号／ＳＲＥＱ１はローになる。信号／ＳＲＥＱ
１のローへの遷移はクロック信号ＣＬＫと同期して発生
することが注目される。
【００２４】バスインタフェースおよびアービタユニッ
ト１０６が同期要求信号／ＳＲＥＱ１のローのアサーシ
ョンを検出したとき、バスインタフェースおよびアービ
タユニット１０６はその内部仲裁論理に従って許可信号
／ＧＮＴ１を発生し、その結果周辺バス１０２の支配を
交互バスマスタ１０８に与える。
ト１０６が同期要求信号／ＳＲＥＱ１のローのアサーシ
ョンを検出したとき、バスインタフェースおよびアービ
タユニット１０６はその内部仲裁論理に従って許可信号
／ＧＮＴ１を発生し、その結果周辺バス１０２の支配を
交互バスマスタ１０８に与える。
【００２５】好ましい実施例では、交互バスマスタ１０
８は周辺バス１０２の支配が所望される場合には合計で
２つのクロックサイクルの間非同期要求信号／ＡＲＥＱ
１をアサートする。クロック制御回路１２０が線１２７
の結果として生じるローの信号を検出したとき、クロッ
ク制御回路１２０は駆動を引継ぎ、たとえ非同期要求信
号／ＡＲＥＱ１が２つのクロックサイクルの後交互バス
マスタ１０８によってデアサートされてしまっていて
も、線１２７で論理ローの信号を維持する。／ＩＤＬＥ
信号がハイにデアサートされ、クロック発生器１２２が
電力管理ユニット１１１によってターンオンされてしま
った後では、周辺バスクロック信号ＣＬＫはシステムマ
イクロプロセッサ１１９が周辺バス１０２の支配を取戻
すまでは停止されない。その時点で、電力管理ユニット
１１１はクロック発生器１２２を停止できることを決定
し得る。たとえば、前に述べたように、電力管理ユニッ
ト１１１はバスインタフェースおよびアービタユニット
１０６内に現在関わり合うバス要求信号が何もなけれ
ば、マイクロプロセッサ１１９によって実行される周辺
バスサイクルの完了時に周辺バスクロック信号ＣＬＫを
停止するように構成され得る。電力管理ユニット１１１
が周辺バスクロック信号ＣＬＫをそのような予め定めら
れた条件に従って停止できることを決定すると、クロッ
ク制御回路１２０は１クロックサイクルの間クロック要
求信号／ＣＬＫＲＥＱをハイに駆動する。これに続い
て、クロック制御回路１２０はクロック要求信号／ＣＬ
ＫＲＥＱの駆動を解除し、線１２６を３状態にする。電
力管理ユニット１１１は次に信号ＯＮ（／ＯＦＦ）をロ
ーに駆動することによってクロック発生器１２２をター
ンオフし、それによって周辺バスクロック信号ＣＬＫは
停止する。
８は周辺バス１０２の支配が所望される場合には合計で
２つのクロックサイクルの間非同期要求信号／ＡＲＥＱ
１をアサートする。クロック制御回路１２０が線１２７
の結果として生じるローの信号を検出したとき、クロッ
ク制御回路１２０は駆動を引継ぎ、たとえ非同期要求信
号／ＡＲＥＱ１が２つのクロックサイクルの後交互バス
マスタ１０８によってデアサートされてしまっていて
も、線１２７で論理ローの信号を維持する。／ＩＤＬＥ
信号がハイにデアサートされ、クロック発生器１２２が
電力管理ユニット１１１によってターンオンされてしま
った後では、周辺バスクロック信号ＣＬＫはシステムマ
イクロプロセッサ１１９が周辺バス１０２の支配を取戻
すまでは停止されない。その時点で、電力管理ユニット
１１１はクロック発生器１２２を停止できることを決定
し得る。たとえば、前に述べたように、電力管理ユニッ
ト１１１はバスインタフェースおよびアービタユニット
１０６内に現在関わり合うバス要求信号が何もなけれ
ば、マイクロプロセッサ１１９によって実行される周辺
バスサイクルの完了時に周辺バスクロック信号ＣＬＫを
停止するように構成され得る。電力管理ユニット１１１
が周辺バスクロック信号ＣＬＫをそのような予め定めら
れた条件に従って停止できることを決定すると、クロッ
ク制御回路１２０は１クロックサイクルの間クロック要
求信号／ＣＬＫＲＥＱをハイに駆動する。これに続い
て、クロック制御回路１２０はクロック要求信号／ＣＬ
ＫＲＥＱの駆動を解除し、線１２６を３状態にする。電
力管理ユニット１１１は次に信号ＯＮ（／ＯＦＦ）をロ
ーに駆動することによってクロック発生器１２２をター
ンオフし、それによって周辺バスクロック信号ＣＬＫは
停止する。
【００２６】なお、好ましい実施例では、信号ドライバ
１１６および１１８は線１２７が最後の周辺バスクロッ
ク信号ＣＬＫの立上がり縁の間にハイにサンプリングさ
れたときのみイネーブルされる。これにより、もし非同
期要求信号／ＡＲＥＱｘ（つまり／ＡＲＥＱ１または／
ＡＲＥＱ２）がクロック制御回路１２０が線１２７をハ
イに駆動するのと同時にローにアサートされれば、線１
２７での考えられる信号の争いを防ぐ。この特徴の実現
例は図３に示され、この図ではフリップフロップ１２９
が周辺クロック信号ＣＬＫの各サイクルの間線１２７を
サンプリングするために使用され、かつ線１２７がハイ
にサンプリングされたときのみ信号ドライバ１１６およ
び１１８をイネーブルするために使用される。
１１６および１１８は線１２７が最後の周辺バスクロッ
ク信号ＣＬＫの立上がり縁の間にハイにサンプリングさ
れたときのみイネーブルされる。これにより、もし非同
期要求信号／ＡＲＥＱｘ（つまり／ＡＲＥＱ１または／
ＡＲＥＱ２）がクロック制御回路１２０が線１２７をハ
イに駆動するのと同時にローにアサートされれば、線１
２７での考えられる信号の争いを防ぐ。この特徴の実現
例は図３に示され、この図ではフリップフロップ１２９
が周辺クロック信号ＣＬＫの各サイクルの間線１２７を
サンプリングするために使用され、かつ線１２７がハイ
にサンプリングされたときのみ信号ドライバ１１６およ
び１１８をイネーブルするために使用される。
【００２７】再び図２を参照して、もし非同期要求信号
／ＡＲＥＱ１および／ＡＲＥＱ２が同時にまたは並行に
アサートされ、交互バスマスタ１０８および１１０のど
ちらもが周辺バス１０２の支配を望んでいることを示せ
ば、クロック要求信号／ＣＬＫＲＥＱは再びローに駆動
され、それによって周辺バスクロック信号ＣＬＫが再起
動する。同期要求信号／ＳＲＥＱ１および／ＳＲＥＱ２
がフリップフロップ１１２および１１４の出力でそれぞ
れ応じて与えられ、バスインタフェースおよびアービタ
ユニット１０６で受信される。許可信号／ＧＮＴ１また
は／ＧＮＴ２のうちの一方がその後内部仲裁論理によっ
て確立される予め定められた優先順位に従ってアサート
され、他方の許可信号は「優先順位の高い」交互バスマ
スタがその対応のバスサイクルを完了するまで遅延され
る。その後、バスインタフェースおよびアービタユニッ
ト１０６は他方の許可信号をアサートし、「優先順位の
低い」交互バスマスタがその対応のバスサイクルを実行
することを可能にする。
／ＡＲＥＱ１および／ＡＲＥＱ２が同時にまたは並行に
アサートされ、交互バスマスタ１０８および１１０のど
ちらもが周辺バス１０２の支配を望んでいることを示せ
ば、クロック要求信号／ＣＬＫＲＥＱは再びローに駆動
され、それによって周辺バスクロック信号ＣＬＫが再起
動する。同期要求信号／ＳＲＥＱ１および／ＳＲＥＱ２
がフリップフロップ１１２および１１４の出力でそれぞ
れ応じて与えられ、バスインタフェースおよびアービタ
ユニット１０６で受信される。許可信号／ＧＮＴ１また
は／ＧＮＴ２のうちの一方がその後内部仲裁論理によっ
て確立される予め定められた優先順位に従ってアサート
され、他方の許可信号は「優先順位の高い」交互バスマ
スタがその対応のバスサイクルを完了するまで遅延され
る。その後、バスインタフェースおよびアービタユニッ
ト１０６は他方の許可信号をアサートし、「優先順位の
低い」交互バスマスタがその対応のバスサイクルを実行
することを可能にする。
【００２８】クロック制御回路１２０の内部論理につい
て次に考える。図４はクロック制御回路１２０内で具体
化されるアルゴリズムステートマシン３００の図であ
る。ステートマシン３００は４つの状態３１０、３２
０、３３０および３４０を含む。周辺バスクロック信号
ＣＬＫが停止されると、ステートマシン３００はアイド
ル状態３１０になる。ステートマシン３００はクロック
要求信号／ＣＬＫＲＥＱがハイである限り状態３１０に
留まる。
て次に考える。図４はクロック制御回路１２０内で具体
化されるアルゴリズムステートマシン３００の図であ
る。ステートマシン３００は４つの状態３１０、３２
０、３３０および３４０を含む。周辺バスクロック信号
ＣＬＫが停止されると、ステートマシン３００はアイド
ル状態３１０になる。ステートマシン３００はクロック
要求信号／ＣＬＫＲＥＱがハイである限り状態３１０に
留まる。
【００２９】クロック要求信号／ＣＬＫＲＥＱがローに
なると、ステートマシン３００は状態３２０に入る。こ
の遷移は非同期要求信号／ＡＲＥＱｘのうちの１つが交
互バスマスタのうちの１つによってアサートされた場合
に発生する。状態３２０の間、クロック制御回路１２０
は線１２７をローに駆動し、信号／ＩＤＬＥをハイにデ
アサートする。電力管理ユニット１１１は信号／ＩＤＬ
Ｅのデアサーションを検出し、その結果クロック発生器
１２２をターンオンして、周辺バスクロック信号ＣＬＫ
を再起動する。
なると、ステートマシン３００は状態３２０に入る。こ
の遷移は非同期要求信号／ＡＲＥＱｘのうちの１つが交
互バスマスタのうちの１つによってアサートされた場合
に発生する。状態３２０の間、クロック制御回路１２０
は線１２７をローに駆動し、信号／ＩＤＬＥをハイにデ
アサートする。電力管理ユニット１１１は信号／ＩＤＬ
Ｅのデアサーションを検出し、その結果クロック発生器
１２２をターンオンして、周辺バスクロック信号ＣＬＫ
を再起動する。
【００３０】ステートマシン３００は次に状態３３０に
入り、その間／ＩＤＬＥ信号はハイにデアサートされ続
ける。ステートマシン３００は同期要求信号／ＳＲＥＱ
ｘがローにある間ずっと状態３３０に留まる。もしすべ
ての同期要求信号がハイであれば、ステートマシン３０
０は内部タイマによって確立された遅延時間に従って予
め定められた時間の間状態３３０に留まる。この遅延時
間はクロック信号ＣＬＫの再起動後、対応の同期要求信
号／ＳＲＥＱｘがローに駆動される（つまりフリップフ
ロップ１１２または１１４によって）のに十分な時間が
与えられることを確実にするために与えられる。一実施
例では、状態３３０の内部タイマは少なくとも４つのク
ロックサイクルがステートマシン３００が状態３３０か
ら出ることができるようになる前に生じていたことを確
実にするように規定される。
入り、その間／ＩＤＬＥ信号はハイにデアサートされ続
ける。ステートマシン３００は同期要求信号／ＳＲＥＱ
ｘがローにある間ずっと状態３３０に留まる。もしすべ
ての同期要求信号がハイであれば、ステートマシン３０
０は内部タイマによって確立された遅延時間に従って予
め定められた時間の間状態３３０に留まる。この遅延時
間はクロック信号ＣＬＫの再起動後、対応の同期要求信
号／ＳＲＥＱｘがローに駆動される（つまりフリップフ
ロップ１１２または１１４によって）のに十分な時間が
与えられることを確実にするために与えられる。一実施
例では、状態３３０の内部タイマは少なくとも４つのク
ロックサイクルがステートマシン３００が状態３３０か
ら出ることができるようになる前に生じていたことを確
実にするように規定される。
【００３１】同期要求信号／ＳＲＥＱｘがハイになり、
かつタイマが切れたとき、ステートマシン３００は状態
３４０に入る。状態３４０の間、クロック要求信号／Ｃ
ＬＫＲＥＱは１クロックサイクルの間クロック制御回路
１２０によってハイに駆動さる。／ＩＤＬＥ信号はさら
にローにアサートされる。
かつタイマが切れたとき、ステートマシン３００は状態
３４０に入る。状態３４０の間、クロック要求信号／Ｃ
ＬＫＲＥＱは１クロックサイクルの間クロック制御回路
１２０によってハイに駆動さる。／ＩＤＬＥ信号はさら
にローにアサートされる。
【００３２】ステートマシン３００は次にアイドル状態
３１０に戻り、クロック制御回路１２０はクロック要求
線１２７を３状態にする。電力管理ユニット１１１はシ
ステムマイクロプロセッサ１１９が周辺バス１０２の支
配を回復した後、または他のいずれかの所望の電力管理
スキームに従って、クロック発生器１２２をその後ター
ンオフしてもよい。その後、周辺バスクロック信号ＣＬ
Ｋはクロック要求信号をローにアサートすることによっ
て、上述の態様でもう１つの交互バスマスタによって再
び再起動され得る。
３１０に戻り、クロック制御回路１２０はクロック要求
線１２７を３状態にする。電力管理ユニット１１１はシ
ステムマイクロプロセッサ１１９が周辺バス１０２の支
配を回復した後、または他のいずれかの所望の電力管理
スキームに従って、クロック発生器１２２をその後ター
ンオフしてもよい。その後、周辺バスクロック信号ＣＬ
Ｋはクロック要求信号をローにアサートすることによっ
て、上述の態様でもう１つの交互バスマスタによって再
び再起動され得る。
【００３３】再び図２を参照して、フリップフロップ１
１２および１１４ならびに信号ドライバ１１６および１
１８は交互バスマスタ１０８および１１０の一体部分と
して組込まれ得ることが注目される。さらに、信号線１
２３−１２７は単純にするために周辺バス１０２とは別
に示されるが、信号線１２３−１２７は周辺バス１０２
の予め規定された制御線であってもよいことが注目され
る。
１２および１１４ならびに信号ドライバ１１６および１
１８は交互バスマスタ１０８および１１０の一体部分と
して組込まれ得ることが注目される。さらに、信号線１
２３−１２７は単純にするために周辺バス１０２とは別
に示されるが、信号線１２３−１２７は周辺バス１０２
の予め規定された制御線であってもよいことが注目され
る。
【００３４】図５に示される別の実施例では、ステート
マシンは各交互バスマスタ内に組込まれ、クロック要求
信号／ＣＬＫＲＥＱおよび同期要求信号／ＳＲＥＱｘを
発生する。図２の回路部分に対応する回路部分には同じ
参照番号が付される。図６はそのような実施例の各交互
バスマスタ内に組込まれたアルゴリズムステートマシン
５００の図である。ステートマシン５００は状態５１
０、５２０および５３０を含む。
マシンは各交互バスマスタ内に組込まれ、クロック要求
信号／ＣＬＫＲＥＱおよび同期要求信号／ＳＲＥＱｘを
発生する。図２の回路部分に対応する回路部分には同じ
参照番号が付される。図６はそのような実施例の各交互
バスマスタ内に組込まれたアルゴリズムステートマシン
５００の図である。ステートマシン５００は状態５１
０、５２０および５３０を含む。
【００３５】図４および図５を参照しながら図６を参照
して、リセット後クロック要求信号がハイになると、ス
テートマシン５００は状態５１０に遷移する。この時点
で、電力管理ユニット１１１はクロック発生器１２２に
信号を送り、クロックを停止させる。もしマスタ周辺に
クロックに対する要求がなければ、ステートマシン５０
０は状態５１０に留まる。もしシステム事象によりクロ
ック要求信号がローになれば、ステートマシン５００は
状態５３０に戻る。もし状態５１０にいる間に、マスタ
がクロックを必要とすれば、ステートマシン５００は状
態５２０に遷移し、クロック要求信号／ＣＬＫＲＥＱを
ローに駆動させる。クロック制御回路１２０はそれから
クロック発生器１２２に信号を送り、もしクロックが停
止されていればそれを再起動する。マスタはここでその
同期バス要求信号／ＳＲＥＱをアサートして、バスを捕
獲し、その処理を実行する。マスタがそのバス要求を維
持する限り、ステートマシンは状態５２０に留まる。マ
スタがそのバス要求をデアサートすると、ステートマシ
ンは状態５３０に遷移し、クロック要求信号／ＣＬＫＲ
ＥＱを３状態にする。
して、リセット後クロック要求信号がハイになると、ス
テートマシン５００は状態５１０に遷移する。この時点
で、電力管理ユニット１１１はクロック発生器１２２に
信号を送り、クロックを停止させる。もしマスタ周辺に
クロックに対する要求がなければ、ステートマシン５０
０は状態５１０に留まる。もしシステム事象によりクロ
ック要求信号がローになれば、ステートマシン５００は
状態５３０に戻る。もし状態５１０にいる間に、マスタ
がクロックを必要とすれば、ステートマシン５００は状
態５２０に遷移し、クロック要求信号／ＣＬＫＲＥＱを
ローに駆動させる。クロック制御回路１２０はそれから
クロック発生器１２２に信号を送り、もしクロックが停
止されていればそれを再起動する。マスタはここでその
同期バス要求信号／ＳＲＥＱをアサートして、バスを捕
獲し、その処理を実行する。マスタがそのバス要求を維
持する限り、ステートマシンは状態５２０に留まる。マ
スタがそのバス要求をデアサートすると、ステートマシ
ンは状態５３０に遷移し、クロック要求信号／ＣＬＫＲ
ＥＱを３状態にする。
【００３６】図２および図５のシステムの結果として、
周辺バスクロック信号は電力管理のために停止され得る
が、周辺バスの支配を得るために同期バス信号をアサー
トしなければならない交互バスマスタを依然として与え
る。コンピュータシステムの消費電力はこれによって広
い互換性を維持しながら低減され得る。
周辺バスクロック信号は電力管理のために停止され得る
が、周辺バスの支配を得るために同期バス信号をアサー
トしなければならない交互バスマスタを依然として与え
る。コンピュータシステムの消費電力はこれによって広
い互換性を維持しながら低減され得る。
【００３７】次に図７を参照して、類似のコンピュータ
システムの一部が示され、この図ではスレーブデバイス
６００は周辺バス１０２に結合されている。図５の回路
ブロックに対応する回路ブロックには同一の番号が付さ
れる。
システムの一部が示され、この図ではスレーブデバイス
６００は周辺バス１０２に結合されている。図５の回路
ブロックに対応する回路ブロックには同一の番号が付さ
れる。
【００３８】スレーブデバイス６００は周辺クロック信
号ＣＬＫを受信するように結合され、かつ線１２７に結
合される。以下により詳細に説明されるように、図７の
実施例は、スレーブデバイス６００が周辺バスクロック
信号が周辺バスサイクルの後スレーブによって要求され
れば、それが停止されることを妨げることを可能にす
る。たとえば、スレーブデバイス６００は周辺バス転送
サイクルが終了した後周辺バスクロック信号を要求し、
内部ＦＩＦＯバッファを空にすることが可能である。
号ＣＬＫを受信するように結合され、かつ線１２７に結
合される。以下により詳細に説明されるように、図７の
実施例は、スレーブデバイス６００が周辺バスクロック
信号が周辺バスサイクルの後スレーブによって要求され
れば、それが停止されることを妨げることを可能にす
る。たとえば、スレーブデバイス６００は周辺バス転送
サイクルが終了した後周辺バスクロック信号を要求し、
内部ＦＩＦＯバッファを空にすることが可能である。
【００３９】図７の実施例の動作中、スレーブデバイス
６００は線１２７でクロック要求信号／ＣＬＫＲＥＱを
モニタする。もしスレーブデバイス６００がクロック要
求信号／ＣＬＫＲＥＱのハイのアサーションを検出し、
かつ周辺バスクロック信号ＣＬＫが依然としてスレーブ
デバイスによって要求されていれば、スレーブデバイス
６００は次のクロックサイクルで線１２７をローに駆動
し戻し、周辺バスクロック信号ＣＬＫが停止するのを妨
げる。
６００は線１２７でクロック要求信号／ＣＬＫＲＥＱを
モニタする。もしスレーブデバイス６００がクロック要
求信号／ＣＬＫＲＥＱのハイのアサーションを検出し、
かつ周辺バスクロック信号ＣＬＫが依然としてスレーブ
デバイスによって要求されていれば、スレーブデバイス
６００は次のクロックサイクルで線１２７をローに駆動
し戻し、周辺バスクロック信号ＣＬＫが停止するのを妨
げる。
【００４０】図８はスレーブデバイス６００内で具体化
されるアルゴリズムステートマシン７００の図である。
システムのリセット時に、ステートマシン７００は状態
７１０に入り、その間線１２７はスレーブデバイス６０
０によって３状態にされる。ステートマシン７００は線
１２７のクロック要求信号／ＣＬＫＲＥＱがローである
限り状態７１０に留まる。
されるアルゴリズムステートマシン７００の図である。
システムのリセット時に、ステートマシン７００は状態
７１０に入り、その間線１２７はスレーブデバイス６０
０によって３状態にされる。ステートマシン７００は線
１２７のクロック要求信号／ＣＬＫＲＥＱがローである
限り状態７１０に留まる。
【００４１】線１２７のクロック要求信号／ＣＬＫＲＥ
Ｑがハイになると、ステートマシン７００は状態７２０
に入る。状態７２０の間、線１２７はスレーブデバイス
６００によって３状態にされ続ける。ステートマシン７
００はクロック要求信号／ＣＬＫＲＥＱがハイに留まる
限り、かつ周辺バスクロック信号ＣＬＫに対する要求が
ない間状態７２０に留まる。
Ｑがハイになると、ステートマシン７００は状態７２０
に入る。状態７２０の間、線１２７はスレーブデバイス
６００によって３状態にされ続ける。ステートマシン７
００はクロック要求信号／ＣＬＫＲＥＱがハイに留まる
限り、かつ周辺バスクロック信号ＣＬＫに対する要求が
ない間状態７２０に留まる。
【００４２】線１２７のクロック要求信号／ＣＬＫＲＥ
Ｑが再びローになると、ステートマシン７００は状態７
１０に戻る。一方、もし周辺バスクロック信号ＣＬＫが
スレーブデバイス６００によって必要とされ、かつ線１
２７のクロック要求信号がハイになれば、ステートマシ
ン７００は状態７３０に入る。状態７３０の間、線１２
７のクロック要求信号は２クロックサイクルの間スレー
ブデバイス６００によってローにされる。ステートマシ
ン７００は次に状態７１０に再び入り、線１２７はスレ
ーブデバイス６００によって３状態にされる。
Ｑが再びローになると、ステートマシン７００は状態７
１０に戻る。一方、もし周辺バスクロック信号ＣＬＫが
スレーブデバイス６００によって必要とされ、かつ線１
２７のクロック要求信号がハイになれば、ステートマシ
ン７００は状態７３０に入る。状態７３０の間、線１２
７のクロック要求信号は２クロックサイクルの間スレー
ブデバイス６００によってローにされる。ステートマシ
ン７００は次に状態７１０に再び入り、線１２７はスレ
ーブデバイス６００によって３状態にされる。
【００４３】図９は図２、図５および図７のクロック制
御回路１２０内で具体化されるステートマシン８００の
代替の実施例の図である。ステートマシン８００はマス
タデバイスおよびスレーブデバイスの双方によってアサ
ートされるクロック要求信号（つまり／ＣＬＫＲＥＱ）
に応答する。この実施例では、周辺バスクロック信号の
再起動および停止はどちらもクロック制御回路１２０に
よって直接制御される。なお電力管理ユニット１１１は
コンピュータシステムの動作中の他のときにクロック発
生器１２２を制御するように構成されてもよい。
御回路１２０内で具体化されるステートマシン８００の
代替の実施例の図である。ステートマシン８００はマス
タデバイスおよびスレーブデバイスの双方によってアサ
ートされるクロック要求信号（つまり／ＣＬＫＲＥＱ）
に応答する。この実施例では、周辺バスクロック信号の
再起動および停止はどちらもクロック制御回路１２０に
よって直接制御される。なお電力管理ユニット１１１は
コンピュータシステムの動作中の他のときにクロック発
生器１２２を制御するように構成されてもよい。
【００４４】リセット時に、ステートマシン８００は状
態８１０に入り、その間線１２７のクロック要求信号／
ＣＬＫＲＥＱは３状態にされ、クロック制御回路１２０
によって受動的にハイにされ、かつその間周辺バスクロ
ック信号ＣＬＫはオンである。線１２７のクロック要求
信号が予め定められた数のクロック（つまりＭクロック
サイクル）の間ハイであると検出されれば、ステートマ
シン８００は状態８２０に入る。
態８１０に入り、その間線１２７のクロック要求信号／
ＣＬＫＲＥＱは３状態にされ、クロック制御回路１２０
によって受動的にハイにされ、かつその間周辺バスクロ
ック信号ＣＬＫはオンである。線１２７のクロック要求
信号が予め定められた数のクロック（つまりＭクロック
サイクル）の間ハイであると検出されれば、ステートマ
シン８００は状態８２０に入る。
【００４５】状態８２０の間、線１２７はクロック制御
回路１２０によって３状態にされ、かつハイにされ続
け、周辺バスクロック信号ＣＬＫは停止される。クロッ
ク発生器１２２はクロック制御回路１２０によって電力
管理ユニット１１１を介して直接制御され、周辺バスク
ロック信号ＣＬＫを停止することが注目される。ステー
トマシン８００は線１２７のクロック要求信号／ＣＬＫ
ＲＥＱが、たとえば、交互バスマスタ１０８によってロ
ーにされるまで状態８２０に留まる。クロック要求信号
／ＣＬＫＲＥＱがローにアサートされると、ステートマ
シン８００は状態８１０に戻り、周辺バスクロック信号
ＣＬＫは再起動される。
回路１２０によって３状態にされ、かつハイにされ続
け、周辺バスクロック信号ＣＬＫは停止される。クロッ
ク発生器１２２はクロック制御回路１２０によって電力
管理ユニット１１１を介して直接制御され、周辺バスク
ロック信号ＣＬＫを停止することが注目される。ステー
トマシン８００は線１２７のクロック要求信号／ＣＬＫ
ＲＥＱが、たとえば、交互バスマスタ１０８によってロ
ーにされるまで状態８２０に留まる。クロック要求信号
／ＣＬＫＲＥＱがローにアサートされると、ステートマ
シン８００は状態８１０に戻り、周辺バスクロック信号
ＣＬＫは再起動される。
【００４６】次のクロックサイクルで、ステートマシン
８００はクロック要求信号／ＣＬＫＲＥＱがローにアサ
ートされ続ければ状態８３０に入る。状態８３０の間、
クロック制御回路１２０は線１２７でローの駆動を維持
するので、マスタまたはスレーブデバイスはその駆動を
解除することができる。同期バス要求信号（つまり／Ｓ
ＲＥＱｘ）がアサートされると、ステートマシン８００
はバス要求信号がハイにデアサートされるまで状態８３
０に留まる。もしバス要求信号／ＳＲＥＱｘが何もロー
にアサートされず、かつ予め定められた数のクロックサ
イクル（つまりＮクロック）が生じた場合には、ステー
トマシン８００は状態８４０に入る。状態８４０の間、
線１２７のクロック要求信号／ＣＬＫＲＥＱはクロック
制御回路１２０によって１クロックサイクルの間ハイに
アサートされる。ステートマシン８００は状態８１０に
戻る。
８００はクロック要求信号／ＣＬＫＲＥＱがローにアサ
ートされ続ければ状態８３０に入る。状態８３０の間、
クロック制御回路１２０は線１２７でローの駆動を維持
するので、マスタまたはスレーブデバイスはその駆動を
解除することができる。同期バス要求信号（つまり／Ｓ
ＲＥＱｘ）がアサートされると、ステートマシン８００
はバス要求信号がハイにデアサートされるまで状態８３
０に留まる。もしバス要求信号／ＳＲＥＱｘが何もロー
にアサートされず、かつ予め定められた数のクロックサ
イクル（つまりＮクロック）が生じた場合には、ステー
トマシン８００は状態８４０に入る。状態８４０の間、
線１２７のクロック要求信号／ＣＬＫＲＥＱはクロック
制御回路１２０によって１クロックサイクルの間ハイに
アサートされる。ステートマシン８００は状態８１０に
戻る。
【００４７】ステートマシン８００は線１２７のクロッ
ク要求信号が再びローにされ、それによってステートマ
シン８００が状態８３０に入るまで、またはＭクロック
サイクルが生じて、ステートマシン８００が状態８２０
に入り、周辺バスクロック信号が停止されるまで状態８
１０に留まることになる。
ク要求信号が再びローにされ、それによってステートマ
シン８００が状態８３０に入るまで、またはＭクロック
サイクルが生じて、ステートマシン８００が状態８２０
に入り、周辺バスクロック信号が停止されるまで状態８
１０に留まることになる。
【００４８】前述から、スレーブデバイス６００が周辺
クロック信号ＣＬＫがオンのままであることを要求すれ
ば、クロック制御回路１２０による線１２７のクロック
要求信号（一般に「標識」信号と呼ぶ）のローのアサー
ションを検出し（つまり図４の状態３４０、または図９
の状態８４０の間）、かつクロック要求信号をローに駆
動して、（図３の）ステートマシン３００に対しては状
態３３０によって、または（図８の）ステートマシン８
００に対しては状態８３０によって決定される付加的な
時間期間の間クロックを実行状態に保つことは明らかで
ある。
クロック信号ＣＬＫがオンのままであることを要求すれ
ば、クロック制御回路１２０による線１２７のクロック
要求信号（一般に「標識」信号と呼ぶ）のローのアサー
ションを検出し（つまり図４の状態３４０、または図９
の状態８４０の間）、かつクロック要求信号をローに駆
動して、（図３の）ステートマシン３００に対しては状
態３３０によって、または（図８の）ステートマシン８
００に対しては状態８３０によって決定される付加的な
時間期間の間クロックを実行状態に保つことは明らかで
ある。
【００４９】アルゴリズムステートマシン３００、５０
０、７００および８００は様々な周知の回路低減技術を
使用することによって順次論理回路に低減され得る。た
とえば、ステートマシン３００および５００を実現する
順次論理回路は、プレンティスーホール・インコーポレ
イテッド（Prentice-Hall, Inc.)発行のエム・モリス・
マノ（M. Morris Mano) による刊行物「デジタル設計
（Digital Design) 」、ｐｐ２２０−２３６、およびマ
グロウヒル・ブック・カンパニー（McGraw-HillBook Co
mpany) 発行のトーマス・バーティ（Thomas Bartee)に
よる刊行物「デジタル・コンピュータ・ファンダメンタ
ルズ（Digital Computer Fundamentals)−第６版、ｐｐ
１７０−１７５で教示されるステート低減技術に従って
達成できる。これらの刊行物は引用によりここに援用す
る。
０、７００および８００は様々な周知の回路低減技術を
使用することによって順次論理回路に低減され得る。た
とえば、ステートマシン３００および５００を実現する
順次論理回路は、プレンティスーホール・インコーポレ
イテッド（Prentice-Hall, Inc.)発行のエム・モリス・
マノ（M. Morris Mano) による刊行物「デジタル設計
（Digital Design) 」、ｐｐ２２０−２３６、およびマ
グロウヒル・ブック・カンパニー（McGraw-HillBook Co
mpany) 発行のトーマス・バーティ（Thomas Bartee)に
よる刊行物「デジタル・コンピュータ・ファンダメンタ
ルズ（Digital Computer Fundamentals)−第６版、ｐｐ
１７０−１７５で教示されるステート低減技術に従って
達成できる。これらの刊行物は引用によりここに援用す
る。
【００５０】計算機援用設計ツールはステートマシン３
００、５００、７００および８００を順次論理回路に低
減するために代替的に使用され得る。例証的な計算機援
用設計ツールはＶＨＳＩＣハードウェア記述言語および
ＶＥＲＩＬＯＧ記述言語を含む。
００、５００、７００および８００を順次論理回路に低
減するために代替的に使用され得る。例証的な計算機援
用設計ツールはＶＨＳＩＣハードウェア記述言語および
ＶＥＲＩＬＯＧ記述言語を含む。
【００５１】図２および図５の電力管理ユニット１１１
は上述のものに加えて様々な付加的な電力管理機能を実
現するように構成され得る。たとえば、電力管理ユニッ
ト１１１は１９９２年１１月２４日に発行されたスミス
（Smith)他の米国特許第5,167,024 号に記載された機能
に類似の機能を実現するように設計され得る。この特許
はその全体を引用によりここに援用する。なおスレーブ
デバイス６００は様々な具体的な周辺デバイスによって
具体化され得る。たとえば、スレーブデバイス６００は
ディスクコントローラデバイスまたはオーディオコント
ローラデバイスであってもよい。
は上述のものに加えて様々な付加的な電力管理機能を実
現するように構成され得る。たとえば、電力管理ユニッ
ト１１１は１９９２年１１月２４日に発行されたスミス
（Smith)他の米国特許第5,167,024 号に記載された機能
に類似の機能を実現するように設計され得る。この特許
はその全体を引用によりここに援用する。なおスレーブ
デバイス６００は様々な具体的な周辺デバイスによって
具体化され得る。たとえば、スレーブデバイス６００は
ディスクコントローラデバイスまたはオーディオコント
ローラデバイスであってもよい。
【００５２】さらに、上述の実施例ではクロック発生器
１２２はバスインタフェースおよびアービタユニット１
０６内に示されるが、クロック発生器１２２はコンピュ
ータシステム１００の様々な代替の回路ブロック内に組
込まれ得る。
１２２はバスインタフェースおよびアービタユニット１
０６内に示されるが、クロック発生器１２２はコンピュ
ータシステム１００の様々な代替の回路ブロック内に組
込まれ得る。
【００５３】この出願は同一譲受人に譲渡された同時継
続中の、ゲファート（Gephardt）他による１９９４年９
月２０日に出願された「コンピュータシステムおよび割
込制御装置」と題された出願（特願平０６−２２４３３
５）に関連する。この同時継続出願はその全体を引用に
よりここに援用する。
続中の、ゲファート（Gephardt）他による１９９４年９
月２０日に出願された「コンピュータシステムおよび割
込制御装置」と題された出願（特願平０６−２２４３３
５）に関連する。この同時継続出願はその全体を引用に
よりここに援用する。
【００５４】上の開示を十分に理解すれば当業者には様
々な変更および修正が明らかであろう。前掲の特許請求
の範囲はそのようなすべての変更および修正を含むもの
と解釈されることが意図される。
々な変更および修正が明らかであろう。前掲の特許請求
の範囲はそのようなすべての変更および修正を含むもの
と解釈されることが意図される。
【図１】周辺バスおよびそれに結合される複数の交互バ
スマスタを含むコンピュータシステムを示すブロック図
である。
スマスタを含むコンピュータシステムを示すブロック図
である。
【図２】周辺バスクロック信号を再起動するためのクロ
ック制御回路を含むコンピュータシステムの一部を示す
ブロック図である。
ック制御回路を含むコンピュータシステムの一部を示す
ブロック図である。
【図３】１対の信号ドライバをイネーブルするためのフ
リップフロップを含むコンピュータシステムの一部を示
すブロック図である。
リップフロップを含むコンピュータシステムの一部を示
すブロック図である。
【図４】図２のクロック制御回路内で具体化されるアル
ゴリズムステートマシンの図である。
ゴリズムステートマシンの図である。
【図５】周辺バスクロック信号を要求し、かつ同期バス
要求信号を発生するための内部ステートマシンを有する
交互バスマスタを含むコンピュータシステムの一部のブ
ロック図である。
要求信号を発生するための内部ステートマシンを有する
交互バスマスタを含むコンピュータシステムの一部のブ
ロック図である。
【図６】交互バスマスタ内で具体化されるアルゴリズム
ステートマシンの図である。
ステートマシンの図である。
【図７】クロック要求信号をアサートすることができる
スレーブデバイスを含むコンピュータシステムを示すブ
ロック図である。
スレーブデバイスを含むコンピュータシステムを示すブ
ロック図である。
【図８】スレーブデバイス内で具体化されるアルゴリズ
ムステートマシンの図である。
ムステートマシンの図である。
【図９】クロック制御回路内で具体化されるアルゴリズ
ムステートマシンの図である。
ムステートマシンの図である。
１００ コンピュータシステム １０２ 周辺バス １０４ ＣＰＵローカルバス １０６ バスインタフェースおよびアービタユニット １０８ 交互バスマスタ １１０ 交互バスマスタ １１１ 電力管理ユニット １１９ マイクロプロセッサ
Claims (18)
- 【請求項１】 マイクロプロセッサと、 前記マイクロプロセッサに結合されたローカルバスと、 周辺バスと、 前記ローカルバスおよび前記周辺バスに結合され、前記
ローカルバスと前記周辺バスとの間のデータおよびアド
レス信号の転送を調整するためのバスインタフェースユ
ニットと、 前記周辺バス上に周辺バスクロック信号を与えるための
クロック発生器回路とを含み、前記周辺バスクロック信
号は選択的に停止および再起動することが可能であり、 前記クロック発生器回路に結合されたクロック制御回路
を含み、前記クロック制御回路はクロックオフ制御信号
を発生して予め定められた条件の発生時に前記周辺バス
クロック信号を停止し、かつ前記クロック制御回路は前
記クロックオフ制御信号を発生し、前記周辺バスクロッ
ク信号を停止する前にクロック要求線のクロック要求信
号をデアサートし、さらに前記周辺バスに結合されたス
レーブデバイスを含み、前記スレーブデバイスは前記ク
ロック要求線をモニタし、前記クロック要求信号がデア
サートされれば、前記クロック制御回路は前記周辺バス
クロック信号が前記スレーブデバイスによって要求され
れば前記クロック要求信号をアサートする、コンピュー
タシステム。 - 【請求項２】 前記スレーブデバイスは前記クロック要
求線に結合されたステートマシンを含み、前記ステート
マシンは前記クロック要求信号のデアサーションを検出
し、前記周辺バスクロック信号が前記スレーブデバイス
によって要求されれば前記クロック要求信号を再びアサ
ートする、請求項１に記載のコンピュータシステム。 - 【請求項３】 前記クロック制御回路は第２のステート
マシンを含み、前記第２のステートマシンは前記クロッ
クオフ制御信号を発生する前に前記クロック要求線の前
記クロック要求信号をデアサートし、前記第２のステー
トマシンは前記クロック要求信号が前記スレーブデバイ
スによって再びアサートされれば前記クロックオフ制御
信号の発生を予め定められた時間の間遅延させ、前記ク
ロック要求信号が前記スレーブデバイスによって再びア
サートされなければ前記クロックオフ信号の発生を前記
予め定められた時間の間遅延させない、請求項２に記載
のコンピュータシステム。 - 【請求項４】 前記周辺バスに結合された交互バスマス
タをさらに含み、前記交互バスマスタは前記周辺バスク
ロック信号が停止されると前記クロック要求信号をアサ
ートすることができ、前記クロック制御回路はクロック
要求信号のアサーションに応答して前記周辺バスクロッ
ク信号が再起動することを引起こすクロックオン制御信
号を発生する、請求項１に記載のコンピュータシステ
ム。 - 【請求項５】 前記周辺バスに結合され前記周辺バスの
支配を仲裁するバスアービタユニットをさらに含む、請
求項４に記載のコンピュータシステム。 - 【請求項６】 前記交互バスマスタは前記周辺バスクロ
ック信号が停止したとき前記クロック要求信号をアサー
トし、かつ前記周辺バスクロック信号が再起動された後
同期バス要求信号をアサートする第３のステートマシン
を含み、前記同期バス要求信号は前記周辺バスの支配を
要求するために前記バスアービタユニットに与えられ
る、請求項５に記載のコンピュータシステム。 - 【請求項７】 前記バスアービタユニットは前記同期バ
ス要求信号に応答してバス許可信号をアサートする、請
求項６に記載のコンピュータシステム。 - 【請求項８】 前記周辺バスはＰＣＩバスである、請求
項１に記載のコンピュータシステム。 - 【請求項９】 前記クロック制御回路および前記クロッ
ク発生器回路に結合された電力管理ユニットをさらに含
み、前記電力管理ユニットは前記周辺バスクロック信号
を選択的に停止および再起動するための制御信号を前記
クロック発生器に与え、前記クロック制御回路は前記ク
ロック要求信号に応答して前記クロックオン制御信号を
前記電力管理ユニットに与える、請求項４に記載のコン
ピュータシステム。 - 【請求項１０】 前記電力管理ユニットは前記マイクロ
プロセッサが前記周辺バスの支配を得た後予め定められ
た条件の発生時に前記周辺バスクロック信号を停止す
る、請求項９に記載のコンピュータシステム。 - 【請求項１１】 前記クロック要求線は前記周辺バス上
に組込まれる、請求項１に記載のコンピュータシステ
ム。 - 【請求項１２】 周辺バスクロック信号を制御するため
のシステムであって、 前記周辺バスクロック信号を発生するためのクロック発
生器を含み、前記周辺バスクロック信号はＯＮ（ＯＦ
Ｆ）信号に応答して停止および再起動することが可能で
あり、 クロック線を含み前記周辺バスクロック信号を転送する
ための周辺バスと、 前記クロック発生器に結合されたクロック制御回路とを
含み、前記クロック制御回路は前記ＯＮ（ＯＦＦ）信号
をデアサートして予め定められた条件の発生時に前記周
辺バスクロック信号を停止することができるステートマ
シンを含み、前記ステートマシンはクロック要求信号が
前記周辺バスに結合されたスレーブデバイスによってア
サートされれば予め定められた時間の間前記ＯＮ（ＯＦ
Ｆ）信号のデアサーションを妨げる、システム。 - 【請求項１３】 前記クロック制御回路の前記ステート
マシンは前記ＯＮ（ＯＦＦ）信号をデアサートする前に
前記クロック要求信号をデアサートする、請求項１２に
記載の周辺バスクロック信号を制御するためのシステ
ム。 - 【請求項１４】 前記クロック制御回路の前記ステート
マシンは、前記クロック要求信号が前記ステートマシン
によってデアサートされた後第２の予め定められた時間
内に、前記クロック要求信号が前記スレーブデバイスに
よって再びアサートされなければ、前記ＯＮ（ＯＦＦ）
信号をデアサートして前記周辺バスクロック信号を停止
する、請求項１３に記載の周辺バスクロック信号を制御
するためのシステム。 - 【請求項１５】 前記周辺バスはＰＣＩ規格バスであ
る、請求項１２に記載の周辺バスクロック信号を制御す
るためのシステム。 - 【請求項１６】 前記周辺バス上に組込まれ前記クロッ
ク制御回路と前記スレーブデバイスとの間で前記クロッ
ク要求信号を結合するための制御線をさらに含む、請求
項１２に記載の周辺バスクロック信号を制御するための
システム。 - 【請求項１７】 周辺バスクロック信号を制御するため
の方法であって、 クロック発生器内で周辺バスクロック信号を発生するス
テップと、 周辺バス上に前記周辺バスクロック信号を与えるステッ
プと、 前記周辺バスクロック信号を停止する決定を示す標識信
号を発生するステップと、さらにもしクロック要求信号
が前記標識信号を発生した後予め定められた時間内にス
レーブデバイスによってアサートされなければ、前記周
辺バスクロックを停止するステップ、またはもしクロッ
ク要求信号が前記標識信号を発生した後前記予め定めら
れた時間内に前記スレーブデバイスによってアサートさ
れれば、少なくとも予め定められた時間期間の間前記周
辺バスクロック信号を維持するステップとを含む、方
法。 - 【請求項１８】 前記周辺バスの制御線上に前記標識信
号を与えるステップをさらに含む、請求項１７に記載の
周辺バスクロック信号を制御するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/131,092 US5600839A (en) | 1993-10-01 | 1993-10-01 | System and method for controlling assertion of a peripheral bus clock signal through a slave device |
| US131092 | 1994-04-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152450A true JPH07152450A (ja) | 1995-06-16 |
| JP3526920B2 JP3526920B2 (ja) | 2004-05-17 |
Family
ID=22447844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23474794A Expired - Fee Related JP3526920B2 (ja) | 1993-10-01 | 1994-09-29 | コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5600839A (ja) |
| JP (1) | JP3526920B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096461A (ja) * | 1995-06-14 | 1997-01-10 | United Microelectron Corp | コンピュータ装置及びその電力管理方法 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805923A (en) * | 1995-05-26 | 1998-09-08 | Sony Corporation | Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used |
| TW382089B (en) * | 1998-06-16 | 2000-02-11 | Asustek Comp Inc | System clock frequency switching device and method for computer motherboard |
| US6430605B2 (en) * | 1999-04-28 | 2002-08-06 | World Theatre, Inc. | System permitting retail stores to place advertisements on roadside electronic billboard displays that tie into point of purchase displays at stores |
| US6424998B2 (en) | 1999-04-28 | 2002-07-23 | World Theatre, Inc. | System permitting the display of video or still image content on selected displays of an electronic display network according to customer dictates |
| US6430603B2 (en) * | 1999-04-28 | 2002-08-06 | World Theatre, Inc. | System for direct placement of commercial advertising, public service announcements and other content on electronic billboard displays |
| US7088335B2 (en) * | 1999-04-28 | 2006-08-08 | Novus Partners Llc | Methods and apparatus for ultra-violet stimulated displays |
| US7647618B1 (en) | 1999-08-27 | 2010-01-12 | Charles Eric Hunter | Video distribution system |
| US20020056118A1 (en) * | 1999-08-27 | 2002-05-09 | Hunter Charles Eric | Video and music distribution system |
| US8090619B1 (en) * | 1999-08-27 | 2012-01-03 | Ochoa Optics Llc | Method and system for music distribution |
| US7209900B2 (en) * | 1999-08-27 | 2007-04-24 | Charles Eric Hunter | Music distribution systems |
| US7370016B1 (en) | 1999-08-27 | 2008-05-06 | Ochoa Optics Llc | Music distribution systems |
| US6952685B1 (en) | 1999-08-27 | 2005-10-04 | Ochoa Optics Llc | Music distribution system and associated antipiracy protection |
| US20060212908A1 (en) | 1999-08-27 | 2006-09-21 | Ochoa Optics Llc | Video distribution system |
| US6647417B1 (en) | 2000-02-10 | 2003-11-11 | World Theatre, Inc. | Music distribution systems |
| AU782617B2 (en) * | 1999-12-17 | 2005-08-11 | Ochoa Optics Llc | System and method permitting customers to order selected products from a vast array of products offered by multiple participating merchants |
| US6850901B1 (en) | 1999-12-17 | 2005-02-01 | World Theatre, Inc. | System and method permitting customers to order products from multiple participating merchants |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| US9252898B2 (en) | 2000-01-28 | 2016-02-02 | Zarbaña Digital Fund Llc | Music distribution systems |
| JP3908445B2 (ja) * | 2000-08-01 | 2007-04-25 | 富士通株式会社 | 電子機器 |
| US7054256B2 (en) * | 2000-10-20 | 2006-05-30 | Ochoa Optics Llc | High capacity digital data storage by transmission of radiant energy through arrays of small diameter holes |
| US6763478B1 (en) * | 2000-10-24 | 2004-07-13 | Dell Products, L.P. | Variable clock cycle for processor, bus and components for power management in an information handling system |
| US20020112243A1 (en) * | 2001-02-12 | 2002-08-15 | World Theatre | Video distribution system |
| US8112311B2 (en) | 2001-02-12 | 2012-02-07 | Ochoa Optics Llc | Systems and methods for distribution of entertainment and advertising content |
| US20020112235A1 (en) * | 2001-02-12 | 2002-08-15 | Ballou Bernard L. | Video distribution system |
| CN1221106C (zh) * | 2001-04-27 | 2005-09-28 | 三菱自动车工业株式会社 | 车辆用多工通信装置 |
| US7158888B2 (en) * | 2001-05-04 | 2007-01-02 | Takeda San Diego, Inc. | Determining structures by performing comparisons between molecular replacement results for multiple different biomolecules |
| US20030004806A1 (en) * | 2001-06-29 | 2003-01-02 | Vaitekunas Jeffrey J. | Business method of auctioning advertising |
| US7098870B2 (en) * | 2001-06-29 | 2006-08-29 | Novus Partners Llc | Advertising method for dynamic billboards |
| US7098869B2 (en) * | 2001-06-29 | 2006-08-29 | Novus Partners Llc | Business method for billboard advertising |
| US7015875B2 (en) * | 2001-06-29 | 2006-03-21 | Novus Partners Llc | Dynamic device for billboard advertising |
| US7088352B2 (en) * | 2002-06-19 | 2006-08-08 | Novus Partners Llc | Dynamic device and method for dispensing machines |
| JP4733877B2 (ja) * | 2001-08-15 | 2011-07-27 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7960005B2 (en) * | 2001-09-14 | 2011-06-14 | Ochoa Optics Llc | Broadcast distribution of content for storage on hardware protected optical storage media |
| US7233781B2 (en) | 2001-10-10 | 2007-06-19 | Ochoa Optics Llc | System and method for emergency notification content delivery |
| JP3665030B2 (ja) * | 2002-02-19 | 2005-06-29 | Ｎｅｃマイクロシステム株式会社 | バス制御方法及び情報処理装置 |
| US6959395B2 (en) * | 2002-06-26 | 2005-10-25 | Broadcom Corporation | Method and apparatus for the conditional enablement of PCI power management |
| JP4477380B2 (ja) * | 2004-03-02 | 2010-06-09 | Ｎｅｃエレクトロニクス株式会社 | マルチレイヤシステム及びクロック制御方法 |
| JP2005250650A (ja) * | 2004-03-02 | 2005-09-15 | Nec Electronics Corp | マルチレイヤシステム及びクロック制御方法 |
| KR100630693B1 (ko) * | 2004-07-28 | 2006-10-02 | 삼성전자주식회사 | 소비 전력을 절감시키는 버스 중재 시스템 및 방법 |
| JP2007058279A (ja) * | 2005-08-22 | 2007-03-08 | Oki Electric Ind Co Ltd | パワーダウン移行システム |
| US9679602B2 (en) | 2006-06-14 | 2017-06-13 | Seagate Technology Llc | Disc drive circuitry swap |
| JP5030698B2 (ja) * | 2007-07-24 | 2012-09-19 | 株式会社リコー | 半導体装置及びノイズ低減方法 |
| US9305590B2 (en) | 2007-10-16 | 2016-04-05 | Seagate Technology Llc | Prevent data storage device circuitry swap |
| US7861192B2 (en) * | 2007-12-13 | 2010-12-28 | Globalfoundries Inc. | Technique to implement clock-gating using a common enable for a plurality of storage cells |
| US20100146169A1 (en) * | 2008-12-05 | 2010-06-10 | Nuvoton Technology Corporation | Bus-handling |
| US8966302B2 (en) * | 2010-06-23 | 2015-02-24 | Broadcom Corporation | Method for power management of data buses in electronic devices |
| US10248155B2 (en) | 2016-01-25 | 2019-04-02 | Samsung Electronics Co., Ltd. | Semiconductor device including clock generating circuit and channel management circuit |
| US10303203B2 (en) | 2016-01-25 | 2019-05-28 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor system and method for operating semiconductor device |
| US10296065B2 (en) | 2016-01-25 | 2019-05-21 | Samsung Electronics Co., Ltd. | Clock management using full handshaking |
| KR102467172B1 (ko) | 2016-01-25 | 2022-11-14 | 삼성전자주식회사 | 반도체 장치 |
| DE102017110823A1 (de) | 2016-01-25 | 2018-07-26 | Samsung Electronics Co., Ltd. | Halbleitervorrichtung, Halbleitersystem und Verfahren zum Betreiben der Halbleitervorrichtung |
| US10311191B2 (en) | 2017-01-26 | 2019-06-04 | Advanced Micro Devices, Inc. | Memory including side-car arrays with irregular sized entries |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
| US4835737A (en) * | 1986-07-21 | 1989-05-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method and apparatus for controlled removal and insertion of circuit modules |
| US5150467A (en) * | 1987-09-04 | 1992-09-22 | Digital Equipment Corporation | Method and apparatus for suspending and restarting a bus cycle |
| DE479887T1 (de) * | 1989-06-30 | 1992-12-17 | Poqet Computer Corp., Santa Clara, Calif. | Stromversorgungsmanagementsystem fuer rechner. |
| US5167024A (en) * | 1989-09-08 | 1992-11-24 | Apple Computer, Inc. | Power management for a laptop computer with slow and sleep modes |
| GB9018992D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Internal bus for work station interfacing means |
| JPH0810445B2 (ja) * | 1990-09-21 | 1996-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 動的バス調停方法及び装置 |
| US5237692A (en) * | 1990-11-09 | 1993-08-17 | Ast Research Inc. | Internal interrupt controller for a peripheral controller |
| US5410711A (en) * | 1991-02-14 | 1995-04-25 | Dell Usa, L.P. | Portable computer with BIOS-independent power management |
| JPH0776894B2 (ja) * | 1991-02-25 | 1995-08-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | プロセッサ用クロック信号の制御方法及び情報処理システム |
| US5390350A (en) * | 1991-04-22 | 1995-02-14 | Western Digital Corporation | Integrated circuit chip core logic system controller with power saving features for a microcomputer system |
| US5202966A (en) * | 1991-09-06 | 1993-04-13 | Rockwell International Corporation | Centralized bus arbitration circuit |
| US5452434A (en) * | 1992-07-14 | 1995-09-19 | Advanced Micro Devices, Inc. | Clock control for power savings in high performance central processing units |
| US5339445A (en) * | 1992-11-16 | 1994-08-16 | Harris Corporation | Method of autonomously reducing power consumption in a computer sytem by compiling a history of power consumption |
| CA2092854A1 (en) * | 1993-03-29 | 1994-09-30 | Richard C. Madter | Apparatus and method for enhancing the performance of personal computers |
| JP3460736B2 (ja) * | 1994-04-06 | 2003-10-27 | 三菱電機株式会社 | クロック制御回路 |
| US5493684A (en) * | 1994-04-06 | 1996-02-20 | Advanced Micro Devices | Power management architecture including a power management messaging bus for conveying an encoded activity signal for optimal flexibility |
-
1993
- 1993-10-01 US US08/131,092 patent/US5600839A/en not_active Expired - Lifetime
-
1994
- 1994-09-29 JP JP23474794A patent/JP3526920B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096461A (ja) * | 1995-06-14 | 1997-01-10 | United Microelectron Corp | コンピュータ装置及びその電力管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5600839A (en) | 1997-02-04 |
| JP3526920B2 (ja) | 2004-05-17 |
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