JPH11328111A

JPH11328111A - クロック同期型バス回路

Info

Publication number: JPH11328111A
Application number: JP10130916A
Authority: JP
Inventors: Hirohide Tachikawa; 博英立川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-05-14
Filing date: 1998-05-14
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】クロック同期型バス回路そのものの構造に着
目し、必要に応じて装置の使用中であっても効率の良い
節電が可能な構成を提供する。【解決手段】クロック同期型バスにブリッジチップ１
２、バスユニット１３〜１５を接続し、ユニット１３〜
１５へのクロックジェネレータ１１からのクロック供給
をＤフリップフロップ１６〜１７により制御する。各バ
スユニット１３〜１５は、ラッチトリガ信号FRAME#およ
びアドレス情報（AD0〜31)により自己がアクセス対象か
否かを認識し、これに応じてアクセス認識信号DEVSEL#
によりアクセス状態を表示する。このアクセス認識信号
DEVSEL#をその入出力タイミングにおいてＤフリップフ
ロップ１６〜１７にラッチすることにより、各バスユニ
ット１３〜１５に対するクロック供給を制御し、バスサ
イクルに関連しないユニットへのクロック供給を停止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック同期型バ
ス回路、特に、少なくとも３個以上のバス構成要素たる
バスユニットを有するクロック同期型バス回路に関する
ものである。

【０００２】

【従来の技術】従来より、コンピュータなどの装置にお
いて、クロック同期型バス上で種々の周辺装置あるいは
その駆動回路などに対してバスマスタ転送方式によりデ
ータ入出力を行なう技術が用いられている。一般に、バ
スマスタ転送方式は、ＣＰＵが転送を制御する、いわゆ
るプログラマブルＩＯ方式に比してＣＰＵに対する負荷
が小さくて済む、という利点がある。

【０００３】一方で、近年では種々の電子機器におい
て、様々な節電技術が用いられるとともに、さらなる節
電効率の向上が望まれており、クロック同期型バスにお
いても効率の良い節電技術が求められているのはいうま
でもない。

【０００４】

【発明が解決しようとする課題】従来の電子回路の節電
方式においては、デバイスに対するクロック供給を停止
することで大きな節電効果があることが知られている。
たとえば、あるデバイスの動作状態に応じて当該デバイ
ス（あるいは装置全体）に対するクロック供給を停止し
て節電を行なう方式が知られているが、クロック同期型
バス回路そのものの構造に着目した節電方式はあまり知
られていない。

【０００５】たとえば、従来のクロック同期型バス回路
における節電方式では、そのバスに対するアクセスが全
く行われていないこと、即ち、どのバスマスタもアクセ
スを要求していないことを検知して、バスクロックを停
止することで実施していた。従ってバスクロックを停止
している期間、クロック同期型バスに接続されている全
デバイスを一斉に節電状態とすることで節電を実現して
いた。

【０００６】しかし、実際のバス動作を考えてみると、
全てのバスマスタがバスアクセスを要求しない期間（ア
イドル期間）というのは非常に少ないため、アイドル期
間にのみ節電を実施しても効果的な節電効果を期待する
ことができなかった。

【０００７】また、上記の従来方式によると、バスおよ
びバスに接続されたデバイスを一斉に節電モードに移行
させることになる。これは、多くの場合、装置のほぼ全
体の機能を休眠状態に移行させることと等価であり、当
該装置の処理性能やレスポンスに影響を与える問題があ
り、逆に言えば装置の使用中に必要に応じて節電を行な
うことが困難であった。

【０００８】本発明の課題は、上記の問題を解決し、ク
ロック同期型バス回路そのものの構造に着目し、必要に
応じて装置の使用中であっても効率の良い節電が可能な
構成を提供することにある。

【０００９】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、少なくとも３個以上のバス構
成要素たるバスユニットを有するクロック同期型バス回
路において、前記各バスユニットに独立してバスクロッ
クの供給と停止が可能なクロックジェネレータと、ある
バスサイクルにおいて、バスマスタとしての第１のバス
ユニットとターゲットとしての第２のバスユニットがバ
ス上で入出力動作を実施する場合、当該バスサイクルに
関係のない第３のバスユニットに対するクロック供給を
停止し、バスサイクル終了時、再び第３のバスユニット
に対するクロック供給を再開すべく前記クロックジェネ
レータを制御する制御手段から成る構成を採用した。

【００１０】あるいはさらに、前記制御手段が、前記バ
スマスタとしての第１のバスユニットが送出したアドレ
ス情報に対して、いずれかのターゲットとしての第２の
バスユニットが反応した際に、バスサイクルに無関係な
第３のバスユニットに対するクロック供給を停止し、当
該バスサイクルの終了を示すレディ信号が検出された際
にクロックを停止していたデバイスヘのクロック供給を
再開すべく前記クロックジェネレータを制御する構成を
採用した。

【００１１】あるいはさらに、前記制御手段により、バ
スマスタとなる確率が高いバスユニットには常時クロッ
クが供給される構成を採用した。

【００１２】あるいはさらに、任意のバスユニットがバ
スマスタとなる場合、前記制御手段が、バスマスタとな
りうるユニットのバスマスタ要求信号またはバスマスタ
承認信号に基づきバスマスタとなっているバスユニット
を識別し、バスサイクル中、バスマスタとしての第１の
バスユニットおよびターゲットとしての第２のバスユニ
ットに対するクロック供給の継続を保証する構成を採用
した。

【００１３】

【発明の実施の形態】以下、図面に示す実施形態に基づ
き本発明を詳細に説明する。

【００１４】なお、本発明では、クロック同期型バスで
は、ｎｓオーダーで反応するような高速なデバイスから
μＳオーダーで反応するような低速なテバイスまでが共
存して接続されていることに着目し、各バスサイクルの
動作に必要なテバイスだけにクロックを供給し、その他
のデバイスヘのクロック供給を停止することで節電を行
なう。これによりバスサイクル実施中にも節電が可能と
なり、より効率の高い節電を実現できるものである。

【００１５】（第１の実施形態）図１は本発明を採用し
た電子機器のバス制御回路の構成を示したものである。
図１では特に断わらない限り信号論理は”Ｌ”レベル能
動であるものとする。

【００１６】図１において符号１０はコンピュータ装置
の主制御を司るＣＰＵ、１１はクロック同期型バスにク
ロックを供給するクロックジェネレータ、１２はＣＰＵ
と同期型バスの間を接続し同期型バスのバスマスタとな
るブリッジチップである。

【００１７】符号１３、１４、１５はバスマスタ機能を
持たないバスユニットで、コンピュータなどにおいて用
いられるバス入出力の可能な任意の周辺装置あるいはそ
の駆動デバイスから構成される（ＬＣＤコントローラ、
ＳＣＳＩコントローラ、各種のシリアル／パラレルイン
ターフェースなど）。符号１６、１７、１８はクリア入
力を有するＤフリップフロップである。

【００１８】クロックジェネレータ１１は、各々のバス
ユニットに対するクロック出力を別々に有しており、そ
のそれぞれの出力をＥＮ入力によって制御できる（ただ
し各ユニットへのクロックは全て同期している）。即ち
ＥＮ入力が”Ｌ”状態の時クロックが出力され、ＥＮ入
力が”Ｈ”状態の時クロックは停止される。クロックジ
ェネレータ１１の個々のクロック出力はＤフリップフロ
ップ１６〜１８の非反転出力（Ｑ）によりそれぞれ制御
される。

【００１９】ブリッジチップ１２、バスユニット１３〜
１５は不図示のデータバス、および３２ビットのアドレ
スバス（ＡＤ０〜３１）に接続されている。また、ブリ
ッジチップ１２、バスユニット１３〜１５はクロックジ
ェネレータ１１から供給されるクロックに同期して入出
力を行なう。

【００２０】アドレス情報（ＡＤ０〜３１）の入出力タ
イミングはラッチトリガ信号ＦＲＡＭＥ＃により示さ
れ、ブリッジチップ１２、バスユニット１３〜１５はア
ドレス情報をデコードすることにより自己がアクセス対
象か否かを認識し、自己がアクセス対象となっている場
合はアクセス認識信号ＤＥＶＳＥＬ＃を”Ｌ”レベルに
ドライブする。また、ブリッジチップ１２、バスユニッ
ト１３〜１５はバスアクセス終了時には、ターゲットレ
ディ信号ＴＲＤＹ＃を出力する。

【００２１】また、バスユニット１３〜１５のアクセス
認識信号ＤＥＶＳＥＬ＃はそれぞれＤフリップフロップ
１６、１７、１８のＤ端子（”Ｈ”レベルにプルアッ
プ）に入力されるとともに、イネーブル付きのバッファ
２８、２９、３０を介してワイヤードＯＲでブリッジチ
ップ１２のアクセス認識信号ＤＥＶＳＥＬ＃と結合され
ており、このワイヤードＯＲ信号はインバータ３１を介
してＤフリップフロップ１６、１７、１８のクロック入
力に導かれる。

【００２２】Ｄフリップフロップ１６〜１８のクリア
（ＣＬＲ）端子はＡＮＤゲート３２の出力端子に共通接
続され、このＡＮＤゲート３２はリセット信号ＲＳＴ＃
およびバスユニット１３〜１５のターゲットレディ信号
ＴＲＤＹ＃を入力する。

【００２３】次に上記構成における動作につき説明す
る。

【００２４】通常のコンピュータ装置においてバスマス
タ（イニシエータ）となる頻度が最も高いのはＣＰＵ１
０である。従って、本実施形態ではＣＰＵ１０のみがイ
ニシエータとして機能する場合を例にとって説明を行
う。

【００２５】ＣＰＵ１０がイニシエータとなる場合、Ｃ
ＰＵ１０自体は同期型バスに適応したインターフェース
を持たないため、ＣＰＵと同期型バス間の変換を行うブ
リッジチップ１２が必要となる。従って、本実施形態で
はブリッジチップ１２だけがバスマスタとして動作する
ことになる。

【００２６】クロックジェネレータ１１からブリッジチ
ップ１２へのクロック出力は、図示のようにクロックジ
ェネレータ１１に対応するＥＮ入力が”Ｌ”状態に固定
されていることから常時アクティブとなる。このよう
に、独占的にバスマスタとして機能する（あるいは後述
の第２の実施形態におけるようにそのように機能する確
率が高い）ブリッジチップ１２のクロックを常時アクテ
ィブに固定しておくことにより、処理効率を低下させる
心配が無く、高効率なバス入出力処理が可能となる。

【００２７】この状態でブリッジチップ１２をイニシエ
ータとするバスアクセスが開始されると、ターゲットと
なり得るバスユニット１３〜１５（Ａ〜Ｃ）はブリッジ
チップ１２が出力するアドレス情報（ＡＤ０〜３１）
と、アドレス情報のラッチトリガ信号ＦＲＡＭＥ＃によ
って、自分がバスアクセスのターゲットか否かを知るこ
とができる。

【００２８】ここで、仮にバスユニット（Ａ）１３がタ
ーゲットであるとすれば、バスユニット１３は自分がタ
ーゲットであることを認識し、アクセス認識信号ＤＥＶ
ＳＥＬ＃を”Ｌ”レベルにドライブする。このとき、同
期型バスにおいて、同時にアクセスされるターゲットは
一つだけであるため、その他のバスユニット（Ｂ、Ｃ）
１４、１５はＤＥＶＳＥＬ＃を”Ｈ”状態に制御する。

【００２９】ここで、バスユニット１２〜１５のＤＥＶ
ＳＥＬ＃信号のワイアードＯＲ信号がインバータ３１で
反転されＤフリップフロップ１６〜１８にクロックとし
て入力されているので、ＤＥＶＳＥＬ＃の立ち下がりを
トリガにその時の各バスユニット１３、１４、１５のＤ
ＥＶＳＥＬ＃信号の状態をＤフリップフロップ１６〜１
８にそれぞれラッチすることができる。

【００３０】この時の各フリップフロップ１６、１７、
１８のラッチ出力はそれぞれ”Ｌ”、”Ｈ”、”Ｈ”と
なり、Ｄフリップフロップ１６の出力だけが”Ｌ”とな
る。Ｄフリップフロップ１６〜１８の出力は、クロック
ジェネレータ１１のクロック出力イネーブル入力に接続
されているため、これによりフリップフロップから”
Ｈ”を出力しているバスユニット１４および１５に対す
るクロック出力は停止される。

【００３１】こうして、バスマスタ（イニシエータ）で
あるブリッジチップ１２から、ターゲットであるバスユ
ニット（Ａ）１３へのアクセスが、ブリッジチップ１２
とバスユニット１３のクロックをアクティブ状態とした
まま開始される。

【００３２】入出力が終了し、バスアクセスが終了する
と、バスユニット（Ａ）１３からターゲットレディ信号
ＴＲＤＹ＃が出力され、このターゲットレディ信号ＴＲ
ＤＹ＃はＡＮＤゲート３２を介してＤフリップフロップ
１６〜１８のクリア入力に接続され、Ｄフリップフロッ
プ１６〜１８の全ての出力がクリアされ”Ｌ”レベルと
なる。すなわち、バスアクセス終了時のバスユニット
（Ａ）１３のターゲットレディ信号ＴＲＤＹ＃の出力に
より全バスユニット１３〜１５へのクロック出力が再開
される。

【００３３】以上のシーケンスがバスサイクル毎に行わ
れることで、各バスサイクルにおいて入出力を行なうバ
スユニットにのみクロックを供給し、それ以外のバスユ
ニットに対するクロック供給を停止することができ、従
来よりもきめ細かい節電が可能となる。

【００３４】（第２の実施形態）以上では、ＣＰＵ１０
側、つまりブリッジチップ１２のみがイニシエータとし
て動作しマスタ転送を行なう構成を例示したが、他のバ
スユニットによるマスタ転送が行われる場合には図２に
示すような構成が考えられる。

【００３５】以下、図２の構成につき説明するが、図２
では、図１と同一ないし相当する部材には同一符号を付
してあり、その詳細な説明は省略するものとする。ま
た、図３は図２の構成における各部の信号のタイミング
を示したものである。

【００３６】図２において、符号１２はＣＰＵと同期型
バスの間を接続し、バスマスタとしてもターゲットとし
ても機能するブリッジチップ、符号１３，１４，１５は
バスユニットであるが、これらは本実施形態の場合バス
マスタ機能を有する。

【００３７】符号１６，１７，１８はクリア入力を有す
るＤフリップフロップ、１９，２０，２１は制御信号の
処理を行うＮＡＮＤゲート、２２，２３、２４はＡＮＤ
ゲート、符号２５，２６，２７，２８，２９，３０はイ
ネーブル付きのバッファである。

【００３８】本実施形態の場合、バスユニット１３〜１
５は、バスマスタ要求信号ＲＥＱ＃を介してバスの権利
を要求し、ブリッジチップ１２のバスマスタ承認信号Ｇ
ＮＴ＃を待って入出力を行なう。また、本実施形態の場
合、バスユニット１３〜１５のアクセス認識信号ＤＥＶ
ＳＥＬ＃は双方向入出力であり、バッファ２５，２６，
２７，２８，２９，３０、およびＮＡＮＤゲート１９、
２０、２１はその双方向入出力について前記実施形態同
様にＤフリップフロップ１６〜１８のクロックを制御す
るためのワイヤードＯＲ信号を形成するためのものであ
る。ＮＡＮＤゲート１９、２０、２１のバスユニット１
３〜１５側の入力はインバータ１９ａ、２０ａ、２１ａ
により反転されている。

【００３９】なお、本実施形態は、バスマスタのアービ
トレーションを行なうブリッジチップ１２へのクロック
出力を常時アクティブに固定しておくことが必要であ
る。

【００４０】図２において、ＣＰＵ１０がイニシエータ
として動作する場合は、図１とほぼ同様の動作が行なわ
れる。すなわち、ブリッジチップ１２がバスマスタの際
は、その他のバスユニット１３〜１５から出力されるバ
スマスタ要求信号ＲＥＱ＃はノンアクティブ状態の”
Ｈ”レベルである。したがって、各フリップフロップ１
６〜１８からの出力はＡＮＤゲート２２〜２４により何
らマスクされることはなく、そのままクロックジェネレ
ータ１１に伝達される。

【００４１】また、いずれのバスユニットもバスマスタ
動作を要求していないためバスマスタ承認信号ＧＮＴ１
＃〜ＧＮＴ３＃はいずれも”Ｈ”レベルであり、これに
よりアクセス認識信号ＤＥＶＳＥＬ＃を伝達するＮＡＮ
Ｄゲート１９、２０、２１の片側は”Ｈ”レベルとなっ
ており、各バスユニット１３〜１５のアクセス認識信号
ＤＥＶＳＥＬ＃の変化は、インバータ１９ａ、２０ａ、
２１ａ〜ＮＡＮＤゲート１９、２０、２１〜バッファ２
８、２９、３０およびインバータ３１を介してＤフリッ
プフロップ１６〜１８のＤ入力にそのまま反映され、こ
れにより図１の場合と同様の動作が行われる。

【００４２】図３の左半部はこの時の動作を示してお
り、ここではブリッジチップ１２がバスユニット（Ａ）
１３にアクセスしている。すなわち、バスユニット
（Ａ）１３がアクセス認識信号ＤＥＶＳＥＬ＃を”Ｌ”
レベルとすると、インバータ１９ａ、ＮＡＮＤゲート１
９を介してバッファ２８がイネーブルされ、Ｄフリップ
フロップ１６に”Ｌ”レベルがラッチされる。また、こ
の時、バスユニット（Ｂ）１４、バスユニット（Ｃ）１
５はアクセス認識信号ＤＥＶＳＥＬ＃を”Ｈ”レベルと
しているためにＤフリップフロップ１７および１８に
は”Ｈ”レベルがラッチされ、この結果、バスユニット
（Ｂ）１４、バスユニット（Ｃ）１５に対するクロック
供給が停止される。

【００４３】次に、図２において、ブリッジチップ１２
以外のバスマスタ１３〜１５によるマスタ転送が行われ
る場合の動作につき説明する。

【００４４】この時の動作は、図３の右半部に示されて
おり、この例ではバスユニット（Ａ）１３からバスユニ
ット（Ｂ）１４へのマスタアクセスが行なわれている。

【００４５】このように、ブリッジチップ１２以外のバ
スマスタ１３〜１５によるマスタ転送を行なう場合、バ
スマスタとなるバスユニットは先ずバスマスタ要求信号
ＲＥＱ＃をアクティブにする。

【００４６】たとえば、図３右半部のように、バスユニ
ット（Ａ）１３がＲＥＱ１＃信号をアクティブ（”
Ｌ”）にすると、ＡＮＤゲート２２を介してこのＲＥＱ
１＃信号の”Ｌ”レベルがクロックジェネレータ１１に
伝達され、バスユニット（Ａ）１３に対するクロック出
力がアクティブとなる。

【００４７】そして、バスマスタ要求を出力したバスユ
ニット１３は、バスアービタとしての機能も有するブリ
ッジチップ１２からのバスマスタ承認信号ＧＮＴ１＃を
待ち、それがアクティブ（”Ｌ”）になるとバスマスタ
転送を開始する。

【００４８】この時、バスマスタとして動作するバスユ
ニット１３にとってアクセス認識信号ＤＥＶＳＥＬ＃は
入力となるため、ブリッジチップ１２より返されたＧＮ
Ｔ１＃信号によりイネーブル付きバッファ２５がイネー
ブルとなり、また、同時にＮＡＮＤゲート１９を介して
イネーブル付きバッファ２８がディセーブルとなり、Ｄ
ＥＶＳＥＬ＃の入出力が衝突しないように制御される。

【００４９】ここでバスユニット（Ａ）１３のバスマス
タアクセスのターゲットがバスユニット（Ｂ）１４であ
る場合、バスユニット１４が出力するＤＥＶＳＥＬ＃信
号は、インバータ２０ａにより反転された後ＮＡＮＤゲ
ート２０に入力される。

【００５０】この時、バスユニット１４はバスマスタ動
作を行っていないため、ＧＮＴ２＃信号（不図示）は”
Ｈ”状態となっており、したがって、ＮＡＮＤゲート２
０からは”Ｌ”状態の信号が出力される。この信号は、
さらにイネーブル付きバッファ２９、および２５を介し
てバスマスタであるバスユニット１３のＤＥＶＳＥＬ＃
端子に伝えられる。

【００５１】また、このＤＥＶＳＥＬ＃信号のインバー
タ３１により反転された信号によって各バスユニット１
３〜１５のＤＥＶＳＥＬ＃状態が各々フリップフロップ
１６〜１８にラッチされる。

【００５２】この例、つまりバスユニット（Ａ）１３の
バスマスタアクセスのターゲットがバスユニット（Ｂ）
１４である場合は、Ｄフリップフロップ１８には”Ｈ”
レベルがラッチされ、バスユニット（Ｃ）１５に対する
クロック出力が停止される。なお、バスユニット１３
（Ａ）に対するクロック出力は、ＡＮＤゲート２２を介
して、ＲＥＱ１＃がアクティブである期間の間、Ｄフリ
ップフロップ１６の出力がどのような値であろうと保証
される。

【００５３】その後、サイクル終了後、ＴＲＤＹ＃信号
がバスユニット（Ｂ）１４から出力されることにより、
全フリップフロップ１６〜１８の出力はクリアされ”
Ｌ”レベルとなり、全バスユニット１３〜１５へのクロ
ック出力が再開される。

【００５４】以上のような構成により、ブリッジチップ
１２以外のバスユニットによるマスタ転送が行われる場
合においても、各バスサイクルにおいて入出力を行なう
バスユニットにのみクロックを供給し、それ以外のバス
ユニットに対するクロック供給を停止することができ、
従来よりもきめ細かい節電が可能となる。

【００５５】以上、２つの実施形態を示したが、いずれ
の実施形態においても、クロック同期型バス回路そのも
のの構造に着目し、バスの制御信号の状態に基づきクロ
ックジェネレータから個々のバスユニットへのクロック
供給を制御し、バスサイクルに必要なバスユニット以外
のクロックを停止することにより効果的な節電が可能に
なる。

【００５６】また、本発明ではバスに接続されたユニッ
トを一斉に節電モードに移行させることがないので、従
来のように装置の処理性能やレスポンスに影響を与える
ことがなく、装置の使用中に必要に応じて節電を行なう
ことができ、無駄な電力消費を回避できる。特に、本発
明によれば、モバイル型のコンピュータなどバッテリー
駆動の装置では、バッテリーによる駆動時間を大きく延
長する効果を期待できる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
少なくとも３個以上のバス構成要素たるバスユニットを
有するクロック同期型バス回路において、前記各バスユ
ニットに独立してバスクロックの供給と停止が可能なク
ロックジェネレータと、あるバスサイクルにおいて、バ
スマスタとしての第１のバスユニットとターゲットとし
ての第２のバスユニットがバス上で入出力動作を実施す
る場合、当該バスサイクルに関係のない第３のバスユニ
ットに対するクロック供給を停止し、バスサイクル終了
時、再び第３のバスユニットに対するクロック供給を再
開すべく前記クロックジェネレータを制御する制御手段
から成る構成を採用しており、バスサイクルに必要なバ
スユニット以外のクロックを停止することにより効果的
な節電が可能であり、また、バスに接続されたユニット
を一斉に節電モードに移行させることがないので、従来
のように装置の処理性能やレスポンスに影響を与えるこ
とがなく、装置の使用中に必要に応じて非常に高度な節
電制御を行なうことができる、という優れた効果があ
る。

【００５８】特に、前記制御手段が、前記バスマスタと
しての第１のバスユニットが送出したアドレス情報に対
して、いずれかのターゲットとしての第２のバスユニッ
トが反応した際に、バスサイクルに無関係な第３のバス
ユニットに対するクロック供給を停止し、当該バスサイ
クルの終了を示すレディ信号が検出された際にクロック
を停止していたデバイスヘのクロック供給を再開すべく
前記クロックジェネレータを制御する構成によれば、ク
ロック同期型バス回路そのものの構造に着目し、バスの
制御信号の状態に基づきクロックジェネレータから個々
のバスユニットへのクロック供給を制御することによ
り、従来のようにバスに接続されたユニットを一斉に節
電モードに移行させることなく、効果的な節電制御を行
なうことができる、という優れた効果がある。

【００５９】また、前記制御手段により、バスマスタと
なる確率が高いバスユニットに常時クロックが供給され
る構成を採用することにより、処理効率を低下させる心
配が無く、高効率なバス入出力処理が可能となる利点が
ある。

【００６０】あるいはさらに、任意のバスユニットがバ
スマスタとなる場合、前記制御手段が、バスマスタとな
りうるユニットのバスマスタ要求信号またはバスマスタ
承認信号に基づきバスマスタとなっているバスユニット
を識別し、バスサイクル中、バスマスタとしての第１の
バスユニットおよびターゲットとしての第２のバスユニ
ットに対するクロック供給の継続を保証する構成によれ
ば、任意のバスユニットがバスマスタとなる場合におい
てもクロック同期型バス回路そのものの構造を利用して
バスの制御信号の状態に基づきクロックジェネレータか
ら個々のバスユニットへのクロック供給を制御すること
により、従来のようにバスに接続されたユニットを一斉
に節電モードに移行させることなく効果的な節電制御を
行なうことができる、という優れた効果がある。

【図面の簡単な説明】

【図１】本発明を採用したクロック同期型バス回路の第
１の実施形態に係わる構成を説明する回路図である。

【図２】本発明を採用したクロック同期型バス回路の第
２の実施形態に係わる構成を説明する回路図である。

【図３】図２のクロック同期型バス回路の各部の信号波
形を示したタイミングチャート図である。

【符号の説明】

１１クロックジェネレータ１２ブリッジチップ１３〜１５バスユニット１６〜１８Ｄフリップフロップ１９〜２１ＮＡＮＤゲート２１ａ、１９ａ、２０ａ、３２インバータ２５〜３０バッファ３１インバータ３２ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】少なくとも３個以上のバス構成要素たる
バスユニットを有するクロック同期型バス回路におい
て、前記各バスユニットに独立してバスクロックの供給と停
止が可能なクロックジェネレータと、あるバスサイクルにおいて、バスマスタとしての第１の
バスユニットとターゲットとしての第２のバスユニット
がバス上で入出力動作を実施する場合、当該バスサイク
ルに関係のない第３のバスユニットに対するクロック供
給を停止し、バスサイクル終了時、再び第３のバスユニ
ットに対するクロック供給を再開すべく前記クロックジ
ェネレータを制御する制御手段から成ることを特徴とす
るクロック同期型バス回路。
【請求項２】前記制御手段が、前記バスマスタとして
の第１のバスユニットが送出したアドレス情報に対し
て、いずれかのターゲットとしての第２のバスユニット
が反応した際に、バスサイクルに無関係な第３のバスユ
ニットに対するクロック供給を停止し、当該バスサイク
ルの終了を示すレディ信号が検出された際にクロックを
停止していたデバイスヘのクロック供給を再開すべく前
記クロックジェネレータを制御することを特徴とする請
求項１に記載のクロック同期型バス回路。
【請求項３】前記制御手段により、バスマスタとなる
確率が高いバスユニットには常時クロックが供給される
ことを特徴とする請求項１に記載のクロック同期型バス
回路。
【請求項４】任意のバスユニットがバスマスタとなる
場合、前記制御手段が、バスマスタとなりうるユニット
のバスマスタ要求信号またはバスマスタ承認信号に基づ
きバスマスタとなっているバスユニットを識別し、バス
サイクル中、バスマスタとしての第１のバスユニットお
よびターゲットとしての第２のバスユニットに対するク
ロック供給の継続を保証することを特徴とする請求項１
に記載のクロック同期型バス回路。