JP3914404B2

JP3914404B2 - 省電力インターフェース装置及び省電力方法

Info

Publication number: JP3914404B2
Application number: JP2001285969A
Authority: JP
Inventors: 睦難波
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2007-05-16
Anticipated expiration: 2021-09-19
Also published as: JP2003099149A

Description

【０００１】
【発明の属する技術分野】
本発明は、省電力インターフェース装置に関し、さらに詳しくは、選択された回路にクロックを供給して省電力化を図った、省電力インターフェース装置に関するものである。
【０００２】
【従来の技術】
従来から、ハードウェアの省電力化手法としては、半導体のスイッチング時の消費電力が大きいことに着目して、ハードウェア全体あるいは部分的にクロックを停止させたり、クロック周波数の低減といった手法が提案されている。例えば、特開平５−２７４０５４号公報によると、２つ以上のバスマスタとなりえるデバイスを有する情報処理装置の省電力化を図る技術について開示されている。それによると、１つのデバイスがバスマスタとなっているときに、他のバスマスタとなり得るデバイスのクロックの供給を停止し、省電力化を図る。
【０００３】
【発明が解決しようとする課題】
単一のＣＰＵを有するシステムでは、周辺装置に対するＣＰＵのアクセスは当然ながら複数同時には発生しない。従って、現在ＣＰＵアクセスを受け付ける周辺装置内の全ての回路モジュールが動作している必要はなく、ＣＰＵからのアクセスが無いのにクロック供給を受けているモジュールが複数あれば、それだけ無駄な電力を消費していることになる。また、単一のメモリインターフェースを持ち、且つ複数のメモリインターフェースのバスマスタとなるＤＭＡＣ（Direct Memory Access Controller）を持つシステムにはアクセス調停をおこなうアービタを有するが、アービタに対してアクセス要求を出しているのに、アクセス許可が得られないまま待たされる間、無駄な消費電力が発生する。
本発明は、かかる課題に鑑み、ＣＰＵアクセス発生時のみクロックが選択的に供給される内部レジスタアクセス制御回路を持ち、メモリアクセスリクエストが直ちに許可されない場合に一時的にクロック供給が停止するＤＭＡＣを持つ省電力インターフェース装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明はかかる課題を解決するために、請求項１の発明は、複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、中央制御装置とのインターフェースを制御するＣＰＵインターフェース部と、メモリアクセスのインターフェースを制御するメモリ・アクセス・インターフェース部と、前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力インターフェース装置において、前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする。
アービタは各ＤＭＡＣからのアクセスリクエスト信号を入力して、各ＤＭＡＣへのグラント（許可）信号を出力にもつ。調停機構により、今アクセスを許可するＤＭＡＣをひとつ選択する。この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト検出フラグを持つ。また、アービタは他のＤＭＡＣがアクセス中は直ちにグラント信号を出せない。また、アービタに対してリクエストを出しても直ちにグラント信号が発生されるとは限らない。そこで、リクエストを出した後、一定時間経過後グラント信号がこなかった場合、内部イネーブル信号をディセーブルにして、クロックを停止する。その後の制御はグラント信号により行う。
【０００５】
また、請求項２の発明は、前記ＣＰＵインターフェース部は、前記中央制御装置からのアドレスを解読するアドレスデコーダ部と、前記メモリ・アクセス・インターフェース部に対してクロック許可信号を発行するクロックイネーブル生成部と、を有し、メモリインターフェースとのインターフェース制御を行うメモリインターフェース制御部と、データを一時的に蓄積するデータバッファと、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、クロック入力を前記クロックイネーブル信号により有効にする第１のクロック選択回路と、前記内部レジスタ群を制御する内部レジスタアクセス制御部と、を更に備え、前記アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力し、前記内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とすることを特徴とする。
２重化システムではなく、単一のＣＰＵを有するシステムでは、周辺装置に対するＣＰＵのアクセスは当然ながら複数同時には発生しない。従って、現在ＣＰＵアクセスを受け付ける周辺装置内の全ての回路モジュールが動作している必要はなく、ＣＰＵからのアクセスが無い回路モジュールへのクロック供給を停止すれば、無駄な電力を消費することが無くなる。また、ＣＰＵによるある一つのダイレクト・メモリアクセス・コントローラの内部レジスタアクセスが発生すると、まずＣＰＵインタフェース部でアドレスがデコードされ、アクセス対象のＤＭＡＣを判定する。次に対象ＤＭＡＣへのクロックイネーブル信号をイネーブルにして、ＣＰＵインタフェース信号をそのまま渡す。後は対象ＤＭＡＣの内部レジスタアクセス制御部がレジスタアクセスを処理する。ＣＰＵインタフェースでは内部レジスタアクセスの終了を検出して、このＤＭＡＣへのクロックイネーブル信号を再びディセーブルにする。内部レジスタは内部レジスタアクセス制御部にクロックが供給されない場合も値を保持するので、アービタインタフェース、外部装置インタフェース制御部が内部レジスタを問題なく参照できる。
【０００６】
また、請求項３の発明は、複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、入出力バスのインターフェース制御するＰＣＩターゲット制御部と、メモリアクセスのインターフェースを制御するＰＣＩマスタ制御部と、前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力インターフェース装置において、前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする。
請求項１と同様の作用効果を奏する。
また、請求項４の発明は、前記ＰＣＩターゲット制御部は、前記入出力バスからのアドレスを解読するアドレスデコーダ部と、メモリ・アクセス・インターフェース部に対してクロック許可信号を発行するクロックイネーブル生成部と、前記ダイレクト・メモリアクセス・コントローラの内部レジスタ群のアドレス設定するコンフィギュレーションレジスタとを有し、メモリインターフェースとのインターフェース制御を行うメモリインターフェース制御部と、データを一時的に蓄積するデータバッファと、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、クロック入力を前記クロックイネーブル信号により有効にする第１のクロック選択回路と、前記内部レジスタ群を制御する内部レジスタアクセス制御部と、を更に備え、前記アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力し、前記内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とすることを特徴とする。
請求項２と同様の作用効果を奏する。
【０００７】
また、請求項５の発明は、複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、中央制御装置とのインターフェースを制御するＣＰＵインターフェース部と、メモリアクセスのインターフェースを制御するメモリ・アクセス・インターフェース部と、前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力方法において、前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする。
また、請求項６の発明は、複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、入出力バスのインターフェース制御するＰＣＩターゲット制御部と、メモリアクセスのインターフェースを制御するＰＣＩマスタ制御部と、前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力方法において、前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１は、本発明の第１の実施形態の省電力インタフェース装置のブロック図である。この省電力インタフェース装置１０の構成は、複数の外部装置Ａ２２、外部装置Ｂ２３、外部装置Ｘ２４と、それぞれに対応して接続されたＤＭＡＣ−Ａ５、ＤＭＡＣ−Ｂ６、ＤＭＡＣ−Ｘ７と、ＣＰＵ２０と接続されインターフェース制御を司るＣＰＵインタフェース部１と、メモリ２１と接続されインターフェース制御を司るメモリインタフェース部４と、前記ＤＭＡＣのアクセス許可を制御するアービタ６０とで構成される。ＣＰＵインタフェース部１内には内部レジスタアクセスのアドレスをデコードし、装置内のどのＤＭＡＣのレジスタかを判定するアドレスデコード部２と、デコード先のＤＭＡＣに対してクロック供給をイネーブルにするクロックイネーブル生成部３を持つ。アービタ６０はＤＭＡＣ−Ａ５からＤＭＡＣ−Ｘ７のメモリアクセスを調停する。また、各回路は内部ＣＰＵインターフェース８と内部アービタ／メモリインターフェース９により接続されている。
図２は、本発明の第１のＤＭＡＣの内部ブロック図である。このＤＭＡＣ３０の構成は、前記アービタ６０とのリクエスト信号３９と許可信号のインターフェースを制御するアービタ・インターフェース制御部３４と、メモリインターフェース４とのインターフェース制御を行うメモリインターフェース制御部４４と、データを一時的に蓄積するデータバッファ３５と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部３６とから成るデータ転送ブロック４２と、クロック信号３７を前記クロックイネーブル信号３８により有効にするセレクタ回路３１と、複数の内部レジスタ群３３を制御する内部レジスタアクセス制御部３２により構成されている。
【００１０】
次に、図１、図２を併せて参照しながら内部レジスタアクセスの流れを説明する。まず初期状態は、ＣＰＵインタフェース部１から全てのＤＭＡＣに対してクロックイネーブル信号３８をディセーブル状態にする。この時点で各ＤＭＡＣの内部レジスタアクセス制御部３２にはクロックが供給されず、動作が停止している。ここでＣＰＵ２０から、あるひとつのＤＭＡＣの内部レジスタアクセスが発生すると、まずＣＰＵインタフェース部１でアドレスデコード部２によりアドレスがデコードされ、アクセス対象のＤＭＡＣを判定する。次に、対象ＤＭＡＣへのクロックイネーブル信号３８をクロックイネーブル生成部３よりイネーブルにして、ＣＰＵインタフェース信号をそのまま渡す。後は、対象ＤＭＡＣの内部レジスタアクセス制御部３２がレジスタアクセスを処理する。ＣＰＵインタフェース部１では内部レジスタアクセスのトランザクション終了を検出して、このＤＭＡＣへのクロックイネーブル信号３８を再びディセーブルにする。内部レジスタ群３３は内部レジスタアクセス制御部３２にクロックが供給されない場合も値を保持するので、アービタインタフェース制御部３４、外部装置インタフェース制御部３６が内部レジスタ群３３を参照することができる。
以上のようにＤＭＡＣの動作で使用頻度の比較的少ない内部レジスタアクセス制御部を、アクセス時のみクロック供給して動作させることで、無駄な電力消費を低減することができる。
【００１１】
図３は、本発明の第２の実施形態のアービタのブロック図である。アービタ６００は各ＤＭＡＣからのアクセスリクエスト信号６５を入力し、各ＤＭＡＣへのグラント信号６６を出力する。調停機構６４により、今アクセスを許可するＤＭＡＣをひとつ選択する。この他に各ＤＭＡＣに対応したＤＭＡＣリクエスト検出フラグ６１〜６３を持つ。
図４は、本発明の第２の実施形態のＤＭＡＣブロック図である。同じ構成要素には同じ参照番号が付されているので、重複する説明は省略する。図３が図２と異なる点は、セレクタＢ５１と図１のＤＭＡＣに加えて、アービタインタフェース制御部３４からの内部イネーブル信号５３と、アービタ６０からのグラント信号４０の論理和をとるＯＲ回路５２と、クロックを入力するセレクタＢ５１を追加した点である。これにより、内部イネーブル信号５３がイネーブル状態の時のみデータ転送ブロック４２にクロック５４を供給する。外部装置によっては、クロックを停止するとデータ転送が破綻してしまうような場合は、クロック５４を停止する範囲から外部装置インタフェース制御部３６を除外してもよい。
【００１２】
次に、外部装置からデータを受け取ったいずれかのＤＭＡＣがメモリにアクセスする場合の動作を説明する。まず初期状態は、アービタ６０内のリクエスト検出フラグ６１〜６３はすべて０である。この時メモリアクセスのリクエスト６５がＤＭＡＣから発生する。もし他のＤＭＡＣがメモリアクセスをしていなければ、アービタ６０はこのＤＭＡＣに対して直ちにグラント６６（許可）を発行する。一方、他のＤＭＡＣがメモリアクセス中の場合には、アービタ６０は直ちにグラントを発行できない。リクエスト６５を出したＤＭＡＣはリクエストを出した後からグラント信号６６をクロックでサンプリングし、一定期間内にグラントが来なければ、内部イネーブル信号５３をディセーブルにして、データ転送ブロック４２へのクロック５４を停止する。アービタ側ではこのＤＭＡＣに対してグラントは発行しなかったが、このＤＭＡＣに対応する内部のＤＭＡＣリクエスト検出フラグを立てる。他のＤＭＡＣのメモリアクセス動作が完了し、このＤＭＡＣへのメモリアクセスが許可できる状態になると、アービタ６０はこのＤＭＡＣに対してグラント信号６６を出力する。このグラント４０によりセレクタＢ５１がイネーブルになり、クロック５４が再び供給される。データ転送ブロック４２は再起動した後、内部イネーブル信号５３をイネーブル状態にして、メモリアクセスを実行する。
以上によりＤＭＡＣがメモリアクセスリクエストを出して、グラントを待つ間にクロックを停止するので無駄な電力消費が低減できる。
【００１３】
図５は、本発明の第３の実施形態の省電力インタフェース装置のブロック図である。ここで、ＤＭＡＣ、及びアービタは第２の実施形態と同様の構成である。同じ構成要素には同じ参照番号が付されているので、重複する説明は省略する。図５が図１と異なる点は、ＣＰＵインターフェース部１とメモリインターフェース部４が、ＰＣＩ（Peripheral Component Interconnect）ターゲット制御部７１と、ＰＣＩマスター制御部７５に代わった点である。ＰＣＩターゲット制御部７１は、ＰＣＩバス７６からのアドレスを解読するアドレスデコード部７２と、それにより選択されたＤＭＡＣにイネーブル信号を生成するクロックイネーブル生成部７３と、アドレスをマッピングするコンフィギュレーションレジスタ７４を有する。ＰＣＩターゲット制御部７１と、ＰＣＩマスター制御部７５はＰＣＩバス７６に接続され、ＣＰＵからの内部レジスタのアクセス、及びＰＣＩコンフィギュレーションレジスタ７４へのアクセスはＰＣＩターゲット制御部７１により応答制御される。一方ＤＭＡによるメモリアクセスはＰＣＩマスター制御部７５よりアクセス制御される。ＰＣＩの仕様により、本装置の内部レジスタ群３３は、コンフィギュレーションレジスタ７４のアドレスに設定されるベースアドレスからのメモリ空間にマッピングされる。一旦このマッピングが完了すると、ＰＣＩターゲット制御部７１は、他のＰＣＩマスターからのマッピングされた内部レジスタへのアクセス要求（通常はＣＰＵからのアクセス要求）をデコードして応答する。本実施形態のＰＣＩターゲット制御部７１は、クロックイネーブル生成部７３を持ち、ＰＣＩバス７６上で発生したアクセス要求が本装置宛ての場合のみ、クロックイネーブル信号３８をイネーブルにし、それ以外はディセーブル状態にする。これにより内部レジスタアクセス時以外は内部レジスタ制御部３２へのクロック供給が停止される。
また、データ転送ブロック側については、メモリーインタフェースがＰＣＩマスター制御部７５に置き換わったのみで、前記第２の実施形態同様、グラント待ちの間クロックの停止ができる。以上により、内部レジスタアクセス制御部３２とデータ転送ブロック４２双方で無駄な電力消費を低減することができる。
【００１４】
【発明の効果】
以上記載のごとく本発明によれば、請求項１、５は、アービタの調停手段は、前記ＤＭＡＣの何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行しないので、不必要な電力を消費することがない。また、データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とするので、アービタに対してリクエストを出してグラント信号が来るまでの待ち時間の無駄な電力消費を抑えることができる。
請求項２は、アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力するので、無駄な電力を消費することが無くなる。また、内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とするので、レジスタの内容を保持しながら、電力消費を抑えることができる。
請求項３、６は、アービタの調停手段は、前記ＤＭＡＣの何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行しないので、不必要な電力を消費することがない。また、データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とするので、アービタに対してリクエストを出してグラント信号が来るまでの待ち時間の無駄な電力消費を抑えることができる。
請求項４は、アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力するので、不必要なＰＣＩターゲット制御部のアクセスを停止して、省電力化することができる。また、内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とするので、レジスタの内容を保持しながら、電力消費を抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の省電力インタフェース装置のブロック図である。
【図２】本発明の第１のＤＭＡＣの内部ブロック図である。
【図３】本発明の第２の実施形態のアービタのブロック図である。
【図４】本発明の第２の実施形態のＤＭＡＣブロック図である。
【図５】本発明の第３の実施形態の省電力インタフェース装置のブロック図である。
【符号の説明】
１ＣＰＵインタフェース部、２アドレスデコード部、３クロックイネーブル生成部、４メモリインタフェース部、５ＤＭＡＣ−Ａ、６ＤＭＡＣ−Ｂ、７ＤＭＡＣ−Ｘ、８内部ＣＰＵインターフェース、９内部アービタ／メモリインターフェース、１０省電力インタフェース装置、２０ＣＰＵ、２１メモリ、２２外部装置Ａ、２３外部装置Ｂ、２４外部装置Ｘ

Claims

複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、
中央制御装置とのインターフェースを制御するＣＰＵインターフェース部と、メモリアクセスのインターフェースを制御するメモリ・アクセス・インターフェース部と、
前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力インターフェース装置において、
前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、
前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、
該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、
前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする省電力インターフェース装置。
前記ＣＰＵインターフェース部は、前記中央制御装置からのアドレスを解読するアドレスデコーダ部と、前記メモリ・アクセス・インターフェース部に対してクロック許可信号を発行するクロックイネーブル生成部と、を有し、
メモリインターフェースとのインターフェース制御を行うメモリインターフェース制御部と、データを一時的に蓄積するデータバッファと、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、クロック入力を前記クロックイネーブル信号により有効にする第１のクロック選択回路と、前記内部レジスタ群を制御する内部レジスタアクセス制御部と、を更に備え、
前記アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力し、前記内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とすることを特徴とする請求項１記載の省電力インターフェース装置。
複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、
入出力バスのインターフェース制御するＰＣＩターゲット制御部と、
メモリアクセスのインターフェースを制御するＰＣＩマスタ制御部と、
前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力インターフェース装置において、
前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、
前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、
該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする省電力インターフェース装置。
前記ＰＣＩターゲット制御部は、前記入出力バスからのアドレスを解読するアドレスデコーダ部と、メモリ・アクセス・インターフェース部に対してクロック許可信号を発行するクロックイネーブル生成部と、前記ダイレクト・メモリアクセス・コントローラの内部レジスタ群のアドレス設定するコンフィギュレーションレジスタとを有し、
メモリインターフェースとのインターフェース制御を行うメモリインターフェース制御部と、データを一時的に蓄積するデータバッファと、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、クロック入力を前記クロックイネーブル信号により有効にする第１のクロック選択回路と、前記内部レジスタ群を制御する内部レジスタアクセス制御部と、を更に備え、
前記アドレスデコーダ部により解読されたアドレスに該当する前記ダイレクト・メモリアクセス・コントローラに対して前記クロックイネーブル生成部からクロックイネーブル信号を入力し、前記内部レジスタアクセス制御部は、前記クロック選択回路が前記クロックを選択した場合、前記内部レジスタアクセス制御部を稼動可能とすることを特徴とする請求項３記載の省電力インターフェース装置。
複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、
中央制御装置とのインターフェースを制御するＣＰＵインターフェース部と、メモリアクセスのインターフェースを制御するメモリ・アクセス・インターフェース部と、
前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力方法において、
前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、
前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、
該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、
前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする省電力方法。
複数の外部装置に対応して接続され、動作制御するための内部レジスタ群を有するダイレクト・メモリアクセス・コントローラと、
入出力バスのインターフェース制御するＰＣＩターゲット制御部と、
メモリアクセスのインターフェースを制御するＰＣＩマスタ制御部と、
前記ダイレクト・メモリアクセス・コントローラのアクセス許可を制御するアービタと、前記アービタとのアクセスの要求信号と許可信号のインターフェースを制御するアービタ・インターフェース制御部と、を備えた省電力方法において、
前記アービタは前記ダイレクト・メモリアクセス・コントローラからの要求を検出する検出フラグを格納するフラグ格納手段と、該検出フラグから何れか１つを選択して前記ダイレクト・メモリアクセス・コントローラに許可信号を出力する調停手段とを有し、
前記ダイレクト・メモリアクセス・コントローラは、前記アービタ・インターフェース制御部からの内部イネーブル信号と前記アービタの許可信号との論理和をとる論理和回路と、該論理和回路の出力によりクロック入力を有効にする第２のクロック選択回路と、前記外部装置とのインターフェースを制御する外部装置インターフェース制御部とから成るデータ転送ブロックと、を更に備え、
該調停手段は、前記ダイレクト・メモリアクセス・コントローラ何れかがアクセス中は、該アクセスが終了するまで前記許可信号を発行せず、前記データ転送ブロックは、前記第２のクロック選択回路が前記クロックを選択した場合、前記データ転送ブロックを稼動可能とすることを特徴とする省電力方法。