JPH06139189A - 共有バス調停機構 - Google Patents
共有バス調停機構Info
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- JPH06139189A JPH06139189A JP4292835A JP29283592A JPH06139189A JP H06139189 A JPH06139189 A JP H06139189A JP 4292835 A JP4292835 A JP 4292835A JP 29283592 A JP29283592 A JP 29283592A JP H06139189 A JPH06139189 A JP H06139189A
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- cpu
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】複数プロセッサを有するシステムにおいて、共
有バスの有効利用度を改善する。 【構成】共有のアドレスバス及びデータバスを備えるマ
ルチプロセッサシステムにおいて、共有バスにアクセス
するアドレス及び、ステータスサンプリング信号１０２
を出力するバス調停回路３、バスステータス１０４を入
力し、ステータスサンプリング信号１０２に同期する形
でバスステータス１０４をデコードするプロセッサステ
ータス検出回路６、デコードされたバスステートＴi に
応じて出力される駆動信号により駆動され、動作クロッ
クを変調して出力するＣＰＵ(1) クロック変調回路７、
並びにＣＰＵ(1) １及びＣＰＵ(2) ２より出力されるア
ドレス及びデータを入力して、ステータスサンプリング
信号１０２を介してアドレス及びデータを選択して共有
バスに出力するアドレスバス切替回路４及びデータバス
切替回路５を少なくとも備える。
有バスの有効利用度を改善する。 【構成】共有のアドレスバス及びデータバスを備えるマ
ルチプロセッサシステムにおいて、共有バスにアクセス
するアドレス及び、ステータスサンプリング信号１０２
を出力するバス調停回路３、バスステータス１０４を入
力し、ステータスサンプリング信号１０２に同期する形
でバスステータス１０４をデコードするプロセッサステ
ータス検出回路６、デコードされたバスステートＴi に
応じて出力される駆動信号により駆動され、動作クロッ
クを変調して出力するＣＰＵ(1) クロック変調回路７、
並びにＣＰＵ(1) １及びＣＰＵ(2) ２より出力されるア
ドレス及びデータを入力して、ステータスサンプリング
信号１０２を介してアドレス及びデータを選択して共有
バスに出力するアドレスバス切替回路４及びデータバス
切替回路５を少なくとも備える。
Description
【０００１】
【産業上の利用分野】本発明は共有バス調停機構に関
し、特に複数プロセッサを共有バスを介して運用する際
に利用する共有バス調停機構に関する。
し、特に複数プロセッサを共有バスを介して運用する際
に利用する共有バス調停機構に関する。
【０００２】
【従来の技術】従来のマルチプロセッサシステムにおけ
る、共有バスを使用する場合のプロトコルについて、図
３を用いて、３２ビット拡張スロットバス・アーキテク
チャの一つであるＥＩＳＡバスを引用して説明する。図
３は、従来の共有バス調停機構を示すプロック図であ
り、ＣＰＵバスリクェスト１０４、ＤＭＡリクェスト１
０５、ＭＲＥＱ１０６、リフレッシュリクェスト１０
７、ＣＰＵホールドアクノリッジ１０８、ＣＰＵホール
ドリクェスト１０９、ＤＭＡアクノリッジ１１０および
ＭＡＫ１１１を含む各信号に対応して、ホストＣＰＵ９
と、ＤＭＡコントローラ１０と、ＥＩＳＡバスマスタ１
１と、ＤＲＡＭリフレッシュコントローラ１２と、集中
型アービトレーションコントロール回路１４とを備えて
構成される。なお、図３の共有バス調停機構は、ＥＩＳ
Ａバス仕様書内の図をベースとしている。
る、共有バスを使用する場合のプロトコルについて、図
３を用いて、３２ビット拡張スロットバス・アーキテク
チャの一つであるＥＩＳＡバスを引用して説明する。図
３は、従来の共有バス調停機構を示すプロック図であ
り、ＣＰＵバスリクェスト１０４、ＤＭＡリクェスト１
０５、ＭＲＥＱ１０６、リフレッシュリクェスト１０
７、ＣＰＵホールドアクノリッジ１０８、ＣＰＵホール
ドリクェスト１０９、ＤＭＡアクノリッジ１１０および
ＭＡＫ１１１を含む各信号に対応して、ホストＣＰＵ９
と、ＤＭＡコントローラ１０と、ＥＩＳＡバスマスタ１
１と、ＤＲＡＭリフレッシュコントローラ１２と、集中
型アービトレーションコントロール回路１４とを備えて
構成される。なお、図３の共有バス調停機構は、ＥＩＳ
Ａバス仕様書内の図をベースとしている。
【０００３】図３において、ＥＩＳＡバスのバスアービ
トレーションにおいては、ホストＣＰＵ９、ＤＭＡコン
トローラ１０、ＥＩＳＡバスマスタ１１およびＤＲＡＭ
リフレッシュコトローラ１２により、バスのアクセス権
が獲得される。また、ＣＰＵバスリクェスト１０４、Ｄ
ＭＡリクェスト１０５、ＭＲＥＱ１０６およびリフレッ
シュリクェスト１０７等を含む、多数のデバイスからの
リクェストを処理するために、集中型アービトレーショ
ンコントロール回路１４が設けられている。この集中型
アービトレーションコントロール回路１４においては、
デバイス間において決められている優先度に基づいて、
バスのアクセス権が決定され、ホストＣＰＵ９、ＤＭＡ
コントローラ１０、ＥＩＳＡバスマスタ１１およびＤＲ
ＡＭリフレッシュコントローラ１２に対して、それぞれ
ＣＰＵホールドアクノリッジ１０８、ＤＭＡアクノリッ
ジ１１０、ＭＡＫ１１１およびリフレッシュアクノリッ
ジ１１２が出力されて、当該バスの使用権が通知され
る。
トレーションにおいては、ホストＣＰＵ９、ＤＭＡコン
トローラ１０、ＥＩＳＡバスマスタ１１およびＤＲＡＭ
リフレッシュコトローラ１２により、バスのアクセス権
が獲得される。また、ＣＰＵバスリクェスト１０４、Ｄ
ＭＡリクェスト１０５、ＭＲＥＱ１０６およびリフレッ
シュリクェスト１０７等を含む、多数のデバイスからの
リクェストを処理するために、集中型アービトレーショ
ンコントロール回路１４が設けられている。この集中型
アービトレーションコントロール回路１４においては、
デバイス間において決められている優先度に基づいて、
バスのアクセス権が決定され、ホストＣＰＵ９、ＤＭＡ
コントローラ１０、ＥＩＳＡバスマスタ１１およびＤＲ
ＡＭリフレッシュコントローラ１２に対して、それぞれ
ＣＰＵホールドアクノリッジ１０８、ＤＭＡアクノリッ
ジ１１０、ＭＡＫ１１１およびリフレッシュアクノリッ
ジ１１２が出力されて、当該バスの使用権が通知され
る。
【０００４】例えば、ホストＣＰＵ９とＤＭＡコントロ
ーラ１０の２者間においてバスアクセス権を決定する場
合においては、両者の優先度をホストＣＰＵ９＜ＤＭＡ
コントローラ１０とすると、ＤＭＡコントローラ１０よ
りＤＭＡリクェスト１０５が出力された場合には、集中
型アービトレーションコントロール回路１４よりは、ホ
ストＣＰＵ９に対してＣＰＵホールドリクェスト１０９
が出力されて、ホストＣＰＵ９は強制的にホールド状態
に設定され、バスはＤＭＡコントローラ１０により占有
される状態となる。ＥＩＳＡバスにおいて示されるよう
に、従来は、一般に優先度の低いデバイスを強制的にホ
ールド状態にし、優先度の高い方のデバイスによりバス
が使用されるように共有バス調停機構が形成されてい
る。
ーラ１０の２者間においてバスアクセス権を決定する場
合においては、両者の優先度をホストＣＰＵ９＜ＤＭＡ
コントローラ１０とすると、ＤＭＡコントローラ１０よ
りＤＭＡリクェスト１０５が出力された場合には、集中
型アービトレーションコントロール回路１４よりは、ホ
ストＣＰＵ９に対してＣＰＵホールドリクェスト１０９
が出力されて、ホストＣＰＵ９は強制的にホールド状態
に設定され、バスはＤＭＡコントローラ１０により占有
される状態となる。ＥＩＳＡバスにおいて示されるよう
に、従来は、一般に優先度の低いデバイスを強制的にホ
ールド状態にし、優先度の高い方のデバイスによりバス
が使用されるように共有バス調停機構が形成されてい
る。
【０００５】
【発明が解決しようとする課題】上述した従来の共有バ
ス調停機構においては、優先度の低いデバイスをホール
ド状態にし、優先度の高いデバイスだけを実行させると
いう機構となっているために、優先度の低いデバイスに
おいては、ホールド状態になるための状態遷移時間およ
び当該ホールド状態からの復帰に要する遷移時間が必要
となる。例えば、μＰＤ７０１０８の場合には、ホール
ド要求サンプリングから最小２ステートでホールドアク
ノリッジが返されて、ホールド状態に設定される。この
ために、ホールド状態中においては、優先度の低いデバ
イスは全く動作することができないロスタイムを生じ、
また、状態遷移時間も必らずしも一定ではないために、
常に一定の周期で共有バス上のメモリをアクセスしたい
デバイスに対して、バス占有権を譲渡することが困難で
あるという欠点がある。
ス調停機構においては、優先度の低いデバイスをホール
ド状態にし、優先度の高いデバイスだけを実行させると
いう機構となっているために、優先度の低いデバイスに
おいては、ホールド状態になるための状態遷移時間およ
び当該ホールド状態からの復帰に要する遷移時間が必要
となる。例えば、μＰＤ７０１０８の場合には、ホール
ド要求サンプリングから最小２ステートでホールドアク
ノリッジが返されて、ホールド状態に設定される。この
ために、ホールド状態中においては、優先度の低いデバ
イスは全く動作することができないロスタイムを生じ、
また、状態遷移時間も必らずしも一定ではないために、
常に一定の周期で共有バス上のメモリをアクセスしたい
デバイスに対して、バス占有権を譲渡することが困難で
あるという欠点がある。
【０００６】
【課題を解決するための手段】本発明の共有バス調停機
構は、複数のプロセッサに対応して共有バスを備えるマ
ルチプロセッサシステムにおいて、所定のシステムクロ
ックを受けて、複数のＣＰＵより出力されて前記共有バ
スにアクセスするアドレスおよびデータを切替えるため
の制御信号として、ステータスサンプリング信号を出力
するバス調停回路と、一つのＣＰＵ(1) より入力される
バスステータスを入力し、前記ステータスサンプリング
信号に同期する形で当該バスステータスをデコードする
プロセッサステータス検出回路と、前記プロセッサステ
ータス検出回路においてデコードされたバスステートＴ
i に応じて出力される駆動信号により駆動され、前記Ｃ
ＰＵ(1) に対する動作クロックを変調して出力するＣＰ
Ｕ(1) クロック変調回路と、前記共有バスに対してアク
セスするために、複数のＣＰＵより出力されるアドレス
およびデータを入力して、前記ステータスサンプリング
信号を介して一つのＣＰＵより出力されるアドレスおよ
びデータを選択して前記共有バスに出力するアドレス／
データ選択回路と、を少なくとも備えて構成される。
構は、複数のプロセッサに対応して共有バスを備えるマ
ルチプロセッサシステムにおいて、所定のシステムクロ
ックを受けて、複数のＣＰＵより出力されて前記共有バ
スにアクセスするアドレスおよびデータを切替えるため
の制御信号として、ステータスサンプリング信号を出力
するバス調停回路と、一つのＣＰＵ(1) より入力される
バスステータスを入力し、前記ステータスサンプリング
信号に同期する形で当該バスステータスをデコードする
プロセッサステータス検出回路と、前記プロセッサステ
ータス検出回路においてデコードされたバスステートＴ
i に応じて出力される駆動信号により駆動され、前記Ｃ
ＰＵ(1) に対する動作クロックを変調して出力するＣＰ
Ｕ(1) クロック変調回路と、前記共有バスに対してアク
セスするために、複数のＣＰＵより出力されるアドレス
およびデータを入力して、前記ステータスサンプリング
信号を介して一つのＣＰＵより出力されるアドレスおよ
びデータを選択して前記共有バスに出力するアドレス／
データ選択回路と、を少なくとも備えて構成される。
【０００７】なお、前記アドレス／データ選択回路は、
各ＣＰＵより出力されるアドレスを入力して、前記ステ
ータスサンプリング信号を介して一つのアドレスを選択
して共有のアドレスバスに出力するアドレスバス切替回
路と、各ＣＰＵより出力されるデータを入力して、前記
ステータスサンプリング信号を介して一つのデータを選
択して共有のデータバスに出力するデータバス切替回路
とにより構成してもよい。
各ＣＰＵより出力されるアドレスを入力して、前記ステ
ータスサンプリング信号を介して一つのアドレスを選択
して共有のアドレスバスに出力するアドレスバス切替回
路と、各ＣＰＵより出力されるデータを入力して、前記
ステータスサンプリング信号を介して一つのデータを選
択して共有のデータバスに出力するデータバス切替回路
とにより構成してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、システム
クロック信号１０１、ステートサンプリング信号１０２
と、ステートサンプリング信号１０２、クロック信号１
０３、バスステータス１０４、ＣＰＵ(1) アドレスバス
２０１、ＣＰＵ(2) アドレスバス２０２、ＣＰＵ(1)デ
ータバス２０３、ＣＰＵ(2) データバス２０４、アドレ
スバス２０５およびデータバス２０６に対応して、ＣＰ
Ｕ(1) １と、ＣＰＵ(2) ２と、バス調停回路３と、アド
レスバス切替バッファ４と、データバス切替バッファ５
と、プロセッサステート検出回路６と、ＣＰＵ(1) クロ
ック変調回路７とを備えて構成される。また、図２
（ａ）、（ｂ）、（ｃ）および（ｄ）は、本実施例の動
作状態の一例を示すタイミング図である。図２（ａ）
は、それぞれクロック信号１０３、バス占有権およびＣ
ＰＵ(1) ステートを示す基本型のタイミング図であり、
図２（ｂ）は、ＣＰＵ(1) ステートとしてＴ1 が一つ挿
入された場合のクロック信号１０３、ＣＰＵ(1) ステー
トおよびバス占有権を示すタイミング図、図２（ｃ）
は、ＣＰＵ(1) ステートとしてＴ1 が二つ挿入された場
合のクロック信号１０３、ＣＰＵ(1) ステートおよびバ
ス占有権を示すタイミング図、そして図２（ｄ）は、Ｃ
ＰＵ(1) ステートとしてＴ1 が三つ挿入された場合のク
ロック信号１０３、ＣＰＵ(1) ステートおよびバス占有
権を示すタイミング図である。
である。図１に示されるように、本実施例は、システム
クロック信号１０１、ステートサンプリング信号１０２
と、ステートサンプリング信号１０２、クロック信号１
０３、バスステータス１０４、ＣＰＵ(1) アドレスバス
２０１、ＣＰＵ(2) アドレスバス２０２、ＣＰＵ(1)デ
ータバス２０３、ＣＰＵ(2) データバス２０４、アドレ
スバス２０５およびデータバス２０６に対応して、ＣＰ
Ｕ(1) １と、ＣＰＵ(2) ２と、バス調停回路３と、アド
レスバス切替バッファ４と、データバス切替バッファ５
と、プロセッサステート検出回路６と、ＣＰＵ(1) クロ
ック変調回路７とを備えて構成される。また、図２
（ａ）、（ｂ）、（ｃ）および（ｄ）は、本実施例の動
作状態の一例を示すタイミング図である。図２（ａ）
は、それぞれクロック信号１０３、バス占有権およびＣ
ＰＵ(1) ステートを示す基本型のタイミング図であり、
図２（ｂ）は、ＣＰＵ(1) ステートとしてＴ1 が一つ挿
入された場合のクロック信号１０３、ＣＰＵ(1) ステー
トおよびバス占有権を示すタイミング図、図２（ｃ）
は、ＣＰＵ(1) ステートとしてＴ1 が二つ挿入された場
合のクロック信号１０３、ＣＰＵ(1) ステートおよびバ
ス占有権を示すタイミング図、そして図２（ｄ）は、Ｃ
ＰＵ(1) ステートとしてＴ1 が三つ挿入された場合のク
ロック信号１０３、ＣＰＵ(1) ステートおよびバス占有
権を示すタイミング図である。
【００１０】図１において、一つのメモリまたはＩ／Ｏ
オペランドのアクセス（リードまたはライト）は、全て
１バス・サイクルで行われる。この１バス・サイクル
は、基本的にはＴ1 〜Ｔ4 の４ステート（４クロック）
により構成される。ＣＰＵの動作中においては、アドレ
ス確定からデータ取込みまではＴ2 〜Ｔ3 ステートにお
いて行われる。本実施例においては、ＣＰＵ(1) １とＣ
ＰＵ(2) ２が外部メモリ８を共有しており、従って、バ
スの競合を防止するために、ＣＰＵ(1) アドレスバス２
０１およびＣＰＵ(2) アドレスバス２０２はアドレスバ
ス切替バッファ４に入力され、またＣＰＵ(1) データバ
ス２０３およびＣＰＵ(2) データバス２０４はデータバ
ス切替バッファ５に入力される。アドレスバス切替バッ
ファ４およびデータバス切替バッファ５においては、そ
れぞれ、システムクロック１０１に同期してバス調停回
路３より出力されるバス切替信号を介して、その出力が
切替制御され、選択されたアドレスおよびデータがアド
レスバス２０５およびデータバス２０６により、外部メ
モリ８に入力される。この場合、ＣＰＵ(2) ２におい
て、ＣＰＵ(1) １の実行ステートがＴ4 〜Ｔ1 ステート
中にメモリ８をアクセスすれば、ＣＰＵ(1) １の実行を
停止させることなく共有バスの使用権も競合しない状況
となり、ＣＰＵ(2) ２における実行動作が可能となる。
オペランドのアクセス（リードまたはライト）は、全て
１バス・サイクルで行われる。この１バス・サイクル
は、基本的にはＴ1 〜Ｔ4 の４ステート（４クロック）
により構成される。ＣＰＵの動作中においては、アドレ
ス確定からデータ取込みまではＴ2 〜Ｔ3 ステートにお
いて行われる。本実施例においては、ＣＰＵ(1) １とＣ
ＰＵ(2) ２が外部メモリ８を共有しており、従って、バ
スの競合を防止するために、ＣＰＵ(1) アドレスバス２
０１およびＣＰＵ(2) アドレスバス２０２はアドレスバ
ス切替バッファ４に入力され、またＣＰＵ(1) データバ
ス２０３およびＣＰＵ(2) データバス２０４はデータバ
ス切替バッファ５に入力される。アドレスバス切替バッ
ファ４およびデータバス切替バッファ５においては、そ
れぞれ、システムクロック１０１に同期してバス調停回
路３より出力されるバス切替信号を介して、その出力が
切替制御され、選択されたアドレスおよびデータがアド
レスバス２０５およびデータバス２０６により、外部メ
モリ８に入力される。この場合、ＣＰＵ(2) ２におい
て、ＣＰＵ(1) １の実行ステートがＴ4 〜Ｔ1 ステート
中にメモリ８をアクセスすれば、ＣＰＵ(1) １の実行を
停止させることなく共有バスの使用権も競合しない状況
となり、ＣＰＵ(2) ２における実行動作が可能となる。
【００１１】なお、この場合、処理速度の向上を図るた
めに、１命令ごとにフエッチおよび実行を行うことをし
ないで、ＥＸＵにおいて１命令の実行終了した時点にお
いて続けて命令を実行することができるように、予め命
令のプリフエッチを行う。命令コードフエッチのタイミ
ングは、データリードと全く同様のタイミングで行われ
る。或る命令の実行に内部処理時間が多く要する場合に
は、その命令の命令コードをＥＸＵによりキューからフ
ェッチして実行を開始した後に、ＢＣＵにおいては、キ
ューに対するプリフェッチをキューが一杯になるまで続
行する。キューが一杯になっても、ＥＸＵにより命令実
行中でキューから命令コードをフェッチしない時には、
ＢＣＵにおいては、次のプリフェッチを取止めて、Ｔ3
ステートの次にアイドル・ステート（Ｔ1 ）を自動的に
挿入する。このＴ1 ステートは、ＥＸＵにおいて実行中
の命令を終了し、次の命令コードをキューからフェッチ
するまで続けて挿入される。その後に、ＢＣＵにおいて
は、バス・サイクルにおけるＴ4 ステートおよびＴ1 ス
テートを進める。このために、プロセッサステート検出
回路６においては、ＣＰＵ(1) ステートをクロック１０
３と同期させ、ＣＰＵ(1) １のバスステータス信号１０
４を検出し、ＣＰＵ(2) ２においては、必らずＴ4 〜Ｔ
1 にメモリをアクセスするという方法がとられている。
本発明においては、上記理由により挿入されるＴ1 ステ
ートを考慮して、図２（ａ）の基本型のタイミング図に
示されるように、常時、ＣＰＵ(1) １によりＴ2 ステー
トおよびＴ3 ステートが使用できるように、図１に示さ
れる構成の共有バス調停機構が設けられている。
めに、１命令ごとにフエッチおよび実行を行うことをし
ないで、ＥＸＵにおいて１命令の実行終了した時点にお
いて続けて命令を実行することができるように、予め命
令のプリフエッチを行う。命令コードフエッチのタイミ
ングは、データリードと全く同様のタイミングで行われ
る。或る命令の実行に内部処理時間が多く要する場合に
は、その命令の命令コードをＥＸＵによりキューからフ
ェッチして実行を開始した後に、ＢＣＵにおいては、キ
ューに対するプリフェッチをキューが一杯になるまで続
行する。キューが一杯になっても、ＥＸＵにより命令実
行中でキューから命令コードをフェッチしない時には、
ＢＣＵにおいては、次のプリフェッチを取止めて、Ｔ3
ステートの次にアイドル・ステート（Ｔ1 ）を自動的に
挿入する。このＴ1 ステートは、ＥＸＵにおいて実行中
の命令を終了し、次の命令コードをキューからフェッチ
するまで続けて挿入される。その後に、ＢＣＵにおいて
は、バス・サイクルにおけるＴ4 ステートおよびＴ1 ス
テートを進める。このために、プロセッサステート検出
回路６においては、ＣＰＵ(1) ステートをクロック１０
３と同期させ、ＣＰＵ(1) １のバスステータス信号１０
４を検出し、ＣＰＵ(2) ２においては、必らずＴ4 〜Ｔ
1 にメモリをアクセスするという方法がとられている。
本発明においては、上記理由により挿入されるＴ1 ステ
ートを考慮して、図２（ａ）の基本型のタイミング図に
示されるように、常時、ＣＰＵ(1) １によりＴ2 ステー
トおよびＴ3 ステートが使用できるように、図１に示さ
れる構成の共有バス調停機構が設けられている。
【００１２】バス調停回路３においては、システムクロ
ック１０１が２クロックづつ分周され、ステータスサン
プリング信号１０２として出力されて、プロセッサステ
ート検出回路６に入力される。プロセッサステート検出
回路６においては、ステートサンプリング信号１０２に
同期して、ＣＰＵ(1) １より入力されるバスステータス
１０４がデコードされる。その際、Ｔ1 ステートおよび
Ｔ4 ステートが検出された場合には、当該ステートに応
じてＣＰＵ(1) クロック変調回路７が駆動されて、ＣＰ
Ｕ(1) １に対する入力クロックが変調される。これによ
り、ＣＰＵ(1)１における動作クロックが変化するが、
アドレスバス切替バッファ４およびデータバス切替バッ
ファ５は、バス調停回路３により２クロックづつ切替え
られるために、ＣＰＵ(2) ２としては、ＣＰＵ(1) １に
よる外部メモリ８に対するアクセスが行われない区間に
おいては、定期的に外部メモリ８を共有バスを使用して
アクセスすることが可能となる。
ック１０１が２クロックづつ分周され、ステータスサン
プリング信号１０２として出力されて、プロセッサステ
ート検出回路６に入力される。プロセッサステート検出
回路６においては、ステートサンプリング信号１０２に
同期して、ＣＰＵ(1) １より入力されるバスステータス
１０４がデコードされる。その際、Ｔ1 ステートおよび
Ｔ4 ステートが検出された場合には、当該ステートに応
じてＣＰＵ(1) クロック変調回路７が駆動されて、ＣＰ
Ｕ(1) １に対する入力クロックが変調される。これによ
り、ＣＰＵ(1)１における動作クロックが変化するが、
アドレスバス切替バッファ４およびデータバス切替バッ
ファ５は、バス調停回路３により２クロックづつ切替え
られるために、ＣＰＵ(2) ２としては、ＣＰＵ(1) １に
よる外部メモリ８に対するアクセスが行われない区間に
おいては、定期的に外部メモリ８を共有バスを使用して
アクセスすることが可能となる。
【００１３】図２（ｂ）は、前述のようにＴ1 ステート
が一つ挿入された場合のタイミング図であり、Ｔ1 ステ
ートが一つ挿入されることにより、ＣＰＵ(2) ２が動作
するタイミングが１ステート分ずれている。このため
に、プロセッサステート検出回路６においては、ステー
トサンプリング信号１０２に基づいてステートを検出
し、検出されるステートとしてＴ2 ステートまたはＴ4
ステートが検出されない場合には、検出ステートによ
り、ＣＰＵ(1) １に対するクロックを変調するという処
理が行われる。この場合には、図２（ｂ）、（ｃ）およ
び（ｄ）の三つのケースが考えられる。
が一つ挿入された場合のタイミング図であり、Ｔ1 ステ
ートが一つ挿入されることにより、ＣＰＵ(2) ２が動作
するタイミングが１ステート分ずれている。このため
に、プロセッサステート検出回路６においては、ステー
トサンプリング信号１０２に基づいてステートを検出
し、検出されるステートとしてＴ2 ステートまたはＴ4
ステートが検出されない場合には、検出ステートによ
り、ＣＰＵ(1) １に対するクロックを変調するという処
理が行われる。この場合には、図２（ｂ）、（ｃ）およ
び（ｄ）の三つのケースが考えられる。
【００１４】図２（ｂ）に示されるケースにおいては、
２クロックごとのサンプリング時に、ＣＰＵ(1) １によ
りバスが占有されるタイミングにおいてＴ1 ステートに
なった場合には、Ｔ1 ステートが挿入されたものと見な
してＴ2 ステートを３クロック分遷延させ、ＣＰＵ(2)
２において遷延された２クロック分の時間帯において共
用バスを使用し、ＣＰＵ(2) ２によるバス開放時に、Ｔ
2 〜Ｔ3 ステートの間において、ＣＰＵ(1) １による共
用バスに対するアクセスを可能としている。また、図２
（ｃ）に示されるケースにおいては、２クロックごとの
サンプリング時に、ＣＰＵ(1) １によりバスが占有され
るタイミングにおいてＴ4 ステートになった場合に、Ｔ
1 ステートが挿入されたものと見なしてＴ1 ステートを
２クロック分遷延させている。そして、図２（ｄ）示さ
れるケースにおいては、２クロックごとのサンプリング
時に、ＣＰＵ(2) ２によりバスが占有されるタイミング
においてＴ3 ステートになったために、Ｔ1 ステートが
挿入されたものと見なしてＴ1 ステートを１クロック分
遷延させている。このような共用バス調停機構により、
ＣＰＵ(1) １においては、ＣＰＵ(2) ２のバスアクセス
を一定時間に保持しながらも、実行を継続して行うこと
ができる。
２クロックごとのサンプリング時に、ＣＰＵ(1) １によ
りバスが占有されるタイミングにおいてＴ1 ステートに
なった場合には、Ｔ1 ステートが挿入されたものと見な
してＴ2 ステートを３クロック分遷延させ、ＣＰＵ(2)
２において遷延された２クロック分の時間帯において共
用バスを使用し、ＣＰＵ(2) ２によるバス開放時に、Ｔ
2 〜Ｔ3 ステートの間において、ＣＰＵ(1) １による共
用バスに対するアクセスを可能としている。また、図２
（ｃ）に示されるケースにおいては、２クロックごとの
サンプリング時に、ＣＰＵ(1) １によりバスが占有され
るタイミングにおいてＴ4 ステートになった場合に、Ｔ
1 ステートが挿入されたものと見なしてＴ1 ステートを
２クロック分遷延させている。そして、図２（ｄ）示さ
れるケースにおいては、２クロックごとのサンプリング
時に、ＣＰＵ(2) ２によりバスが占有されるタイミング
においてＴ3 ステートになったために、Ｔ1 ステートが
挿入されたものと見なしてＴ1 ステートを１クロック分
遷延させている。このような共用バス調停機構により、
ＣＰＵ(1) １においては、ＣＰＵ(2) ２のバスアクセス
を一定時間に保持しながらも、実行を継続して行うこと
ができる。
【００１５】
【発明の効果】以上説明したように、本発明は、複数の
プロセッサに対応して共有バスを有するマルチプロセッ
サシステムに適用されて、ＣＰＵのバスステータス信号
を入力して、それぞれのプロセッサに１バスサイクル内
のステートを検出するプロセッサステート検出回路と、
当該プロセッサステート検出回路により駆動され、ＣＰ
Ｕに入力されるクロックを変調するクロック変調回路と
を備えることにより、一つのプロセッサにより共通バス
が使用されている状態においても、前記プロセッサによ
り共通バスに対するアクセスが行われていないサイクル
を利用することにより、当該プロセッサの動作を停止さ
せることなく、他のプロセッサによる共通バスに対する
アクセスを行なうことができるという効果がある。
プロセッサに対応して共有バスを有するマルチプロセッ
サシステムに適用されて、ＣＰＵのバスステータス信号
を入力して、それぞれのプロセッサに１バスサイクル内
のステートを検出するプロセッサステート検出回路と、
当該プロセッサステート検出回路により駆動され、ＣＰ
Ｕに入力されるクロックを変調するクロック変調回路と
を備えることにより、一つのプロセッサにより共通バス
が使用されている状態においても、前記プロセッサによ
り共通バスに対するアクセスが行われていないサイクル
を利用することにより、当該プロセッサの動作を停止さ
せることなく、他のプロセッサによる共通バスに対する
アクセスを行なうことができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作の一例を示すタイミング
図である。
図である。
【図３】従来例を示すブロック図である。
１ ＣＰＵ(1) ２ ＣＰＵ(2) ３ バス調停回路 ４ アドレスバス切替バッファ ５ データバス切替バッファ ６ プロセッサステート検出回路 ７ ＣＰＵ(1) クロック変調回路 ８ 外部メモリ ９ ホストＣＰＵ １０ ＤＭＡコントローラ １１ ＥＩＳＡバスマスタ １２ ＤＲＡＭリフレッシュコントローラ １３ 集中型アービトレーションコトロール回路
Claims (2)
- 【請求項１】複数のプロセッサに対応して共有バスを備
えるマルチプロセッサシステムにおいて、 所定のシステムクロックを受けて、複数のＣＰＵより出
力されて前記共有バスにアクセスするアドレスおよびデ
ータを切替えるための制御信号として、ステータスサン
プリング信号を出力するバス調停回路と、 一つのＣＰＵ(1) より入力されるバスステータスを入力
し、前記ステータスサンプリング信号に同期する形で当
該バスステータスをデコードするプロセッサステータス
検出回路と、 前記プロセッサステータス検出回路においてデコードさ
れたバスステートＴiに応じて出力される駆動信号によ
り駆動され、前記ＣＰＵ(1) に対する動作クロックを変
調して出力するＣＰＵ(1) クロック変調回路と、 前記共有バスに対してアクセスするために、複数のＣＰ
Ｕより出力されるアドレスおよびデータを入力して、前
記ステータスサンプリング信号を介して一つのＣＰＵよ
り出力されるアドレスおよびデータを選択して前記共有
バスに出力するアドレス／データ選択回路と、 を少なくとも備えることを特徴とする共有バス調停機
構。 - 【請求項２】前記アドレス／データ選択回路が、各ＣＰ
Ｕより出力されるアドレスを入力して、前記ステータス
サンプリング信号を介して一つのアドレスを選択して共
有のアドレスバスに出力するアドレスバス切替回路と、
各ＣＰＵより出力されるデータを入力して、前記ステー
タスサンプリング信号を介して一つのデータを選択して
共有のデータバスに出力するデータバス切替回路とによ
り構成される請求項１記載の共有バス調停機構。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292835A JP3057934B2 (ja) | 1992-10-30 | 1992-10-30 | 共有バス調停機構 |
| US08/144,352 US5553246A (en) | 1992-10-30 | 1993-11-01 | Shared bus mediation system for multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292835A JP3057934B2 (ja) | 1992-10-30 | 1992-10-30 | 共有バス調停機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139189A true JPH06139189A (ja) | 1994-05-20 |
| JP3057934B2 JP3057934B2 (ja) | 2000-07-04 |
Family
ID=17786976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292835A Expired - Fee Related JP3057934B2 (ja) | 1992-10-30 | 1992-10-30 | 共有バス調停機構 |
Country Status (2)
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|---|---|
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1993
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