JP3435252B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクセスタイムがプ
ロセッサの動作周期の整数倍でない周辺回路を効率良く
動作させて、処理効率を高めた情報処理装置に関する。

【０００２】

【従来の技術】多くのマイクロプロセッサやＤＳＰ（デ
ジタル・シグナル・プロセッサ）等の情報処理装置にお
いては、ハードディスク、フロッピーディスク等の記憶
装置や電話回線を介して通信を行う際に必要となるモデ
ム等のインターフェース装置などの周辺装置が接続され
ている。このような周辺装置は、通常マイクロプロセッ
サの動作速度と同等もしくは低速で動作するが、マイク
ロプロセッサがアクセスする際のアクセスタイムは様々
である。

【０００３】次に、マイクロプロセッサに周辺装置とし
てメモリが接続された情報処理装置におけるマイクロプ
ロセッサの動作速度（マシンサイクル）と周辺装置のア
クセスタイムについて説明する。

【０００４】図８はメモリを周辺装置として備えた従来
の情報処理装置の構成を示す図であり、図９ならびに図
１０は図８に示す装置のタイミングチャートである。

【０００５】図８において、マイクロプロセッサ１０は
クロック信号発生回路２０により発生されるクロック信
号（ＣＬＫ）を受けて、このクロック信号の周期をマシ
ンサイクルとして動作し、アドレスバス３０及びデータ
バス４０を介して命令用のメモリ５０又はオペランド用
のメモリ６０をアドレスデコーダ７０から出力されるチ
ップセレクト（ＣＳ）信号により選択してアクセスし命
令を実行処理している。マイクロプロセッサ１０は、ア
ドレスバス３０及びデータバス４０を介してメモリ５
０，６０とアクセスするバスインターフェースユニット
（ＢＩＵ）１１と、ＢＩＵ１１によりフェッチされた命
令コードを蓄える命令プリフェッチキュー１２と、命令
プリフェッチキュー１２に蓄えられた命令コードをデコ
ードするデコードユニット（ＤＵ）１３と、デコードユ
ニット１３でデコードされた命令コードを実行処理する
実行ユニット（ＥＸＵ）１４を備えて構成されている。

【０００６】デコードユニット１３は例えば１サイクル
で命令コードをデコードするものとし、命令はすべてオ
ペランドリードを伴なうものとして２サイクルで実行が
終了するものとする。また、命令フェッチ、オペランド
リードにかかわらずメモリ５０，６０がアクセスされる
際には、プロセッサ１０からそれぞれのメモリ５０，６
０に与えられるＢＳ（バスサイクルスタート）信号が先
頭サイクルでロウレベルとなり、メモリアクセスが終了
する際には、それぞれのメモリ５０，６０からプロセッ
サ１０に与えられるＤＣ（データトランスファーコンプ
リート）信号が１サイクルだけロウレベルになるものと
する。

【０００７】このような構成において、マイクロプロセ
ッサのマシンサイクルを例えば１００ｎｓとし、命令用
のメモリ５０とオペランド用のメモリ６０のアクセスタ
イムも１００ｎｓとした場合の動作を図９を参照して説
明する。

【０００８】まず、第１サイクルで命令Ａがフェッチさ
れ、第２サイクルで命令Ａのデコードが行われる。第３
サイクルでは、命令Ａの実行とともに命令Ａで必要なオ
ペランドリードが行われ、第４サイクルで命令Ａの実行
処理が終了する。以下同様にして、命令Ｂは第６サイク
ルで実行処理が終了し、命令Ｃは第８サイクルで実行処
理が終了する。

【０００９】次に、マシンサイクルを例えば１００ｎｓ
とし、命令用のメモリ５０とオペランド用のメモリ６０
のアクセスタイムをマシンサイクルの整数倍でない例え
ば１５０ｎｓとした場合の動作を図１０を参照して説明
する。

【００１０】このような場合には、マシンサイクルが１
００ｎｓであるため、それぞれのメモリ５０，６０はア
クセスタイムが２００ｎｓのメモリと実質的に同様な動
作となる。

【００１１】まず、第１及び第２サイクルで命令Ａのフ
ェッチが行われ、第３サイクルで命令Ａのデコードが行
われ、第４サイクルから命令Ａの実行が開始される。し
かしながら、第４サイクルでは命令Ｂのフェッチが行わ
れており、命令Ａのオペランドリードは第５サイクルか
ら開始される。このため、命令Ａは第７サイクルで実行
処理が終了することになる。以下同様にして、命令Ｂ、
命令Ｃは第１１サイクル、第１５サイクルで実行処理が
終了する。

【００１２】この図１０に示す動作例では、図９に示す
動作例に比べてメモリ５０，６０のアクセスタイムはマ
シンサイクルの１．５倍であるにもかかわらず、３つの
命令が終了する時間は２倍弱となっている。すなわち、
メモリのアクセスタイムの低下以上に実行処理時間が遅
くなっている。このため、命令を効率良く実行すること
ができなかった。これは、上述したように、メモリ５
０，６０のアクセスタイムがマシンサイクルの整数倍に
なっておらず、メモリ５０，６０の実質的なアクセスタ
イムが低下していることに起因している。したがって、
命令を効率良く実行することができないことに加えて、
メモリ５０，６０も効率良く使用することができないこ
とになる。

【００１３】

【発明が解決しようとする課題】以上説明したように、
マイクロプロセッサに周辺装置が組み合わされてなる従
来の情報処理装置において、周辺装置のアクセスタイム
がマイクロプロセッサのマシンサイクルの整数倍でない
場合には、周辺装置の実質的なアクセスタイムが低下す
ることになり、周辺装置の性能を十分に発揮させること
ができず、周辺装置を効率良く使用することができなか
った。

【００１４】さらに、周辺装置が効率良く使用すること
ができないため、情報処理装置全体をも効率よく動作さ
せることができず、処理能力の低下を招いていた。

【００１５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、アクセスタイ
ムがマイクロプロセッサにおけるマシンサイクルの整数
倍にない周辺装置を効率良く使用して、処理能力を向上
させた情報処理装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、所定の周期の基本クロック
信号を発生するクロック信号発生回路と、前記クロック
信号発生回路により発生された基本クロック信号を受け
て、該基本クロック信号から、プロセッサがアクセスす
る複数の周辺回路の中から、プロセッサがアクセスする
周辺回路を選択してアクセス可能状態とする活性化信号
に基づいて周期が設定される動作クロック信号を生成す
る生成回路を備え、前記生成回路により生成された動作
クロック信号に同期して命令を実行処理するプロセッサ
と、アクセスタイムが前記生成回路により生成された動
作クロック信号の周期の整数倍でない場合は、前記プロ
セッサによりアクセスされる際に、前記活性化信号に基
づいて前記生成回路により生成された動作クロック信号
に同期して動作する周辺回路とを有することを特徴とす
る。

【００１７】請求項２記載の発明は、所定の周期の基本
クロック信号を発生するクロック信号発生回路と、前記
クロック信号発生回路により発生された基本クロック信
号を受けて、プリフェッチされた命令の有無及び次命令
のデコードが完了しているか否か及び命令の実行段階、
ならびにプロセッサがアクセスする複数の周辺回路の中
から、プロセッサがアクセスする周辺回路を選択してア
クセス可能状態とする活性化信号に基づいて周期が設定
される動作クロック信号を生成する生成回路を備え、前
記生成回路により生成された動作クロック信号に同期し
て命令を実行処理するプロセッサと、アクセスタイムが
前記生成回路により生成された動作クロック信号の周期
の整数倍でない場合は、前記プロセッサによりアクセス
される際に、前記活性化信号に基づいて前記生成回路に
より生成された動作クロック信号に同期して動作する周
辺回路とを有することを特徴とする。

【００１８】

【作用】上記構成において、請求項１記載の発明は、プ
ロセッサによりアクセスされる周辺装置のアクセスタイ
ムがプロセッサのマシンサイクルの整数倍でない場合
に、プロセッサが周辺装置をアクセスする際に、プロセ
ッサの動作サイクルを周辺装置のアクセスタイムに設定
するようにしている。

【００１９】請求項２記載の発明は、プロセッサにより
アクセスされる周辺装置のアクセスタイムがプロセッサ
のマシンサイクルの整数倍でない場合に、プロセッサが
周辺装置をアクセスする際に、プリフェッチされた命令
の有無及び次命令のデコードが完了しているか否か及び
命令の実行段階を考慮してプロセッサの動作サイクルを
周辺装置のアクセスタイム又はプロセッサのマシンサイ
クルに設定するようにしている。

【００２０】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２１】図１は請求項１記載の発明の一実施例に係
わる情報処理装置の構成を示す図である。

【００２２】図１において、情報処理装置は、マイクロ
プロセッサ１と、基本クロック信号を発生してマイクロ
プロセッサ１に供給するクロック信号発生回路２と、図
７に示すと同様なアドレスバス３０、データバス４０、
マイクロプロセッサ１の周辺回路となる命令用のメモリ
５０及びオペランド用のメモリ６０ならびにアドレスデ
コーダ７０を備えて構成され、パイプライン処理によっ
て命令を実行処理している。

【００２３】マイクロプロセッサ１は、図７に示すと同
様なバスインターフェースユニット（ＢＩＵ）１１、命
令フェッチキュー１２、デコードユニット（ＤＵ）１
３、実行ユニット（ＥＸＵ）１４に加えて、この発明の
特徴的な構成となる動作クロック信号生成回路３を備え
ている。

【００２４】マイクロプロセッサ１は、動作クロック信
号生成回路３によって生成された動作クロック信号がバ
スインターフェースユニット（ＢＩＵ）１１、命令フェ
ッチキュー１２、デコードユニット（ＤＵ）１３、実行
ユニット（ＥＸＵ）１４に供給され、この動作クロック
信号に同期してそれぞれのユニットならびにキューが動
作して命令を実行処理している。すなわち、マイクロプ
ロセッサ１は、動作クロック信号生成回路３によって生
成された動作クロック信号の周期をマシンサイクルとし
て動作する。

【００２５】動作クロック信号生成回路３は、クロック
信号発生回路２によって発生された基本クロック信号及
びアドレスデコーダ７０から与えられるチップイネーブ
ル（ＣＥ）信号を受けて、アドレスデコーダ７０から出
力されるメモリ５０，６０のＣＥ信号を制御信号とし
て、この制御信号に基づいて周期が設定される動作クロ
ック信号を基本クロック信号から生成する。

【００２６】すなわち、動作クロック信号生成回路３
は、マイクロプロセッサ１によってアクセスされたメモ
リ５０又はメモリ６０のアクセスタイムがマイクロプロ
セッサ１の本来のマシンサイクルの整数倍である場合に
は、マイクロプロセッサ１がメモリ５０又はメモリ６０
をアクセスすべくＢＩＵ１１からアクセスアドレスがア
ドレスバス３０に与えられてメモリ５０又はメモリ６０
が選択された旨のＣＥ信号がアドレスデコーダ７０から
与えられると、このＣＥ信号にしたがってマシンサイク
ルの周期の動作クロック信号を生成する。例えば、マイ
クロプロセッサ１のマシンサイクルが１００ｎｓ、メモ
リ５０又はメモリ６０のアクセスタイムが２００ｎｓで
ある場合には、動作クロック信号生成回路３は、１００
ｎｓの周期の動作クロック信号を生成する。

【００２７】一方、動作クロック信号生成回路３は、マ
イクロプロセッサ１によってアクセスされたメモリ５０
又はメモリ６０のアクセスタイムがマイクロプロセッサ
１の本来のマシンサイクルの整数倍でない場合には、マ
イクロプロセッサ１がメモリ５０又はメモリ６０をアク
セスすべくＢＩＵ１１からアクセスアドレスがアドレス
バス３０に与えられてメモリ５０又はメモリ６０が選択
された旨のＣＥ信号がアドレスデコーダ７０から与えら
れると、このＣＥ信号にしたがってアスセスされたメモ
リ５０又はメモリ６０のアクセスタイムの周期の動作ク
ロック信号を生成する。例えば、マイクロプロセッサ１
のマシンサイクルが１００ｎｓ、メモリ５０又はメモリ
６０のアクセスタイムが１５０ｎｓである場合には、動
作クロック信号生成回路３は、１５０ｎｓの周期の動作
クロック信号を生成する。

【００２８】クロック信号発生回路２は、動作クロック
信号生成回路３が動作クロック信号を生成するために必
要となる基本クロック信号を発生して、発生した基本ク
ロック信号を動作クロック信号生成回路３に供給する。
基本クロック信号としては、様々なものが考えられる
が、例えば動作クロック信号生成回路３が分周により動
作クロック信号を生成する場合には、分周の基本となる
クロック信号を発生する。

【００２９】例えば、マイクロプロセッサ１のマシンサ
イクルが１００ｎｓ、メモリ５０又はメモリ６０のアク
セスタイムが１５０ｎｓである場合には、クロック信号
発生回路２では、例えば１０ｎｓの周期の基本クロック
信号を発生させるようにすればよい。

【００３０】一方、周期が同一で位相差の異なる複数の
基本クロック信号を発生して、これらの基本クロック信
号を動作クロック信号生成回路３で合成して動作クロッ
ク信号を生成するようにしてもよい。例えば、マイクロ
プロセッサ１のマシンサイクルが１００ｎｓ、メモリ５
０又はメモリ６０のアクセスタイムが１５０ｎｓである
場合には、クロック信号発生回路２では、周期がともに
１００ｎｓで位相差が５０ｎｓの２つの基本クロック信
号を発生させるようにすればよい。

【００３１】次に、上記構成における命令実行の動作を
図２，図３ならびに図４のタイミングチャートを参照し
て説明する。

【００３２】図２は図１に示す構成において、マイクロ
プロセッサ１のマシンサイクルを１００ｎｓとし、命令
用のメモリ５０とオペランド用のメモリ６０のアクセス
タイムがともに１５０ｎｓとした場合のタイミングチャ
ートである。なお、命令のデコードは１マシンサイクル
で終了し、命令の実行は２マシンサイクルで終了するも
のとする。

【００３３】図２において、まず、マイクロプロセッサ
１が命令Ａをフェッチすべくマシンサイクルにおける第
１サイクルでメモリ５０がマイクロプロセッサ１により
アクセスされる。この時に、メモリ５０のＣＥ信号がア
ドレスデコーダ７０から動作クロック信号生成回路３に
与えられ、これによりメモリ５０のアクセスタイムと同
じ１５０ｎｓの周期の動作クロック信号が動作クロック
信号生成回路３によって生成され、マイクロプロセッサ
１のそれぞれのユニットに供給される。したがって、マ
イクロプロセッサ１のそれぞれのユニットは１５０ｎｓ
のサイクルで動作することになる。

【００３４】このような状態で、第２サイクルの後半で
命令Ａのフェッチが終了したのに引き続いて命令Ｂのフ
ェッチが行われ、第３サイクルで命令Ｂのフェッチが終
了したのに引き続いて第４サイクルで命令Ａのオペラン
ドリードが開始される。このように、命令用のメモリ５
０とオペランド用のメモリ６０が連続してアクセスされ
ているので、図２に示すようにメモリ５０又はメモリ６
０のＣＥ信号が動作クロック信号生成回路３に供給さ
れ、１５０ｎｓの動作クロック信号が動作クロック信号
生成回路３からマイクロプロセッサ１のそれぞれのユニ
ットに供給され続ける。したがって、命令Ａのフェッチ
が終了した後引き続いて１５０ｎｓのサイクルで命令Ａ
のデコード、命令Ａの実行及び命令Ｂのデコードが行わ
れる。

【００３５】命令Ａのオペランドリードが第５サイクル
の後半で終了すると、引き続いて命令Ｃのフェッチ、命
令Ｂのオペランドリード、命令Ｄのフェッチ、命令Ｃの
オペランドリード、命令Ｅのフェッチが連続して行われ
る。このため、命令用のメモリ５０とオペランド用のメ
モリ６０が連続してアクセスされ、図２に示すようにに
メモリ５０又はメモリ６０のＣＥ信号が動作クロック信
号生成回路３に供給され続け、１５０ｎｓの動作クロッ
ク信号が動作クロック信号生成回路３からマイクロプロ
セッサ１のそれぞれのユニットに供給され続ける。した
がって、命令Ｃのフェッチが終了した後引き続いて１５
０ｎｓのサイクルで命令Ｃのデコード、命令Ｂの実行、
命令Ｄのデコード、命令Ｃの実行が行われる。

【００３６】このように、１５０ｎｓの動作クロック信
号がマイクロプロセッサ１の各ユニットに供給されて３
つの命令が実行処理される場合と、この実施例と同じ条
件の図９に示す従来例とを比較すると、従来例では命令
のフェッチ及びオペランドリードが２００ｎｓのサイク
ルで行われているのに対して、図２に示す上記実施例で
はそれぞれのメモリ５０，６０のアクセスタイムでそれ
ぞれのメモリ５０，６０がアクセスされているため、命
令のデコードが１５０ｎｓのサイクルで行われているに
もかかわらず、従来例に比べて３マシンサイクル命令の
実行処理を短縮することができる。

【００３７】したがって、上記実施例では、従来例に比
べてマイクロプロセッサ１の周辺回路となるメモリ５
０，６０が効率良く使用されており、これにより、情報
処理装置の処理速度が向上するとともに効率良く使用す
ることができる。

【００３８】図３は命令の実行に３サイクルかかる場合
のタイミングチャートであり、他の条件は図２に示すタ
イミングチャートと同様である。

【００３９】このような実施例においても、命令のフェ
ッチ及びオペランドリードが連続して行われて、メモリ
５０，６０がアクセスされ続けられるため、１５０ｎｓ
の動作クロック信号が動作クロック信号生成回路３で生
成されてマイクロプロセッサ１の各ユニットに供給され
続け、図２に示す実施例と同様に１５０ｎｓのサイクル
でマイクロプロセッサ１の動作が行われる。したがっ
て、このような実施例においても、上記実施例と同様な
効果を達成することができる。

【００４０】図４は命令用のメモリ５０のアクセスタイ
ムを２００ｎｓとした場合のタイミングチャートであ
り、他の条件は図２に示すタイミングチャートと同様で
ある。

【００４１】このような場合には、メモリ５０のアクセ
スタイムがマイクロプロセッサ１のマシンサイクルの整
数倍となるため、命令Ａと命令Ｂのフェッチが行われる
第１サイクルから第４サイクルの期間では、マシンサイ
クルと同じ１００ｎｓの周期の動作クロック信号が動作
クロック信号生成回路３で生成され、マイクロプロセッ
サ１の各ユニットに供給され、マイクロプロサッサ１は
本来の１００ｎｓのサイクルで動作することになる。

【００４２】命令Ｂのフェッチが終了して命令Ａのオペ
ランドリードが行われる時には、メモリ６０がアクセス
されるため、メモリ６０のＣＥ信号が動作クロック信号
生成回路３に与えられ、これにより１００ｎｓの動作ク
ロック信号に代わって１５０ｎｓの動作クロック信号が
動作クロック信号生成回路３からマイクロプロセッサ１
の各ユニットに供給される。したがって、命令Ａのオペ
ランドリードは図４に示すようにメモリ６０のアクセス
タイムと同じ１５０ｎｓで行われる。以下同様にして、
メモリ６０がアクセスされる命令Ｂ及び命令Ｃのオペラ
ンドリードも図４に示すように１５０ｎｓのサイクルで
行われる。

【００４３】したがって、図１０に示す従来例に比べ
て、メモリ６０を本来のアクセスタイムで使用すること
ができ、メモリ６０を効率良く使用することができる。
また、メモリ６０がアクセスされている時にはマイクロ
プロセッサ１は１５０ｎｓのサイクルで動作することに
なり、１００ｎｓのマシンサイクルで動作する場合に比
べて命令の一部実行が長くかかるが、図１０に示す従来
例と比べた場合に、メモリ５０のアクセスタイムが５０
ｎｓ遅いにもかかわらず、３つの命令を処理する時間を
短縮することができる。したがって、このような実施例
においても上記実施例と同様な効果を得ることができ
る。

【００４４】図５は請求項２記載の発明の一実施例に係
わる情報処理装置の構成を示す図である。

【００４５】図５に示す実施例の特徴とするところは、
図１に示す命令プリフェッチキュー１２に代えて、プリ
フェッチして格納している命令の有無を出力する命令プ
リフェッチキュー４と、図１に示すデコードユニット１
３に代えて、デコードした命令のオペランドがリードオ
ペランド又はライトオペランドであるかのオペランドの
種類を出力するデコードユニット５と、図１に示す実行
ユニット１４に代えて命令の実行段階、すなわち実行さ
れている命令の実行が開始されてから何クロック目にあ
るかを出力する実行ユニット６と、図１に示す動作クロ
ック信号生成回路３に代えて、命令プリフェッチキュー
４から出力される命令の有無とデコードユニット５から
出力されるオペランドの種類と、実行ユニット６から出
力される命令の実行段階と、アドレスデコーダ５から出
力されるメモリ５０，６０のＣＥ信号とを受けて、これ
らの情報に基づいて予め設定された条件テーブルにした
がって周期が設定される動作クロック信号を生成して、
生成した動作クロック信号をマイクロプロセッサ１の各
ユニットに供給する動作クロック信号生成回路７を備え
て構成されている。

【００４６】動作クロック信号生成回路７は、具体的に
は図６の条件テーブルに示すようにして動作クロック信
号の周期を設定するようにしている。

【００４７】図６に示す条件テーブルは、処理する命令
が固定長命令で１つのリードオペランドを有し、１つの
命令は１クロックでデコードが終了して３クロックで実
行が終了するものとした場合の条件テーブルを示してお
り、テーブル中で次命令がデコード中であればデコード
が完了しているものとし、テーブル中の○印は動作クロ
ック信号の周期を１５０ｎｓとし×印は動作クロック信
号の周期を１００ｎｓとすることを示している。また、
同図（ａ）は命令の実行段階が１クロック目に適用され
る条件テーブルであり、同図（ｂ）は命令の実行段階が
２クロック目に適用される条件テーブルであり、同図
（ｃ）は命令の実行段階が３クロック目に適用される条
件テーブルである。

【００４８】図７は図６に示す条件テーブルにしたがっ
て３つの命令Ａ，Ｂ，Ｃが連続して実行処理される実施
例のタイミングチャートであり、図３に示すものと同様
な条件である。

【００４９】図７において、命令Ａの実行が開始され時
には、図６（ａ）に示す条件テーブルが用いられて、動
作クロック信号の周期が１５０ｎｓに設定される。すな
わち図７に（１）で示す命令の実行段階が１クロック目
では動作クロック信号の周期が１５０ｎｓに設定され
る。次に、図７に（２）で示す命令の実行段階が２クロ
ック目では、図６（ｂ）に示す条件テーブルが用いら
れ、２クロック目では次命令Ｂのデコードが完了して未
デコード命令が命令プリフェッチキュー４に格納されて
いないので、動作クロック信号の周期は１００ｎｓに設
定される。次に、図７に（３）で示す命令の実行段階が
３クロック目では、図６（ｃ）に示す条件テーブルが用
いられ、３クロック目では次命令Ｂのデコードが完了し
て未デコード命令が命令プリフェッチキュー４に格納さ
れていないので、動作クロック信号の周期は１００ｎｓ
に設定される。このようにして、動作クロック信号は３
クロックで終了する命令の１クロック目は１５０ｎｓに
設定され、２クロック目ならびに３クロック目は１００
ｎｓに設定される。

【００５０】命令Ｂ，Ｃにおいても、図７の（４），
（７）で示す期間は命令Ａの（１）と同様であり、
（５），（８）で示す期間は命令Ａの（２）と同様であ
り、（６），（９）で示す期間は命令Ａの（３）と同様
である。

【００５１】図７に示す実施例では、命令Ｃ、命令Ｄ、
命令Ｅを１００ｎｓのマシンサイクルで２サイクルかけ
てフェッチするようにしている。これは、命令Ｃのフェ
ッチとともに命令Ａが並行して実行されているため、命
令Ａの一部実行を１００ｎｓのマシンサイクルで行い、
それまでの１５０ｎｓのサイクルで行うよりも早く終了
させるためである。以下、命令Ｄ及び命令Ｅのフェッチ
も同様である。この場合には、命令Ｃのフェッチが１５
０ｎｓの１サイクルで行われる場合に比べて遅くなる
が、仮に命令Ｃが１５０ｎｓの１サイクルでフェッチが
行われたとしても、命令Ｃが直ちに実行できないので、
命令Ｃのフェッチ時間を犠牲にして命令Ａの一部実行を
マシンサイクルの１００ｎｓで行なうようにしている。

【００５２】したがって、図７のタイミングチャートに
示す実施例と前述した図３のタイミングチャートに示す
実施例を比較すると、図７のタイミングチャートに示す
実施例では、上述したようにメモリ５０がアクセスされ
る際にあっても１００ｎｓのマシンサイクルで行うよう
にしたので、図３のタイミングチャートに示すようにす
べて１５０ｎｓのサイクルで動作させた場合に比べて、
３つの命令の実行処理時間を大幅に短縮することができ
る。

【００５３】なお、この発明は、上記実施例に限ること
はなく、マイクロプロセッサ１のマシンサイクルやメモ
リ５０，６０のアクセスタイムは様々なものに適用可能
である。また、周辺装置はメモリの他に入出力装置や割
り込みコントローラ、インターフェース装置等のプロセ
ッサのファミリーデバイスと呼ばれている装置、あるい
はデジタルシグナルプロセッサ等であり、プロセッサと
組み合わされて所定の処理を実現する装置であればどの
ような装置であっても適用可能である。

【００５４】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、周辺装置のアクセスタイムがプロセッサの
マシンサイクルの整数倍でない場合に、プロセッサが周
辺装置をアクセスする際に、プロセッサの動作サイクル
を周辺装置のアクセスタイムとするようにしているの
で、プロセッサが周辺装置を効率良く使用することが可
能となる。これにより、命令の実行処理時間が短縮され
て情報処理装置の処理能力を向上させることができる。

【００５５】請求項２記載の発明によれば、周辺装置の
アクセスタイムがプロセッサのマシンサイクルの整数倍
でない場合に、プロセッサが周辺装置をアクセスする際
に、プロフェッチされた命令の有無、次命令のデコード
が完了しているか否かならびに命令の実行段階を考慮し
てプロセッサの動作サイクルを周辺装置のアクセスタイ
ム又はプロセッサのマシンサイクルとするようにしてい
るので、周辺装置を効率良く使用することができるとと
もに、請求項１記載の発明に比べてさらに命令の実行処
理時間を短縮することができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例に係わる情報処
理装置の構成を示す図である。

【図２】図１に示す装置の動作タイミングを示す図であ
る。

【図３】図１に示す装置の他の動作タイミングを示す図
である。

【図４】図１に示す装置の他の動作タイミングを示す図
である。

【図５】請求項２記載の発明の一実施例に係わる情報処
理装置の構成を示す図である。

【図６】図５に示す装置の条件テーブルを示す図であ
る。

【図７】図５に示す装置の動作タイミングを示す図であ
る。

【図８】従来の情報処理装置の構成を示す図である。

【図９】図８に示す装置の動作タイミングを示す図であ
る。

【図１０】図８に示す装置の他の動作タイミングを示す
図である。

【符号の説明】

１ マイクロプロセッサ ２ クロック信号発生回路 ３，７ 動作クロック信号生成回路 ４，１２ 命令プリフェッチキュー ５，１３ デコードユニット ６，１４ 実行ユニット １１ バスインターフェースユニット ５０ 命令用メモリ ６０ オペランド用メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−204634（ＪＰ，Ａ) 特開 昭62−182910（ＪＰ，Ａ) 特開 平５−100844（ＪＰ，Ａ) 特開 昭52−116035（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/42 G06F 1/04 - 1/14

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所定の周期の基本クロック信号を発生す
   るクロック信号発生回路と、 前記クロック信号発生回路により発生された基本クロッ
   ク信号を受けて、該基本クロック信号から、プロセッサ
   がアクセスする複数の周辺回路の中から、プロセッサが
   アクセスする周辺回路を選択してアクセス可能状態とす
   る活性化信号に基づいて周期が設定される動作クロック
   信号を生成する生成回路を備え、前記生成回路により生
   成された動作クロック信号に同期して命令を実行処理す
   るプロセッサと、 アクセスタイムが前記生成回路により生成された動作ク
   ロック信号の周期の整数倍でない場合は、前記プロセッ
   サによりアクセスされる際に、前記活性化信号に基づい
   て前記生成回路により生成された動作クロック信号に同
   期して動作する周辺回路とを有することを特徴とする情
   報処理装置。
2. 【請求項２】 所定の周期の基本クロック信号を発生す
   るクロック信号発生回路と、 前記クロック信号発生回路により発生された基本クロッ
   ク信号を受けて、プリフェッチされた命令の有無及び次
   命令のデコードが完了しているか否か及び命令の実行段
   階、ならびにプロセッサがアクセスする複数の周辺回路
   の中から、プロセッサがアクセスする周辺回路を選択し
   てアクセス可能状態とする活性化信号に基づいて周期が
   設定される動作クロック信号を生成する生成回路を備
   え、前記生成回路により生成された動作クロック信号に
   同期して命令を実行処理するプロセッサと、 アクセスタイムが前記生成回路により生成された動作ク
   ロック信号の周期の整数倍でない場合は、前記プロセッ
   サによりアクセスされる際に、前記活性化信号に基づい
   て前記生成回路により生成された動作クロック信号に同
   期して動作する周辺回路とを有することを特徴とする情
   報処理装置。