JPH06274352A - コンパイラ、及びデータ処理装置 - Google Patents
コンパイラ、及びデータ処理装置Info
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- JPH06274352A JPH06274352A JP5085508A JP8550893A JPH06274352A JP H06274352 A JPH06274352 A JP H06274352A JP 5085508 A JP5085508 A JP 5085508A JP 8550893 A JP8550893 A JP 8550893A JP H06274352 A JPH06274352 A JP H06274352A
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- 238000012545 processing Methods 0.000 claims abstract description 84
- 230000001629 suppression Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 44
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000005457 optimization Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 241000761456 Nops Species 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 108010020615 nociceptin receptor Proteins 0.000 description 2
- 230000008707 rearrangement Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
Abstract
(57)【要約】
【目的】 コンパイラが把握している情報を、オブジェ
クトコードに取り込んだ形でコンパイラがデータ処理装
置に通知し、データ処理装置が命令実行に際してそれら
の情報を利用してデータ処理の高速化を図ることができ
るようにする。 【構成】 コンパイラは、それが得ているデータ処理装
置のハードウェア制御情報例えば分岐命令の分岐先の位
置やレジスタの使用状況などを、ノーオペレーションの
命令コードを含むオブジェクトコード（ＮＯＰ命令）に
組み込んでデータ処理装置に通知するようにする。デー
タ処理装置は、ノーオペレーションの命令コードによっ
て実質的に利用されていないデータ処理装置のリソース
を活用して、当該オブジェクトコードに含まれているハ
ードウェア制御情報をデータ処理に反映するように構成
される。
クトコードに取り込んだ形でコンパイラがデータ処理装
置に通知し、データ処理装置が命令実行に際してそれら
の情報を利用してデータ処理の高速化を図ることができ
るようにする。 【構成】 コンパイラは、それが得ているデータ処理装
置のハードウェア制御情報例えば分岐命令の分岐先の位
置やレジスタの使用状況などを、ノーオペレーションの
命令コードを含むオブジェクトコード（ＮＯＰ命令）に
組み込んでデータ処理装置に通知するようにする。デー
タ処理装置は、ノーオペレーションの命令コードによっ
て実質的に利用されていないデータ処理装置のリソース
を活用して、当該オブジェクトコードに含まれているハ
ードウェア制御情報をデータ処理に反映するように構成
される。
Description
【０００１】
【産業上の利用分野】本発明は、高級言語で記述された
ソースプログラムを翻訳してオブジェクトコードを生成
するコンパイラ、及び該コンパイラで生成されたオブジ
ェクトプログラムを実行するデータ処理装置に関し、例
えば、ＲＩＳＣ(Reduced InstructionSet Computer) ア
ーキテクチャに対応されたマイクロコンピュータ及びそ
のためのコンパイラに適用して有効な技術に関する。
ソースプログラムを翻訳してオブジェクトコードを生成
するコンパイラ、及び該コンパイラで生成されたオブジ
ェクトプログラムを実行するデータ処理装置に関し、例
えば、ＲＩＳＣ(Reduced InstructionSet Computer) ア
ーキテクチャに対応されたマイクロコンピュータ及びそ
のためのコンパイラに適用して有効な技術に関する。
【０００２】
【従来の技術】ソースプログラムを翻訳してオブジェク
トコードを生成するコンパイラは、その最終段のコード
生成段階において、コンパイラが対象とするデータ処理
装置（ターゲットマシン）のレジスタ構成などのハード
ウェアに依存した情報が解釈されて、変数のレジスタア
ロケーション、命令の並び替えなどが行われる。その際
には、分岐テーブル、ループテーブル、レジスタ割付け
テーブルなどが作成される。これらの情報は、コンパイ
ラがその処理過程で得た、対象データ処理装置のハード
ウェアに依存した制御情報として位置付けることができ
る。
トコードを生成するコンパイラは、その最終段のコード
生成段階において、コンパイラが対象とするデータ処理
装置（ターゲットマシン）のレジスタ構成などのハード
ウェアに依存した情報が解釈されて、変数のレジスタア
ロケーション、命令の並び替えなどが行われる。その際
には、分岐テーブル、ループテーブル、レジスタ割付け
テーブルなどが作成される。これらの情報は、コンパイ
ラがその処理過程で得た、対象データ処理装置のハード
ウェアに依存した制御情報として位置付けることができ
る。
【０００３】このとき、マイクロコンピュータなどのデ
ータ処理装置は今日パイプライン処理やキャッシュメモ
リ等の技術を取り入れて処理の高速化が図られており、
これに応じてコンパイラも対象データ処理装置のハード
ウェアに即してオブジェクトの実行効率の向上を図るた
めの各種最適化処理などを行うようになっている。例え
ば、特開平３−１３５６３０号や特開平３−２８２７３
４号公報に記載されるようにコンパイラはデータ処理装
置のパイプライン処理やキャッシュメモリ等のハードウ
ェアを意識して命令のスケジューリングを行ったり、コ
ードの最適化や命令スケジューリングのために命令コー
ド列にノーオペレーション命令を挿入したりするものが
ある。このようにコンパイラが、高機能化された対象デ
ータ処理装置のハードウェアに即して実行効率の高いオ
ブジェクトコードを生成しようとすれば、コンパイラ
は、対象データ処理装置のハードウェアに即した各種情
報を受け取ってこれを駆使しなければならない。
ータ処理装置は今日パイプライン処理やキャッシュメモ
リ等の技術を取り入れて処理の高速化が図られており、
これに応じてコンパイラも対象データ処理装置のハード
ウェアに即してオブジェクトの実行効率の向上を図るた
めの各種最適化処理などを行うようになっている。例え
ば、特開平３−１３５６３０号や特開平３−２８２７３
４号公報に記載されるようにコンパイラはデータ処理装
置のパイプライン処理やキャッシュメモリ等のハードウ
ェアを意識して命令のスケジューリングを行ったり、コ
ードの最適化や命令スケジューリングのために命令コー
ド列にノーオペレーション命令を挿入したりするものが
ある。このようにコンパイラが、高機能化された対象デ
ータ処理装置のハードウェアに即して実行効率の高いオ
ブジェクトコードを生成しようとすれば、コンパイラ
は、対象データ処理装置のハードウェアに即した各種情
報を受け取ってこれを駆使しなければならない。
【０００４】
【発明が解決しようとする課題】しかしながら、従来に
おいては、対象データ処理装置のハードウェアに即した
各種情報がコンパイラに与えられることによって、コン
パイル処理の過程で得られる分岐テーブル、ループテー
ブル、レジスタ割付けテーブルなどの対象データ処理装
置のハードウェアに依存した有用な制御情報は、コンパ
イラ側で利用されるに留まり、オブジェクトコードの形
態を採ってデータ処理装置に与えられることはなかっ
た。分岐処理およびリソース競合といったパイプライン
ハザードの問題、および内蔵可能なキャッシュメモリ容
量の制限といった問題がデータ処理装置に存在すると
き、データ処理装置のハードウェアに即してコンパイラ
が把握している全体的な処理の流れの中で、それらを解
決するために有用な情報がコンパイラ側に有ることが本
発明者によって明らかにされた。
おいては、対象データ処理装置のハードウェアに即した
各種情報がコンパイラに与えられることによって、コン
パイル処理の過程で得られる分岐テーブル、ループテー
ブル、レジスタ割付けテーブルなどの対象データ処理装
置のハードウェアに依存した有用な制御情報は、コンパ
イラ側で利用されるに留まり、オブジェクトコードの形
態を採ってデータ処理装置に与えられることはなかっ
た。分岐処理およびリソース競合といったパイプライン
ハザードの問題、および内蔵可能なキャッシュメモリ容
量の制限といった問題がデータ処理装置に存在すると
き、データ処理装置のハードウェアに即してコンパイラ
が把握している全体的な処理の流れの中で、それらを解
決するために有用な情報がコンパイラ側に有ることが本
発明者によって明らかにされた。
【０００５】更に本発明者は、そのような新たな制御情
報をどのようにしてデータ処理装置に通知するかを検討
した。例えば、そのために新たな専用命令を追加しても
確かに必要な情報の伝達は可能であるが、そのための命
令実行サイクル数が増大してしまう。そこで本発明者
は、命令スケジューリングや最適化のために命令列のい
たる所に配置されているノーオペレーション命令に着目
し、ノーオペレーション命令によって実質的に何も行わ
れていないときデータ処理装置のリソースを有効に活用
して、所要の情報伝達に必要な処理を行わせることの有
用性を見い出した。
報をどのようにしてデータ処理装置に通知するかを検討
した。例えば、そのために新たな専用命令を追加しても
確かに必要な情報の伝達は可能であるが、そのための命
令実行サイクル数が増大してしまう。そこで本発明者
は、命令スケジューリングや最適化のために命令列のい
たる所に配置されているノーオペレーション命令に着目
し、ノーオペレーション命令によって実質的に何も行わ
れていないときデータ処理装置のリソースを有効に活用
して、所要の情報伝達に必要な処理を行わせることの有
用性を見い出した。
【０００６】本発明の目的は、コンパイラが把握してい
る情報を、オブジェクトコードに取り込んだ形でコンパ
イラがデータ処理装置に通知し、データ処理装置が命令
実行に際してそれらの情報を利用してデータ処理の高速
化を図ることができるようにするものであり、それを実
現するコンパイラと、データ処理装置を提供することに
ある。
る情報を、オブジェクトコードに取り込んだ形でコンパ
イラがデータ処理装置に通知し、データ処理装置が命令
実行に際してそれらの情報を利用してデータ処理の高速
化を図ることができるようにするものであり、それを実
現するコンパイラと、データ処理装置を提供することに
ある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、コンパイラは、それが得ている
データ処理装置のハードウェア制御情報例えば分岐命令
の分岐先の位置やレジスタの使用状況などを、ノーオペ
レーションの命令コードを含むオブジェクトコード（Ｎ
ＯＰ命令）に組み込んでデータ処理装置に通知するよう
にする。データ処理装置は、ノーオペレーションの命令
コードによって実質的に利用されていないデータ処理装
置のリソースを活用して、当該オブジェクトコードに含
まれているハードウェア制御情報をデータ処理に反映す
るように構成される。上記ＮＯＰ命令に新たに付加する
機能としては、ノーオペレーションのサイクル数指定機
能、次分岐命令の分岐先アドレス通知機能、サブルーチ
ン戻り番地格納用レジスタ割り付け通知機能、及び命令
ループを通知する機能とされる。データ処理装置は、コ
ンパイラにて生成された前記ノーオペレーションの命令
コードを含むオブジェクトコードを解読する解読手段
と、その解読結果に従って当該オブジェクトコードを実
行する実行手段とを備えて構成される。
データ処理装置のハードウェア制御情報例えば分岐命令
の分岐先の位置やレジスタの使用状況などを、ノーオペ
レーションの命令コードを含むオブジェクトコード（Ｎ
ＯＰ命令）に組み込んでデータ処理装置に通知するよう
にする。データ処理装置は、ノーオペレーションの命令
コードによって実質的に利用されていないデータ処理装
置のリソースを活用して、当該オブジェクトコードに含
まれているハードウェア制御情報をデータ処理に反映す
るように構成される。上記ＮＯＰ命令に新たに付加する
機能としては、ノーオペレーションのサイクル数指定機
能、次分岐命令の分岐先アドレス通知機能、サブルーチ
ン戻り番地格納用レジスタ割り付け通知機能、及び命令
ループを通知する機能とされる。データ処理装置は、コ
ンパイラにて生成された前記ノーオペレーションの命令
コードを含むオブジェクトコードを解読する解読手段
と、その解読結果に従って当該オブジェクトコードを実
行する実行手段とを備えて構成される。
【００１０】
【作用】上記した手段によれば、対象データ処理装置固
有のハードウェア制御情報を組み込んだオブジェクトプ
ログラムを生成することは、実行効率を向上させたオブ
ジェクトプログラムの生成を可能にする。ノーオペレー
ションの命令コードを含むオブジェクトコードにハード
ウェア制御情報を組み込むことは、ノーオペレーション
の命令コードによって実質的に利用されていないデータ
処理装置のリソースを活用でき、データ処理を一層高速
化する。例えば、前記ノーオペレーションサイクル数通
知機能は、パイプラインピッチを小さくしたスーパーパ
イプラインのアーキテクチャに対応することを容易化す
る。前記分岐通知の機能は、分岐命令の分岐先アドレス
の演算結果を得る時間を待つことなく、分岐先の命令を
フェッチすることを可能にする。前記レジスタ割り付け
通知の機能は、メモリ上に展開されるスタック領域に戻
り番地を格納する代わりに、レジスタの使用を可能に
し、復帰時のための戻り番地取得に比較的低速なメモリ
サクセスを省くことができ、処理速度の向上に寄与す
る。前記ループ通知の機能は、ループ内の命令を保持す
る命令キャッシュメモリに対するエントリの入れ替え抑
止の制御を可能にし、記憶容量に制限のある内蔵キャッ
シュを有効に活用でき、アクセスに時間のかかる外部記
憶装置のアクセス回数を減らすことができ、データ処理
の高速化に寄与する。
有のハードウェア制御情報を組み込んだオブジェクトプ
ログラムを生成することは、実行効率を向上させたオブ
ジェクトプログラムの生成を可能にする。ノーオペレー
ションの命令コードを含むオブジェクトコードにハード
ウェア制御情報を組み込むことは、ノーオペレーション
の命令コードによって実質的に利用されていないデータ
処理装置のリソースを活用でき、データ処理を一層高速
化する。例えば、前記ノーオペレーションサイクル数通
知機能は、パイプラインピッチを小さくしたスーパーパ
イプラインのアーキテクチャに対応することを容易化す
る。前記分岐通知の機能は、分岐命令の分岐先アドレス
の演算結果を得る時間を待つことなく、分岐先の命令を
フェッチすることを可能にする。前記レジスタ割り付け
通知の機能は、メモリ上に展開されるスタック領域に戻
り番地を格納する代わりに、レジスタの使用を可能に
し、復帰時のための戻り番地取得に比較的低速なメモリ
サクセスを省くことができ、処理速度の向上に寄与す
る。前記ループ通知の機能は、ループ内の命令を保持す
る命令キャッシュメモリに対するエントリの入れ替え抑
止の制御を可能にし、記憶容量に制限のある内蔵キャッ
シュを有効に活用でき、アクセスに時間のかかる外部記
憶装置のアクセス回数を減らすことができ、データ処理
の高速化に寄与する。
【００１１】
〔１〕高級言語コンパイラ 図１には本発明の一実施例に係る高級言語コンパイラの
論理構成が示される。図１に示されるコンパイラは、特
に制限されないが、字句解析手段１、構文解析手段２、
中間コード生成手段３、及びコード生成手段４を含み、
Ｃ言語などの高級言語によって記述されたソースプログ
ラム５を、オブジェクトプログラム６に翻訳する。
論理構成が示される。図１に示されるコンパイラは、特
に制限されないが、字句解析手段１、構文解析手段２、
中間コード生成手段３、及びコード生成手段４を含み、
Ｃ言語などの高級言語によって記述されたソースプログ
ラム５を、オブジェクトプログラム６に翻訳する。
【００１２】上記字句解析手段１は、ソースプログラム
５を入力し、その言語の解析を行う。すなわち、ソース
プログラム５を、言語として意味を有する最小単位（単
語またはトークンと称される）に構成する。単語には、
定数、ラベル、予約語、演算子、区切りなどがある。構
文解析手段２では、トークン列となったソースプログラ
ムを受け、文法との適合性を解析する。中間コード生成
手段３は、ソースプログラム５の構成要素である各種の
文、ブロック、手続きなどを認識して中間的な語表現で
ある中間コードに変換する。コード生成手段４は、中間
コードをオブジェクトコードに変換する。すなわち、タ
ーゲットマシン（オブジェクトプログラムを実行すべき
対象データ処理装置）のハードウェア構成に応じて、変
数のレジスタ割り付けなどを行って、オブジェクトプロ
グラム６を生成する。
５を入力し、その言語の解析を行う。すなわち、ソース
プログラム５を、言語として意味を有する最小単位（単
語またはトークンと称される）に構成する。単語には、
定数、ラベル、予約語、演算子、区切りなどがある。構
文解析手段２では、トークン列となったソースプログラ
ムを受け、文法との適合性を解析する。中間コード生成
手段３は、ソースプログラム５の構成要素である各種の
文、ブロック、手続きなどを認識して中間的な語表現で
ある中間コードに変換する。コード生成手段４は、中間
コードをオブジェクトコードに変換する。すなわち、タ
ーゲットマシン（オブジェクトプログラムを実行すべき
対象データ処理装置）のハードウェア構成に応じて、変
数のレジスタ割り付けなどを行って、オブジェクトプロ
グラム６を生成する。
【００１３】最終段のコード生成手段４においては、対
象データ処理装置のレジスタ構成などのハードウェアに
依存した情報が解釈されて、変数のレジスタアロケーシ
ョン、命令の並び替えが行われる。その際には図２に示
す分岐テーブル１０及びループテーブル１１、そして図
３に示すレジスタ割付けテーブル１３が作成される。前
記分岐テーブル１０は、分岐命令、その分岐命令のアド
レスのラベル、及び分岐先アドレスのラベルから成る。
レジスタ割付けテーブル１３は、命令のアドレスのラベ
ルと、それに対応する変数のレジスタ割付け状態とから
成る。ループテーブル１１は、ある命令がプログラムの
ループ構造中にあるかどうかを示すテーブルとされ、命
令のアドレスのラベルと、それがループ構造中にあるか
どうかを示すフラグから成る。
象データ処理装置のレジスタ構成などのハードウェアに
依存した情報が解釈されて、変数のレジスタアロケーシ
ョン、命令の並び替えが行われる。その際には図２に示
す分岐テーブル１０及びループテーブル１１、そして図
３に示すレジスタ割付けテーブル１３が作成される。前
記分岐テーブル１０は、分岐命令、その分岐命令のアド
レスのラベル、及び分岐先アドレスのラベルから成る。
レジスタ割付けテーブル１３は、命令のアドレスのラベ
ルと、それに対応する変数のレジスタ割付け状態とから
成る。ループテーブル１１は、ある命令がプログラムの
ループ構造中にあるかどうかを示すテーブルとされ、命
令のアドレスのラベルと、それがループ構造中にあるか
どうかを示すフラグから成る。
【００１４】コンパイラは、コード生成手段４において
命令列の並べ替えなどにより、オブジェクトプログラム
の最適化を行う。例えば分岐命令の高速化を目的に遅延
分岐の遅延スロットに前後の適当な命令を挿入し、適当
な命令がない場合にはノーオペレーションの命令コード
を含む命令（以下ＮＯＰ命令とする）を挿入する。すな
わち、ＲＩＳＣアーキテクチャのコンピュータにおいて
は、分岐時のパイプラインの乱れを軽減するために、分
岐命令の直後に実行すべき命令の位置を遅延スロットと
し、遅延スロットに配置された命令を、分岐に先だって
実行する。全ての遅延スロットに無操作（ノーオペレー
ション）であるＮＯＰ命令を置くと、分岐が起こるたび
に無操作のＮＯＰ命令のサイクルが挿入され、実行速度
の面において不適当である。そのため、遅延スロットに
挿入しても支障の無い適当な命令があれば、これを遅延
スロットに挿入して命令を並びかえ、最適化を行う。ま
た最近のスーパスケーラアーキテクチャのようにパイプ
ラインを複数有するデータ処理装置の場合も、命令のス
ケジューリングのためにコンパイラは命令列の適当な箇
所に無操作のＮＯＰ命令を挿入する。
命令列の並べ替えなどにより、オブジェクトプログラム
の最適化を行う。例えば分岐命令の高速化を目的に遅延
分岐の遅延スロットに前後の適当な命令を挿入し、適当
な命令がない場合にはノーオペレーションの命令コード
を含む命令（以下ＮＯＰ命令とする）を挿入する。すな
わち、ＲＩＳＣアーキテクチャのコンピュータにおいて
は、分岐時のパイプラインの乱れを軽減するために、分
岐命令の直後に実行すべき命令の位置を遅延スロットと
し、遅延スロットに配置された命令を、分岐に先だって
実行する。全ての遅延スロットに無操作（ノーオペレー
ション）であるＮＯＰ命令を置くと、分岐が起こるたび
に無操作のＮＯＰ命令のサイクルが挿入され、実行速度
の面において不適当である。そのため、遅延スロットに
挿入しても支障の無い適当な命令があれば、これを遅延
スロットに挿入して命令を並びかえ、最適化を行う。ま
た最近のスーパスケーラアーキテクチャのようにパイプ
ラインを複数有するデータ処理装置の場合も、命令のス
ケジューリングのためにコンパイラは命令列の適当な箇
所に無操作のＮＯＰ命令を挿入する。
【００１５】〔２〕ＮＯＰ命令に対する制御情報の組み
込み コンパイラにおけるここまでの内容は従来と何等変わら
ない。本実施例においては、上記最適化処理などによっ
てオブジェクトプログラム中に多用される無操作のＮＯ
Ｐ命令に、コード生成時に得られるデータ処理装置のハ
ードウェアの制御情報を組み込んで、これを該データ処
理装置に通知できるようにするものである。
込み コンパイラにおけるここまでの内容は従来と何等変わら
ない。本実施例においては、上記最適化処理などによっ
てオブジェクトプログラム中に多用される無操作のＮＯ
Ｐ命令に、コード生成時に得られるデータ処理装置のハ
ードウェアの制御情報を組み込んで、これを該データ処
理装置に通知できるようにするものである。
【００１６】図１にはＮＯＰ命令を挿入する際のコンパ
イラの処理が示される。コード生成の段階においては、
既に分岐テーブル１０、レジスタ割付けテーブル１３、
ループテーブル１１などが作成されている。コンパイラ
は、それら情報を参照することによって、オブジェクト
プログラムで実現すべき処理がどのように進捗するかを
把握することができ、これに基づいて、ＮＯＰ命令にハ
ードウェアの制御情報を組み込む。制御情報が組み込ま
れるＮＯＰ命令は、特に制限されないが、分岐用ＮＯ
Ｐ、リソースコンフリクト通知用ＮＯＰ、ループ通知用
ＮＯＰ、単なるＮＯＰの４種類とされる。コンパイラ
は、それらテーブルの情報を参照して、ＮＯＰ命令を挿
入する場合、何れの機能を持つＮＯＰ命令にするかを決
定し、各々のＮＯＰ命令を発行する。
イラの処理が示される。コード生成の段階においては、
既に分岐テーブル１０、レジスタ割付けテーブル１３、
ループテーブル１１などが作成されている。コンパイラ
は、それら情報を参照することによって、オブジェクト
プログラムで実現すべき処理がどのように進捗するかを
把握することができ、これに基づいて、ＮＯＰ命令にハ
ードウェアの制御情報を組み込む。制御情報が組み込ま
れるＮＯＰ命令は、特に制限されないが、分岐用ＮＯ
Ｐ、リソースコンフリクト通知用ＮＯＰ、ループ通知用
ＮＯＰ、単なるＮＯＰの４種類とされる。コンパイラ
は、それらテーブルの情報を参照して、ＮＯＰ命令を挿
入する場合、何れの機能を持つＮＯＰ命令にするかを決
定し、各々のＮＯＰ命令を発行する。
【００１７】図４には上記４種類の機能を持つＮＯＰ命
令の一例が示される。特に制限されないが、ＮＯＰ命令
は３２ビットから成り、ソフトウェアの動作上は従来の
無操作ＮＯＰ命令と同様にノーオペレーションである
が、データ処理装置にコンパイラ情報を通知するための
フィールドを有する。すなわち、ビット０〜１３は無操
作ＮＯＰ命令であることを示す従来と同様のノーオペレ
ーションの命令コード（ＮＯＰコード）の指定フィール
ドとされる。そして、ビット１４，１５が上記機能を示
す指定フィールドであり、ビット１６〜３１はオフセッ
トフィールドとされる。 （１）ビット１４，１５＝０，０のときは通常の無操作
ＮＯＰであるが、ビット１６〜３１のオフセットで何サ
イクル分のＮＯＰを意味するかを示す。これは、パイプ
ラインピッチを小さくしたスーパーパイプラインのアー
キテクチャに対応したりするためのものである。 （２）ビット１４，１５＝１，０のときは分岐通知を意
味する。そのＮＯＰ命令の実行後、最初に現れる分岐命
令の分岐先のアドレスを、そのＮＯＰ命令のアドレスか
らの相対アドレスの形でオフセットに組み込む。このと
き、コンパイラは、前記分岐テーブル１０を用いる。こ
の機能によれば、データ処理装置は、分岐命令の分岐先
アドレスの演算結果を得る時間を待つことなく、分岐先
の命令をフェッチすることが可能になる。 （３）ビット１４，１５＝１，１のときは使用可能レジ
スタ通知を意味する。このＮＯＰ命令の実行後、最初に
現れるサブルーチン分岐命令（以下ＢＳＲ命令とする）
実行時に戻り番地格納用に使用可能なレジスタ番号をオ
フセットに組み込む。このときコンパイラは前記レジス
タ割付けテーブル１３を用いる。この機能によればデー
タ処理装置は、メモリ上に展開されるスタック領域に戻
り番地を格納する代わりに、レジスタの使用が可能にな
るので、復帰のための戻り番地取得に比較的低速なメモ
リのアクセスを省くことができ、処理速度の向上に寄与
する。 （４）ビット１４，１５＝０，１のときはループ通知を
意味する。そのＮＯＰ命令がループ構造中にあるかどう
かをオフセットで示す。ループ構造中にあるか否かの指
示を命令キャッシュメモリに対するエントリの入れ替え
抑止の制御に利用する。これにより、ループ部分の命令
をキャッシュに取り込んだ後で、ループ以外の部分の取
り込みによって、該ループ部分の命令が命令キャッシュ
内からパージされることを抑止でき、アクセスに時間の
かかる外部記憶装置のアクセス回数を減らすして、デー
タ処理の高速化に寄与する。
令の一例が示される。特に制限されないが、ＮＯＰ命令
は３２ビットから成り、ソフトウェアの動作上は従来の
無操作ＮＯＰ命令と同様にノーオペレーションである
が、データ処理装置にコンパイラ情報を通知するための
フィールドを有する。すなわち、ビット０〜１３は無操
作ＮＯＰ命令であることを示す従来と同様のノーオペレ
ーションの命令コード（ＮＯＰコード）の指定フィール
ドとされる。そして、ビット１４，１５が上記機能を示
す指定フィールドであり、ビット１６〜３１はオフセッ
トフィールドとされる。 （１）ビット１４，１５＝０，０のときは通常の無操作
ＮＯＰであるが、ビット１６〜３１のオフセットで何サ
イクル分のＮＯＰを意味するかを示す。これは、パイプ
ラインピッチを小さくしたスーパーパイプラインのアー
キテクチャに対応したりするためのものである。 （２）ビット１４，１５＝１，０のときは分岐通知を意
味する。そのＮＯＰ命令の実行後、最初に現れる分岐命
令の分岐先のアドレスを、そのＮＯＰ命令のアドレスか
らの相対アドレスの形でオフセットに組み込む。このと
き、コンパイラは、前記分岐テーブル１０を用いる。こ
の機能によれば、データ処理装置は、分岐命令の分岐先
アドレスの演算結果を得る時間を待つことなく、分岐先
の命令をフェッチすることが可能になる。 （３）ビット１４，１５＝１，１のときは使用可能レジ
スタ通知を意味する。このＮＯＰ命令の実行後、最初に
現れるサブルーチン分岐命令（以下ＢＳＲ命令とする）
実行時に戻り番地格納用に使用可能なレジスタ番号をオ
フセットに組み込む。このときコンパイラは前記レジス
タ割付けテーブル１３を用いる。この機能によればデー
タ処理装置は、メモリ上に展開されるスタック領域に戻
り番地を格納する代わりに、レジスタの使用が可能にな
るので、復帰のための戻り番地取得に比較的低速なメモ
リのアクセスを省くことができ、処理速度の向上に寄与
する。 （４）ビット１４，１５＝０，１のときはループ通知を
意味する。そのＮＯＰ命令がループ構造中にあるかどう
かをオフセットで示す。ループ構造中にあるか否かの指
示を命令キャッシュメモリに対するエントリの入れ替え
抑止の制御に利用する。これにより、ループ部分の命令
をキャッシュに取り込んだ後で、ループ以外の部分の取
り込みによって、該ループ部分の命令が命令キャッシュ
内からパージされることを抑止でき、アクセスに時間の
かかる外部記憶装置のアクセス回数を減らすして、デー
タ処理の高速化に寄与する。
【００１８】〔３〕データ処理装置 次に、上記機能が組み込まれたＮＯＰ命令を利用するに
最適なターゲットマシンとしてのデータ処理装置の一例
を説明する。
最適なターゲットマシンとしてのデータ処理装置の一例
を説明する。
【００１９】図５には本発明に係るデータ処理装置の一
実施例であるマイクロプロセッサのブロック図が示され
る。同図に示されるマイクロプロセッサ２０は、次に実
行すべき命令アドレスを命令解釈部３３のプログラムカ
ウンタ（ＰＣ）５０が保持する。マイクロプロセッサ２
０が実行すべき命令は、プリフェッチアドレス発生回路
（ＰＡＧ）５１から出力される命令プリフェッチアドレ
スにより命令キャッシュ３１が検索され、キャッシュヒ
ットのときは命令キャッシュ３１から読み出される。キ
ャッシュミスのときは、プリフェッチアドレスが命令用
アドレス変換バッファ（命令ＴＬＢ）３０で物理アドレ
スに変換されてアドレスバス４１に出力され、これを受
ける外部メモリからデータバス４０を介して命令がプリ
フェッチされる。命令はプリフェッチキュー３２でバッ
ファリングされ、命令解釈部３３へ送られる。命令解釈
部３３はその命令を命令デコーダ５７にて解釈し、ま
た、その命令に対応するマイクロ命令の系列を順次マイ
クロプログラム５６から読出して、命令実行に必要な制
御情報４２を生成する。斯る制御情報４２にて汎用レジ
スタ３５や、算術論理演算器（ＡＬＵ）３６などが制御
され、これによって命令の実行を行う。命令実行になど
に必要なデータはデータキャッシュ３８、データ用アド
レス変換バッファ（データＴＬＢ）３７を介して入出力
される。このとき必要な外部バス制御は制御部３４の外
部バス制御部６０が行う。制御部３４はその他に各種フ
ラグ６１やキャッシュ制御レジスタ（ＣＣＷ）６２を有
する。
実施例であるマイクロプロセッサのブロック図が示され
る。同図に示されるマイクロプロセッサ２０は、次に実
行すべき命令アドレスを命令解釈部３３のプログラムカ
ウンタ（ＰＣ）５０が保持する。マイクロプロセッサ２
０が実行すべき命令は、プリフェッチアドレス発生回路
（ＰＡＧ）５１から出力される命令プリフェッチアドレ
スにより命令キャッシュ３１が検索され、キャッシュヒ
ットのときは命令キャッシュ３１から読み出される。キ
ャッシュミスのときは、プリフェッチアドレスが命令用
アドレス変換バッファ（命令ＴＬＢ）３０で物理アドレ
スに変換されてアドレスバス４１に出力され、これを受
ける外部メモリからデータバス４０を介して命令がプリ
フェッチされる。命令はプリフェッチキュー３２でバッ
ファリングされ、命令解釈部３３へ送られる。命令解釈
部３３はその命令を命令デコーダ５７にて解釈し、ま
た、その命令に対応するマイクロ命令の系列を順次マイ
クロプログラム５６から読出して、命令実行に必要な制
御情報４２を生成する。斯る制御情報４２にて汎用レジ
スタ３５や、算術論理演算器（ＡＬＵ）３６などが制御
され、これによって命令の実行を行う。命令実行になど
に必要なデータはデータキャッシュ３８、データ用アド
レス変換バッファ（データＴＬＢ）３７を介して入出力
される。このとき必要な外部バス制御は制御部３４の外
部バス制御部６０が行う。制御部３４はその他に各種フ
ラグ６１やキャッシュ制御レジスタ（ＣＣＷ）６２を有
する。
【００２０】上記ＮＯＰ命令の４通りの機能は、特に制
限されないが前記命令デコーダ５７が当該命令をデコー
ドすることによって認識する。この時の全体的な処理フ
ローは図６に示される。以下図６をも参照しながら夫々
の機能を実現するための構成及び制御手順を順次説明す
る。
限されないが前記命令デコーダ５７が当該命令をデコー
ドすることによって認識する。この時の全体的な処理フ
ローは図６に示される。以下図６をも参照しながら夫々
の機能を実現するための構成及び制御手順を順次説明す
る。
【００２１】〔４〕ＮＯＰのみの機能実現手段 図４に示される「ＮＯＰのみ」の機能に対しては、命令
のオフセットフィールドで指定されるサイクル数分だけ
無操作のノーオペレーションを繰り返せばよい（図６の
ステップＳ１Ａ）。すなわち、命令解釈部３３がそれに
対応するデコード論理を若しくはマイクロプログラムの
制御論理をもてばよく、命令デコーダ５７若しくはマイ
クロプログラム５６によって実現される。
のオフセットフィールドで指定されるサイクル数分だけ
無操作のノーオペレーションを繰り返せばよい（図６の
ステップＳ１Ａ）。すなわち、命令解釈部３３がそれに
対応するデコード論理を若しくはマイクロプログラムの
制御論理をもてばよく、命令デコーダ５７若しくはマイ
クロプログラム５６によって実現される。
【００２２】〔５〕分岐通知の機能実現手段 図４に示される「分岐通知」の機能に対しては、図５に
示されるように、分岐先アドレスレジスタ（ＢＴＡＲ）
５２を設け、フラグ６１の状態などに応じて、命令アド
レス発生回路（ＩＡＧ）５３の出力と当該分岐先アドレ
スレジスタ（ＢＴＡＲ）５２の出力を選択してプログラ
ムカウンタ（ＰＣ）５０に与えるようになっている。す
なわち、図７に示されるように分岐先アドレスレジスタ
ＢＴＡＲは３２ビットのレジスタとされ、ビット０〜３
０の領域が分岐先アドレスＢＴＡの格納領域とされ、そ
の最上位ビットは分岐先アドレスレジスタバリッド（Ｂ
ＴＡＲＶ）とされ、当該ビットＢＴＡＲＶの”０”は分
岐先アドレスＢＴＡの格納領域の無効を意味し、その”
１”は分岐先アドレスＢＴＡの格納領域の有効を意味す
る。前記命令アドレス発生回路５３はプログラムカウン
タＰＣに対して分岐通知機能以外で命令アドレスを生成
する。分岐先アドレスレジスタ５２が保持する分岐先ア
ドレスＢＴＡのプログラムカウンタ５０に対する出力は
セレクタ５８で行われる。セレクタ５８には、分岐先ア
ドレスレジスタバリッド（ＢＴＡＲＶ）と、分岐条件成
立を意味するフラグ情報が前記フラグ６１から供給され
る。ＢＴＡＲＶ＝１で、且つ分岐条件成立を意味するフ
ラグ情報を受けることによって分岐先アドレスレジスタ
５２からの分岐先アドレスをプログラムカウンタ５０に
供給して分岐命令を実行する。
示されるように、分岐先アドレスレジスタ（ＢＴＡＲ）
５２を設け、フラグ６１の状態などに応じて、命令アド
レス発生回路（ＩＡＧ）５３の出力と当該分岐先アドレ
スレジスタ（ＢＴＡＲ）５２の出力を選択してプログラ
ムカウンタ（ＰＣ）５０に与えるようになっている。す
なわち、図７に示されるように分岐先アドレスレジスタ
ＢＴＡＲは３２ビットのレジスタとされ、ビット０〜３
０の領域が分岐先アドレスＢＴＡの格納領域とされ、そ
の最上位ビットは分岐先アドレスレジスタバリッド（Ｂ
ＴＡＲＶ）とされ、当該ビットＢＴＡＲＶの”０”は分
岐先アドレスＢＴＡの格納領域の無効を意味し、その”
１”は分岐先アドレスＢＴＡの格納領域の有効を意味す
る。前記命令アドレス発生回路５３はプログラムカウン
タＰＣに対して分岐通知機能以外で命令アドレスを生成
する。分岐先アドレスレジスタ５２が保持する分岐先ア
ドレスＢＴＡのプログラムカウンタ５０に対する出力は
セレクタ５８で行われる。セレクタ５８には、分岐先ア
ドレスレジスタバリッド（ＢＴＡＲＶ）と、分岐条件成
立を意味するフラグ情報が前記フラグ６１から供給され
る。ＢＴＡＲＶ＝１で、且つ分岐条件成立を意味するフ
ラグ情報を受けることによって分岐先アドレスレジスタ
５２からの分岐先アドレスをプログラムカウンタ５０に
供給して分岐命令を実行する。
【００２３】斯る分岐通知機能を持つＮＯＰ命令に対す
る処理手順を図６を参照しながら説明する。ＮＯＰ命令
のビット１４、１５＝１、０のときは、オフセットの値
とＮＯＰ命令のＰＣ値（そのときのプログラムカウンタ
５０の値）とから、次に処理する分岐命令の分岐先アド
レスを計算し、これを分岐先アドレスレジスタ（ＢＴＡ
Ｒ）５２にセットする。また分岐先アドレスレジスタバ
リッド（ＢＴＡＲＶ）を”１”にセットする（ステップ
Ｓ２Ａ）。そして命令実行シーケンスに従って該分岐命
令がデコードされ（ステップＳ２Ｂ）、また、分岐条件
の成立がフラグ６１に反映されると、斯る分岐命令の実
行時に分岐先アドレスが分岐先アドレスレジスタＢＴＡ
Ｒから読み出される。すなわち、ＢＴＡＲＶ＝１でかつ
分岐条件が成立したときに分岐先アドレスＢＴＡが読み
出されてプログラムカウンタ５０にセットされる。その
後、分岐先レジスタバリッドＢＴＡＲＶがリセットされ
る（ステップＳ２Ｃ）。これによって、その分岐先アド
レスＢＴＡによって指定されるアドレスの命令に処理が
移行される。
る処理手順を図６を参照しながら説明する。ＮＯＰ命令
のビット１４、１５＝１、０のときは、オフセットの値
とＮＯＰ命令のＰＣ値（そのときのプログラムカウンタ
５０の値）とから、次に処理する分岐命令の分岐先アド
レスを計算し、これを分岐先アドレスレジスタ（ＢＴＡ
Ｒ）５２にセットする。また分岐先アドレスレジスタバ
リッド（ＢＴＡＲＶ）を”１”にセットする（ステップ
Ｓ２Ａ）。そして命令実行シーケンスに従って該分岐命
令がデコードされ（ステップＳ２Ｂ）、また、分岐条件
の成立がフラグ６１に反映されると、斯る分岐命令の実
行時に分岐先アドレスが分岐先アドレスレジスタＢＴＡ
Ｒから読み出される。すなわち、ＢＴＡＲＶ＝１でかつ
分岐条件が成立したときに分岐先アドレスＢＴＡが読み
出されてプログラムカウンタ５０にセットされる。その
後、分岐先レジスタバリッドＢＴＡＲＶがリセットされ
る（ステップＳ２Ｃ）。これによって、その分岐先アド
レスＢＴＡによって指定されるアドレスの命令に処理が
移行される。
【００２４】図８には前記分岐通知機能を持つＮＯＰ命
令を利用した具体例が示される。同図においては、ＣＭ
Ｐ命令で条件比較を行い、その結果にて条件成立を取得
するとＢＣＣ命令でラベルＬ０に条件分岐し、またその
後には、ＣＭＰ命令で条件比較を行い、その結果にて条
件成立を取得すると（２）のＢＣＣ命令でラベルＬ１に
条件分岐する例が示される。ＢＣＣで示される条件分岐
命令は遅延分岐命令であって、その直後の遅延スロット
（１）にはＮＯＰ命令が配置されている。（１）のＮＯ
Ｐ命令は分岐通知機能を有するＮＯＰ命令であり、当該
（１）のＮＯＰ命令には（２）のＢＣＣ命令の分岐先ア
ドレスＬ１のＰＣ相対アドレスがオフセットに組み込ま
れている（コード生成時に組み込まれている）。（２）
のＢＣＣ命令は、（１）のＮＯＰ命令の後続で最初の分
岐命令とされる。（１）のＮＯＰ命令実行時には、該命
令のオフセットに基づいて分岐先アドレスの演算が算術
論理演算器（ＡＬＵ）３６で行われ、該アドレスは分岐
先アドレスレジスタ（ＢＴＡＲ）にセットされ、且つ、
分岐先アドレスレジスタバリッド（ＢＴＡＲＶ）が”
１”にセットされる。そして、（２）のＢＣＣ命令の直
前におけるＣＭＰ命令による分岐条件の成立がフラグ６
１に反映されると、前記分岐先アドレスレジスタバリッ
ド（ＢＴＡＲＶ）が有効になっているので、（２）のＢ
ＣＣ命令の命令デコードステージＩＤで分岐先アドレス
レジスタ（ＢＴＡＲ）から分岐先アドレスが読出され
る。読出し後、分岐先アドレスレジスタバリッド（ＢＴ
ＡＲＶ）が”０”にリセットされる。条件不成立時にも
分岐先アドレスレジスタバリッド（ＢＴＡＲＶ）がリセ
ットされる。
令を利用した具体例が示される。同図においては、ＣＭ
Ｐ命令で条件比較を行い、その結果にて条件成立を取得
するとＢＣＣ命令でラベルＬ０に条件分岐し、またその
後には、ＣＭＰ命令で条件比較を行い、その結果にて条
件成立を取得すると（２）のＢＣＣ命令でラベルＬ１に
条件分岐する例が示される。ＢＣＣで示される条件分岐
命令は遅延分岐命令であって、その直後の遅延スロット
（１）にはＮＯＰ命令が配置されている。（１）のＮＯ
Ｐ命令は分岐通知機能を有するＮＯＰ命令であり、当該
（１）のＮＯＰ命令には（２）のＢＣＣ命令の分岐先ア
ドレスＬ１のＰＣ相対アドレスがオフセットに組み込ま
れている（コード生成時に組み込まれている）。（２）
のＢＣＣ命令は、（１）のＮＯＰ命令の後続で最初の分
岐命令とされる。（１）のＮＯＰ命令実行時には、該命
令のオフセットに基づいて分岐先アドレスの演算が算術
論理演算器（ＡＬＵ）３６で行われ、該アドレスは分岐
先アドレスレジスタ（ＢＴＡＲ）にセットされ、且つ、
分岐先アドレスレジスタバリッド（ＢＴＡＲＶ）が”
１”にセットされる。そして、（２）のＢＣＣ命令の直
前におけるＣＭＰ命令による分岐条件の成立がフラグ６
１に反映されると、前記分岐先アドレスレジスタバリッ
ド（ＢＴＡＲＶ）が有効になっているので、（２）のＢ
ＣＣ命令の命令デコードステージＩＤで分岐先アドレス
レジスタ（ＢＴＡＲ）から分岐先アドレスが読出され
る。読出し後、分岐先アドレスレジスタバリッド（ＢＴ
ＡＲＶ）が”０”にリセットされる。条件不成立時にも
分岐先アドレスレジスタバリッド（ＢＴＡＲＶ）がリセ
ットされる。
【００２５】ここで本実施例マイクロプロセッサのパイ
プライン構造を図８の（Ａ），（Ｂ）に示されるように
５段パイプライン構造と仮定する。ＩＦは命令フェッ
チ、ＩＤは命令デコード、ＥＸは命令実行、ＯＡはオペ
ランドアクセス、ＯＳはオペランドストアである。
（２）のＢＣＣ命令が分岐する場合、分岐先アドレスレ
ジスタ（ＢＴＡＲ）を使用しない（Ａ）の場合、ＢＣＣ
命令の実行によって分岐先アドレスを得るまでに最低で
も３サイクル（ＩＦ，ＩＤ，ＥＸ）かかる。命令実行ス
テージＥＸで分岐先アドレスを演算するからである。一
方、上記のように、分岐先アドレスレジスタ（ＢＴＡ
Ｒ）を使用する（Ｂ）の場合には、分岐先アドレスの演
算サイクルは不要であって、命令デコードステージＩＤ
で分岐先アドレスをレジスタ（ＢＴＡＲ）から読み込む
ことができるので、分岐先アドレスを得る迄に２サイク
ルあれば済む。すなわち、（２）のＢＣＣ命令の分岐先
アドレス計算を（Ａ）では（２）のＢＣＣ命令のＥＸス
テージで行なうのに対して、（Ｂ）では（１）のＮＯＰ
命令のＥＸステージで行ない、その結果を分岐先アドレ
スレジスタ（ＢＴＡＲ）に保持しておくためである。条
件分岐命令はパイプラインハザードの主原因の一つであ
り、その実行サイクルの短縮はデータ処理装置の性能向
上に大きく寄与する。
プライン構造を図８の（Ａ），（Ｂ）に示されるように
５段パイプライン構造と仮定する。ＩＦは命令フェッ
チ、ＩＤは命令デコード、ＥＸは命令実行、ＯＡはオペ
ランドアクセス、ＯＳはオペランドストアである。
（２）のＢＣＣ命令が分岐する場合、分岐先アドレスレ
ジスタ（ＢＴＡＲ）を使用しない（Ａ）の場合、ＢＣＣ
命令の実行によって分岐先アドレスを得るまでに最低で
も３サイクル（ＩＦ，ＩＤ，ＥＸ）かかる。命令実行ス
テージＥＸで分岐先アドレスを演算するからである。一
方、上記のように、分岐先アドレスレジスタ（ＢＴＡ
Ｒ）を使用する（Ｂ）の場合には、分岐先アドレスの演
算サイクルは不要であって、命令デコードステージＩＤ
で分岐先アドレスをレジスタ（ＢＴＡＲ）から読み込む
ことができるので、分岐先アドレスを得る迄に２サイク
ルあれば済む。すなわち、（２）のＢＣＣ命令の分岐先
アドレス計算を（Ａ）では（２）のＢＣＣ命令のＥＸス
テージで行なうのに対して、（Ｂ）では（１）のＮＯＰ
命令のＥＸステージで行ない、その結果を分岐先アドレ
スレジスタ（ＢＴＡＲ）に保持しておくためである。条
件分岐命令はパイプラインハザードの主原因の一つであ
り、その実行サイクルの短縮はデータ処理装置の性能向
上に大きく寄与する。
【００２６】〔６〕レジスタ割り付け通知の機能実現手
段 図４に示される「レジスタ割り付け通知」の機能に対し
ては、図５に示されるように、リターンアドレスホール
ドレジスタワード（ＲＡＨＷ）５４と、リターンアドレ
スホールド用制御レジスタ（ＲＡＨＣ）５５と、セレク
タ５９が設けられる。リターンアドレスホールドレジス
タワード（ＲＡＨＷ）５４はサブルーチンからの戻り番
地を保持するレジスタ番号を示す。本実施例ではレジス
タ３５に含まれるような１６本の汎用レジスタ（パラメ
ータ割り付けされずに未使用状態になっている期間にお
ける当該レジスタ）を戻り番地保持用に流用することを
想定しており、図９に示されるように、リターンアドレ
スホールドレジスタワード（ＲＡＨＷ）５４は４ビット
ずつの８バンクに分割して８個のレジスタを登録できる
ようになっている。換言すれば最大限ネスト数８までの
処理に対応できるようになっている。前記リターンアド
レスホールド用制御レジスタ（ＲＡＨＣ）５５は、図９
に示されるように、３２ビットのレジスタで、ビット０
がリターンアドレスホールドレジスタバリッドＲＡＨ
Ｖ，ビット２１〜２３が３ビットのカウンタ（ＣＮ
Ｔ）、ビット２４〜３１の８ビットが前記リターンアド
レスホールドレジスタワード（ＲＡＨＷ）５４のそれぞ
れのバンクのバンクバリッド（ＢＡＮＫＶ）とされる。
段 図４に示される「レジスタ割り付け通知」の機能に対し
ては、図５に示されるように、リターンアドレスホール
ドレジスタワード（ＲＡＨＷ）５４と、リターンアドレ
スホールド用制御レジスタ（ＲＡＨＣ）５５と、セレク
タ５９が設けられる。リターンアドレスホールドレジス
タワード（ＲＡＨＷ）５４はサブルーチンからの戻り番
地を保持するレジスタ番号を示す。本実施例ではレジス
タ３５に含まれるような１６本の汎用レジスタ（パラメ
ータ割り付けされずに未使用状態になっている期間にお
ける当該レジスタ）を戻り番地保持用に流用することを
想定しており、図９に示されるように、リターンアドレ
スホールドレジスタワード（ＲＡＨＷ）５４は４ビット
ずつの８バンクに分割して８個のレジスタを登録できる
ようになっている。換言すれば最大限ネスト数８までの
処理に対応できるようになっている。前記リターンアド
レスホールド用制御レジスタ（ＲＡＨＣ）５５は、図９
に示されるように、３２ビットのレジスタで、ビット０
がリターンアドレスホールドレジスタバリッドＲＡＨ
Ｖ，ビット２１〜２３が３ビットのカウンタ（ＣＮ
Ｔ）、ビット２４〜３１の８ビットが前記リターンアド
レスホールドレジスタワード（ＲＡＨＷ）５４のそれぞ
れのバンクのバンクバリッド（ＢＡＮＫＶ）とされる。
【００２７】斯るレジスタ割り付け通知機能を持つＮＯ
Ｐ命令に対する処理手順の概要を図６を参照しながら説
明する。ビット１４、１５＝１，１のときはリターンア
ドレスホールドレジスタワード（ＲＡＨＷ）に当該ＮＯ
Ｐ命令のオフセットに示されたレジスタ番号を登録しリ
ターンアドレスホールドレジスタバリッド（ＲＡＨＶ）
をセットする（ステップＳ３Ａ）。その後で、例えばブ
ランチサブルーチン（ＢＳＲ）命令処理（ステップＳ３
Ｂ）と、リターンフロムサブルーチン（ＲＴＳ）命令処
理が行われる。
Ｐ命令に対する処理手順の概要を図６を参照しながら説
明する。ビット１４、１５＝１，１のときはリターンア
ドレスホールドレジスタワード（ＲＡＨＷ）に当該ＮＯ
Ｐ命令のオフセットに示されたレジスタ番号を登録しリ
ターンアドレスホールドレジスタバリッド（ＲＡＨＶ）
をセットする（ステップＳ３Ａ）。その後で、例えばブ
ランチサブルーチン（ＢＳＲ）命令処理（ステップＳ３
Ｂ）と、リターンフロムサブルーチン（ＲＴＳ）命令処
理が行われる。
【００２８】図１０には前記ＢＳＲ命令処理の一例が示
される。ＢＳＲ命令のデコード後、ＣＮＴ＜８でかつＲ
ＡＨＶ＝１であるかが判定される（ステップＳ１０）。
すなわち、汎用レジスタを戻り番地格納用に利用するか
が判定される。ＲＡＨＶ＝１であるということは、その
前のＮＯＰ命令によってレジスタ割り付け機能にて利用
可能な空きレジスタが存在している可能性が有ることを
意味する。ＣＮＴ＜８ということはサブルーチンのネス
トレベルが最上限に到達されておらず、空きバンクが存
在していることを意味する。ステップＳ１０において、
ＣＮＴ＜８でかつＲＡＨＶ＝１であると判定されると、
カウンタＣＮＴの示すバンクバリッドＢＡＮＫＶを１に
セットし、戻り番地をカウンタＣＮＴの示すバンクに登
録された番号のレジスタに格納し、カウンタＣＮＴを＋
１インクリメントし、さらに、ＲＡＨＶをリセットし
て、分岐する（ステップＳ１１）。それ以外の場合は、
戻り番地をメモリ上のスタック領域に格納し、カウンタ
ＣＮＴを＋１インクリメントし分岐する（ステップＳ１
２）。
される。ＢＳＲ命令のデコード後、ＣＮＴ＜８でかつＲ
ＡＨＶ＝１であるかが判定される（ステップＳ１０）。
すなわち、汎用レジスタを戻り番地格納用に利用するか
が判定される。ＲＡＨＶ＝１であるということは、その
前のＮＯＰ命令によってレジスタ割り付け機能にて利用
可能な空きレジスタが存在している可能性が有ることを
意味する。ＣＮＴ＜８ということはサブルーチンのネス
トレベルが最上限に到達されておらず、空きバンクが存
在していることを意味する。ステップＳ１０において、
ＣＮＴ＜８でかつＲＡＨＶ＝１であると判定されると、
カウンタＣＮＴの示すバンクバリッドＢＡＮＫＶを１に
セットし、戻り番地をカウンタＣＮＴの示すバンクに登
録された番号のレジスタに格納し、カウンタＣＮＴを＋
１インクリメントし、さらに、ＲＡＨＶをリセットし
て、分岐する（ステップＳ１１）。それ以外の場合は、
戻り番地をメモリ上のスタック領域に格納し、カウンタ
ＣＮＴを＋１インクリメントし分岐する（ステップＳ１
２）。
【００２９】図１１には前記ＲＴＳ命令処理の一例が示
される。ＲＴＳ命令のデコード後、ＣＮＴ＜８でかつカ
ウンタＣＮＴの示すＢＡＮＫＶ＝１で有るかの判定が行
われる（ステップＳ２０）。カウンタＣＮＴの示すＢＡ
ＮＫＶ＝１で有るかの判定は、当該サブルーチンのネス
トレベルとの整合性を判定していることになる。ステッ
プＳ２０において、ＣＮＴ＜８でかつカウンタＣＮＴの
示すＢＡＮＫＶ＝１で有ると判断されたときは、カウン
タＣＮＴの示すバンクに登録されているレジスタから戻
り番地を読み出し、カウンタＣＮＴを−１デクリメント
して、その戻り番地に復帰する（ステップＳ２１）。そ
れ以外の場合は戻り番地をスタック領域から読み出し、
カウンタＣＮＴを−１デクリメントして、その戻り番地
に復帰する（ステップＳ２２）。
される。ＲＴＳ命令のデコード後、ＣＮＴ＜８でかつカ
ウンタＣＮＴの示すＢＡＮＫＶ＝１で有るかの判定が行
われる（ステップＳ２０）。カウンタＣＮＴの示すＢＡ
ＮＫＶ＝１で有るかの判定は、当該サブルーチンのネス
トレベルとの整合性を判定していることになる。ステッ
プＳ２０において、ＣＮＴ＜８でかつカウンタＣＮＴの
示すＢＡＮＫＶ＝１で有ると判断されたときは、カウン
タＣＮＴの示すバンクに登録されているレジスタから戻
り番地を読み出し、カウンタＣＮＴを−１デクリメント
して、その戻り番地に復帰する（ステップＳ２１）。そ
れ以外の場合は戻り番地をスタック領域から読み出し、
カウンタＣＮＴを−１デクリメントして、その戻り番地
に復帰する（ステップＳ２２）。
【００３０】このようにメモリ上のスタック領域の代わ
りに、使用可能な空きレジスタを通知して、これを分岐
後の復帰のための戻り番地格納領域に流用することによ
り、ＢＳＲ命令及びＲＴＳ命令の高速化を達成すること
ができる。すなわち、戻り番地の書込み、及び復帰時の
戻り番地の読み出しを、比較的アクセスに時間のかかる
メモリに代えてレジスタに対して行うことができるの
で、データ処理の高速化に寄与することができる。
りに、使用可能な空きレジスタを通知して、これを分岐
後の復帰のための戻り番地格納領域に流用することによ
り、ＢＳＲ命令及びＲＴＳ命令の高速化を達成すること
ができる。すなわち、戻り番地の書込み、及び復帰時の
戻り番地の読み出しを、比較的アクセスに時間のかかる
メモリに代えてレジスタに対して行うことができるの
で、データ処理の高速化に寄与することができる。
【００３１】〔７〕ループ通知の機能実現手段 図４に示される「ループ通知」の機能に対しては、当該
機能を有するＮＯＰ命令によって図５に示されるキャッ
シュ制御レジスタ（ＣＣＷ）６２を制御する。図１２に
はキャッシュ制御レジスタ（ＣＣＷ）６２の一例が示さ
れる。これは、データキャッシュ３８の動作を有効にす
るためのデータキャッシュイネーブルＤＣＤ、命令キャ
ッシュ３１の動作を有効にするためのインストラクショ
ンキャッシュイネーブルＩＣＥ、データキャッシュ３８
への新たなエントリの登録を禁止するためのデータキャ
ッシュロックＤＣＬ、命令キャッシュ３１への新たなエ
ントリの登録を禁止するためのインストラクションキャ
ッシュロックＩＣＬ、データキャッシュ３８の全エント
リをクリアするためのデータキャッシュクリアＤＣＣ、
命令キャッシュ３１の全エントリをクリアするためのイ
ンストラクションキャッシュクリアＩＣＣの各制御ビッ
トを有し、これによって、データキャッシュ３８と命令
キャッシュ３１の動作態様が制御される。
機能を有するＮＯＰ命令によって図５に示されるキャッ
シュ制御レジスタ（ＣＣＷ）６２を制御する。図１２に
はキャッシュ制御レジスタ（ＣＣＷ）６２の一例が示さ
れる。これは、データキャッシュ３８の動作を有効にす
るためのデータキャッシュイネーブルＤＣＤ、命令キャ
ッシュ３１の動作を有効にするためのインストラクショ
ンキャッシュイネーブルＩＣＥ、データキャッシュ３８
への新たなエントリの登録を禁止するためのデータキャ
ッシュロックＤＣＬ、命令キャッシュ３１への新たなエ
ントリの登録を禁止するためのインストラクションキャ
ッシュロックＩＣＬ、データキャッシュ３８の全エント
リをクリアするためのデータキャッシュクリアＤＣＣ、
命令キャッシュ３１の全エントリをクリアするためのイ
ンストラクションキャッシュクリアＩＣＣの各制御ビッ
トを有し、これによって、データキャッシュ３８と命令
キャッシュ３１の動作態様が制御される。
【００３２】斯るループ通知機能を持つＮＯＰ命令に対
する処理手順を図６を参照しながら説明する。ビット１
４、１５＝０，１のときはＮＯＰ命令が挿入されるアド
レスがループ内か外かがオフセットの値で示される。こ
のＮＯＰ命令の解読結果にて、ループ外である（オフセ
ット＝＊＊＊１）ことが判定されると、ステップＳ４Ａ
に示されるように、キャッシュ制御レジスタ（ＣＣＷ）
６２のインストラクションキャッシュロックＩＣＬをセ
ットする。これにより命令キャッシュ３１の更新が当該
ＮＯＰ命令以降抑止される（読みだしは制限されな
い）。ループ内であると判定された時は、キャッシュ制
御レジスタ（ＣＣＷ）６２のインストラクションキャッ
シュロックＩＣＬをリセットし、命令キャッシュ３１の
登録内容の更新を可能にする。ループ内の指示は例えば
ループに入る直前の位置で行い、ループ外の指示は例え
ばループから出た直後の位置で行うのが最適である。そ
れらの位置はコンパイラがループを判断して行う。
する処理手順を図６を参照しながら説明する。ビット１
４、１５＝０，１のときはＮＯＰ命令が挿入されるアド
レスがループ内か外かがオフセットの値で示される。こ
のＮＯＰ命令の解読結果にて、ループ外である（オフセ
ット＝＊＊＊１）ことが判定されると、ステップＳ４Ａ
に示されるように、キャッシュ制御レジスタ（ＣＣＷ）
６２のインストラクションキャッシュロックＩＣＬをセ
ットする。これにより命令キャッシュ３１の更新が当該
ＮＯＰ命令以降抑止される（読みだしは制限されな
い）。ループ内であると判定された時は、キャッシュ制
御レジスタ（ＣＣＷ）６２のインストラクションキャッ
シュロックＩＣＬをリセットし、命令キャッシュ３１の
登録内容の更新を可能にする。ループ内の指示は例えば
ループに入る直前の位置で行い、ループ外の指示は例え
ばループから出た直後の位置で行うのが最適である。そ
れらの位置はコンパイラがループを判断して行う。
【００３３】斯るループ通知機能により、命令キャッシ
ュの有効利用が可能となる。すなわち、命令キャッシュ
メモリに対するエントリの入れ替えが抑止されるので、
ループ部分で繰返し実行される命令はその間常に命令キ
ャッシュ３１に存在する。すなわち、ループの部分をキ
ャッシュに取り込んだ後で、ループ以外の部分の取り込
みによって、ループ部分の命令が命令キャッシュ３１内
からパージされることが抑止される。したがって、ルー
プ構造を認識しているコンパイラが、キャッシュの取り
込み制御を行なうような制御情報をＮＯＰ命令に組み込
むことによって、記憶容量に制限のある内蔵キャッシュ
を有効に活用でき、アクセスに時間のかかる外部記憶装
置のアクセス回数を減らすことができ、データ処理の高
速化に寄与する。
ュの有効利用が可能となる。すなわち、命令キャッシュ
メモリに対するエントリの入れ替えが抑止されるので、
ループ部分で繰返し実行される命令はその間常に命令キ
ャッシュ３１に存在する。すなわち、ループの部分をキ
ャッシュに取り込んだ後で、ループ以外の部分の取り込
みによって、ループ部分の命令が命令キャッシュ３１内
からパージされることが抑止される。したがって、ルー
プ構造を認識しているコンパイラが、キャッシュの取り
込み制御を行なうような制御情報をＮＯＰ命令に組み込
むことによって、記憶容量に制限のある内蔵キャッシュ
を有効に活用でき、アクセスに時間のかかる外部記憶装
置のアクセス回数を減らすことができ、データ処理の高
速化に寄与する。
【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
制御情報を付加したＮＯＰ命令の実行制御はハードワイ
ヤードロジックの命令デコーダだけで行ったり、マイク
ロ命令だけで行ったりすることに限定されず、双方で行
うことも可能である。また、ＮＯＰ命令に付加される制
御情報は上記実施例に限定されず、その他の情報を採用
することも可能である。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
制御情報を付加したＮＯＰ命令の実行制御はハードワイ
ヤードロジックの命令デコーダだけで行ったり、マイク
ロ命令だけで行ったりすることに限定されず、双方で行
うことも可能である。また、ＮＯＰ命令に付加される制
御情報は上記実施例に限定されず、その他の情報を採用
することも可能である。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３６】すなわち、コンパイラは、それが得ている
データ処理装置のハードウェア制御情報例えば分岐命令
の分岐先の位置やレジスタの使用状況などを、ノーオペ
レーションの命令コードを含むオブジェクトコードに組
み込んでデータ処理装置に通知するから、実行効率を向
上させたオブジェクトプログラムを生成することができ
る。データ処理装置は、ノーオペレーションの命令コー
ドによって実質的に利用されていないデータ処理装置の
リソースを活用して、当該オブジェクトコードに含まれ
ているハードウェア制御情報をデータ処理装置に反映す
るから、データ処理を高速化することができる。ＮＯＰ
命令によるノーオペレーションサイクル数通知機能は、
パイプラインピッチを小さくしたスーパーパイプライン
のアーキテクチャに対応したりすることを容易化する。
ＮＯＰ命令による分岐通知の機能は、分岐命令の分岐先
アドレスの演算結果を得る時間を待つことなく、分岐先
の命令をフェッチすることを可能にする。ＮＯＰ命令に
よるレジスタ割り付け通知の機能は、メモリ上に展開さ
れるスタック領域に戻り番地を格納する代わりに、レジ
スタの使用を可能し、復帰時のための戻り番地取得に比
較的低速なメモリサクセスを省くことができ、処理速度
の向上に寄与する。ＮＯＰ命令によるループ通知の機能
は、ループ内の命令を保持する命令キャッシュメモリに
対するエントリの入れ替え抑止の制御を可能にし、記憶
容量に制限のある内蔵キャッシュを有効に活用でき、ア
クセスに時間のかかる外部記憶装置のアクセス回数を減
らすことができ、データ処理の高速化に寄与する。
データ処理装置のハードウェア制御情報例えば分岐命令
の分岐先の位置やレジスタの使用状況などを、ノーオペ
レーションの命令コードを含むオブジェクトコードに組
み込んでデータ処理装置に通知するから、実行効率を向
上させたオブジェクトプログラムを生成することができ
る。データ処理装置は、ノーオペレーションの命令コー
ドによって実質的に利用されていないデータ処理装置の
リソースを活用して、当該オブジェクトコードに含まれ
ているハードウェア制御情報をデータ処理装置に反映す
るから、データ処理を高速化することができる。ＮＯＰ
命令によるノーオペレーションサイクル数通知機能は、
パイプラインピッチを小さくしたスーパーパイプライン
のアーキテクチャに対応したりすることを容易化する。
ＮＯＰ命令による分岐通知の機能は、分岐命令の分岐先
アドレスの演算結果を得る時間を待つことなく、分岐先
の命令をフェッチすることを可能にする。ＮＯＰ命令に
よるレジスタ割り付け通知の機能は、メモリ上に展開さ
れるスタック領域に戻り番地を格納する代わりに、レジ
スタの使用を可能し、復帰時のための戻り番地取得に比
較的低速なメモリサクセスを省くことができ、処理速度
の向上に寄与する。ＮＯＰ命令によるループ通知の機能
は、ループ内の命令を保持する命令キャッシュメモリに
対するエントリの入れ替え抑止の制御を可能にし、記憶
容量に制限のある内蔵キャッシュを有効に活用でき、ア
クセスに時間のかかる外部記憶装置のアクセス回数を減
らすことができ、データ処理の高速化に寄与する。
【図１】本発明の一実施例に係る高級言語コンパイラの
論理構成とＮＯＰ命令を挿入する際のコンパイラの処理
を示す説明図である。
論理構成とＮＯＰ命令を挿入する際のコンパイラの処理
を示す説明図である。
【図２】コード生成時にコンパイラが作成する分岐テー
ブル及びループテーブルの一例説明図である。
ブル及びループテーブルの一例説明図である。
【図３】コード生成時にコンパイラが作成するレジスタ
割り付けテーブルの一例説明図である。
割り付けテーブルの一例説明図である。
【図４】４種類の機能を持つＮＯＰ命令の命令フォーマ
ット及び機能説明図である。
ット及び機能説明図である。
【図５】本発明に係るデータ処理装置の一実施例である
マイクロプロセッサのブロック図である。
マイクロプロセッサのブロック図である。
【図６】４種類のＮＯＰ命令夫々に対する処理手順説明
図である。
図である。
【図７】分岐先アドレスレジスタ及びその読出し制御手
法の説明図である。
法の説明図である。
【図８】分岐通知機能を持つＮＯＰ命令を利用した具体
的な作用説明図である。
的な作用説明図である。
【図９】リターンアドレスホールドレジスタワード及び
リターンアドレスホールド制御レジスタの一例説明図で
ある。
リターンアドレスホールド制御レジスタの一例説明図で
ある。
【図１０】レジスタ割り付け通知機能を有するＮＯＰ命
令を利用する時のＢＳＲ命令処理の一例フローチャート
である。
令を利用する時のＢＳＲ命令処理の一例フローチャート
である。
【図１１】レジスタ割り付け通知機能を有するＮＯＰ命
令を利用する時のＲＴＳ命令処理の一例フローチャート
である。
令を利用する時のＲＴＳ命令処理の一例フローチャート
である。
【図１２】キャッシュ制御レジスタの一例説明図であ
る。
る。
４ コード生成手段 ５ ソースプログラム ６ オブジェクトプログラム １０ 分岐テーブル １１ ループテーブル １３ レジスタ割り付けテーブル ２０ マイクロプロセッサ ３１ 命令キャッシュ ３５ 汎用レジスタ ３６ 算術論理演算器（ＡＬＵ） ５０ プログラムカウンタ（ＰＣ） ５２ 分岐先アドレスレジスタ（ＢＴＡＲ） ＢＴＡ 分岐先アドレス ＢＴＡＲＶ 分岐先アドレスレジスタバリッド ５４ リターンアドレスホールドレジスタワード（ＲＡ
ＨＷ） ５５ リターンアドレスホールド用制御レジスタ（ＲＡ
ＨＣ） ＲＡＨＶ リターンアドレスホールドバリッド ＣＮＴ カウンタ ＢＡＮＫＶ バンクバリッド ５６ マイクロプログラム ５７ 命令デコーダ ６１ フラグ ６２ キャッシュ制御レジスタ ＩＣＬ インストラクションキャッシュロック
ＨＷ） ５５ リターンアドレスホールド用制御レジスタ（ＲＡ
ＨＣ） ＲＡＨＶ リターンアドレスホールドバリッド ＣＮＴ カウンタ ＢＡＮＫＶ バンクバリッド ５６ マイクロプログラム ５７ 命令デコーダ ６１ フラグ ６２ キャッシュ制御レジスタ ＩＣＬ インストラクションキャッシュロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柏木 有吾 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 高級言語で記述されたソースプログラム
を翻訳して、対象データ処理装置のオブジェクトコード
を生成するコンパイラであって、 オブジェクトコード生成時に得られる前記データ処理装
置のハードウェアの所定の制御情報を、該データ処理装
置のノーオペレーションの命令コードを含むオブジェク
トコードに組み込んで、出力するものであることを特徴
とするコンパイラ。 - 【請求項２】 前記オブジェクトコードに組み込まれる
制御情報は、ノーオペレーションの繰返しサイクル数と
そのサイクル数分だけノーオペレーションの繰返しを指
示する情報とを含むものであることを特徴とする請求項
１記載のコンパイラ。 - 【請求項３】 前記オブジェクトコードに組み込まれる
制御情報は、当該オブジェクトコードの後に現れる分岐
命令の分岐先指示情報と、当該分岐先指示情報に基づい
て分岐先アドレスを取得するための指示を行う情報とを
含むものであることを特徴とする請求項１記載のコンパ
イラ。 - 【請求項４】 前記オブジェクトコードに組み込まれる
制御情報は、当該オブジェクトコードの後に現れるサブ
ルーチンジャンプ後の戻り番地格納用レジスタを指定す
るための情報と、この戻り番地格納用レジスタを指定す
る情報を前記データ処理装置の記憶手段上に保持させる
指示を行う情報とを含むものであることを特徴とする請
求項１記載のコンパイラ。 - 【請求項５】 前記オブジェクトコードに組み込まれる
制御情報は、キャッシュメモリの記憶内容更新の抑止及
び許容を選択させるための制御情報と、当該制御情報を
キャッシュメモリの制御手段に反映させる指示を行う情
報とを含むものであることを特徴とする請求項１記載の
コンパイラ。 - 【請求項６】 請求項１乃至５の何れか１項記載のコン
パイラにて生成された前記ノーオペレーションの命令コ
ードを含むオブジェクトコードを解読する解読手段と、
その解読結果に従って当該オブジェクトコードを実行す
る実行手段とを備えて成るものであることを特徴とする
データ処理装置。 - 【請求項７】 請求項３に項記載のコンパイラにて生成
された前記ノーオペレーションの命令コードを含むオブ
ジェクトコードを解読する解読手段と、その解読結果に
従って当該オブジェクトコードを実行する実行手段とを
備え、 該実行手段は、前記オブジェクトコードに組み込まれて
いる分岐命令の分岐先指示情報に基づいて分岐先アドレ
スを取得する演算手段と、取得された分岐先アドレスを
貯える分岐先アドレスレジスタと、そのオブジェクトコ
ードの後に現れる分岐命令の実行時に前記分岐先アドレ
スレジスタの出力をプログラムカウンタに出力するセレ
クタとを含んで、成るものであることを特徴とするデー
タ処理装置。 - 【請求項８】 請求項４に項記載のコンパイラにて生成
された前記ノーオペレーションの命令コードを含むオブ
ジェクトコードを解読する解読手段と、その解読結果に
従って当該オブジェクトコードを実行する実行手段とを
備え、 該実行手段は、前記オブジェクトコードに組み込まれて
いるサブルーチンジャンプ後の戻り番地格納用レジスタ
を指定するための情報を保持するリターンアドレスホー
ルド制御レジスタと、サブルーチンジャンプ命令実行時
に前記リターンアドレスホールド制御レジスタに保持さ
れている情報で指定され、且つ、サブルーチン復帰命令
実行時に前記リターンアドレスホールド制御レジスタに
保持されている情報で指定される汎用レジスタとを含ん
で、成るものであることを特徴とするデータ処理装置。 - 【請求項９】 請求項５に項記載のコンパイラにて生成
された前記ノーオペレーションの命令コードを含むオブ
ジェクトコードを解読する解読手段と、その解読結果に
従って当該オブジェクトコードを実行する実行手段とを
備え、 該実行手段は、命令キャッシュと、前記オブジェクトコ
ードに組み込まれているキャッシュメモリの記憶内容更
新の抑止及び許容を選択させるための制御情報によって
セット又はリセット状態に制御される、該命令キャッシ
ュの記憶内容更新を禁止するためのキャッシュロック制
御ビットとを含んで、成るものであることを特徴とする
データ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08550893A JP3499252B2 (ja) | 1993-03-19 | 1993-03-19 | コンパイル装置及びデータ処理装置 |
| US08/207,785 US5515519A (en) | 1993-03-19 | 1994-03-07 | Data processor and method utilizing coded no-operation instructions |
| KR1019940005457A KR940022253A (ko) | 1993-03-19 | 1994-03-18 | 컴파일러 및 데이타처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08550893A JP3499252B2 (ja) | 1993-03-19 | 1993-03-19 | コンパイル装置及びデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06274352A true JPH06274352A (ja) | 1994-09-30 |
| JP3499252B2 JP3499252B2 (ja) | 2004-02-23 |
Family
ID=13860880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08550893A Expired - Fee Related JP3499252B2 (ja) | 1993-03-19 | 1993-03-19 | コンパイル装置及びデータ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5515519A (ja) |
| JP (1) | JP3499252B2 (ja) |
| KR (1) | KR940022253A (ja) |
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| JP2013500539A (ja) * | 2009-09-09 | 2013-01-07 | ボード オブ リージエンツ，ユニバーシテイ オブ テキサス システム | 分散型プレディケート予測を実現するための方法、システム、およびコンピュータによってアクセス可能な媒体 |
| JP2015069649A (ja) * | 2013-09-26 | 2015-04-13 | 晶心科技股▲ふん▼有限公司Ａｎｄｅｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐｏｒａｔｉｏｎ | マイクロプロセッサ及びその命令ループキャッシュの使用方法 |
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3499252B2 (ja) | 2004-02-23 |
| KR940022253A (ko) | 1994-10-20 |
| US5515519A (en) | 1996-05-07 |
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