JP2003140910A

JP2003140910A - Ｖｌｉｗプロセッサにおけるバイナリトランスレーション方法

Info

Publication number: JP2003140910A
Application number: JP2001338865A
Authority: JP
Inventors: Satoru Nishimoto; 哲西本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-05
Filing date: 2001-11-05
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】ソフトウェアによって資源の競合を回避する必
要があるＶＬＩＷプロセッサ上でのバイナリトランスレ
ーションにおける命令スケジューリングの処理時間を削
減する。【解決手段】複数の命令でライトポート等の資源を共有
し、かつ実行時に前記資源が競合した際にパイプライン
のストールや競合を回避するための機能を持たないプロ
セッサをホストプロセッサとするバイナリトランスレー
ションにおいて、前記ホストプロセッサに、資源の競合
が発生したか否かだけを検出する機能と競合が発生した
ことを表す資源競合チェックレジスタを設け，バイナリ
トランスレーションにおける命令のスケジューリング時
に，ハードウェアの資源チェック機能を使って実際に命
令を実行することで資源の競合をチェックする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムに関し、特に特定のプロセッサ用に作成されたプロ
グラムを、前記とは別のプロセッサ上で実行するため
の，バイナリトランスレーション方法に関する。

【０００２】

【従来の技術】近年、特定のプロセッサ（以下ターゲッ
トプロセッサと呼ぶ）向けに作成されたコードを、ユー
ザーが変更することなく，別のプロセッサ（これをホス
トプロセッサと呼ぶ）上で実行することを可能にする、
バイナリトランスレーション技術が注目されている。バ
イナリトランスレーションにはプログラムの実行前にタ
ーゲットプロセッサ向けコードをホストプロセッサ向け
コードに変換する静的バイナリトランスレーションと、
プログラムの実行時にターゲットプロセッサ向けコード
をホストプロセッサ向けコードに変換する、実行時バイ
ナリトランスレーションがある。以下ではバイナリトラ
ンスレーションを，実行時バイナリトランスレーション
の意味で使用する。

【０００３】米国トランスメタ社は、バイナリトランス
レーション技術を用いたＣＲＵＳＯＥと呼ぶプロセッサ
を２０００年１月に発表した。このプロセッサは、命令
セットが異なる米国Ｉｎｔｅｌ社のＸ８６プロセッサ向
けプログラムを、ユーザーが変更することなく，前記Ｃ
ＲＵＳＯＥチップ上で実行できるという特徴があり、か
つＶＬＩＷ方式を採用によるハードウェアの簡単化によ
って，ターゲットプロセッサであるＸ８６プロセッサよ
りも低消費電力であるという特徴を持つ。２０００年９
月以降多くのＰＣメーカーが，Ｘ８６互換の低消費電力
プロセッサとして前記ＣＲＵＳＯＥをノートＰＣに採用
している。

【０００４】ＣＲＵＳＯＥについては、日経エレクトロ
ニクス２００１年２月２６日号の１３３ページに技術概
要が説明されている。これによると、ＣＲＵＳＯＥで
は、コードモーフィングと呼ぶバイナリトランスレーシ
ョンソフトウェア（バイナリトランスレータ）をＲＯＭ
に格納し、ＰＣが立ち上がるとまずこのコードモーフィ
ングが実行され、その後実行されるＢＩＯＳやＯＳやア
プリケーションのコードがこのコードモーフィングによ
って実行時にＣＲＵＳＯＥのコードに変換され実行され
る。

【０００５】コードモーフィングでは、まず実行する命
令列が主記憶から読み込まれる。この命令が、ホストコ
ードに未変換ならば、命令列をデコードし、内部命令に
変換し、最適化を行なった後にホストコードに変換し、
変換後のコードをホストプロセッサ上で実行する。この
とき変換したホストコードは、トランスレーションキャ
ッシュと呼ぶ主記憶のある領域に格納する。前記の読み
込んだ命令が既に変換済みの命令であるならば、そのま
まホストプロセッサ上で実行する。この処理をプログラ
ムが終了するまで繰り返す。

【０００６】実行時バイナリトランスレーションには以
下のような利点がある。（１）ソフトウェアの更新によって、命令セットや低消
費電力などマイクロプロセッサの仕様を変更できる。（２）オブジェクトコードレベルの互換性を保ちながら
新しいハードウェアを導入しやすくなる。（３）従来のスーパースカラ型プロセッサよりも高い性
能を発揮できる可能性がある。

【０００７】（１）は、従来のスーパースカラプロセッ
サがハードウェアで行なってきた、並列に実行できる命
令の検出といった機能をソフトウェアで行なうことによ
り、ハードウェアが簡単になり、消費電力を低減できる
ことによる。（２）は、バイナリトランスレーションに
より、過去に作成された別プロセッサ向けのプログラム
を、新たに開発したプロセッサ上でそのまま実行できる
ため、従来のプロセッサの命令セットや仕様に制限され
ることなく、性能を向上させるためのさまざまな機能を
持たせた新たなプロセッサの開発が容易になるためであ
る。（３）は、従来のスーパースカラプロセッサでは、
ハードウェア量の制約から、並列実行できる命令の検出
は狭い範囲に限られていたが、バイナリトランスレーシ
ョンでは並列性の検出をソフトウェアが行なうので，並
列実行できる命令を検出するための範囲を大きくするこ
とができることに起因する。

【０００８】バイナリトランスレーションは，実行時に
コードを変換するためのオーバーヘッドのために，ター
ゲットプロセッサによる実行に比べて性能が低下するこ
とが問題であった。プロセッサの性能は一般に以下の式
で与えられる。演算性能＝動作周波数＊１サイクルに実行される平
均命令数これを前記ＣＲＵＳＯＥに当てはめると、演算性能＝動作周波数＊１／｛１命令の実行に必要
なサイクル数＋トランスレーションキャッシュのミス率
＊バイナリトランスレーションのオーバーヘッド｝動作周波数はハードウェアの単純化によって向上する。
１命令の実行に必要なサイクル数は，コードモーフィン
グによって命令スケジューリングの範囲を従来のハード
ウェアによって行なっていた場合よりも拡大することが
できる。トランスレーションキャッシュのミス率は，ト
ランスレーションキャッシュの容量の増大によって解決
できる。トランスレーションのオーバーヘッドは，再利
用率の高い命令に絞った最適化の実施および最適化処理
時間の削減により性能を向上させる。

【０００９】前記ＣＲＵＳＯＥでは、前記の並列実行可
能な命令を増加させるために、ゲートつきストアバッフ
ァと呼ぶ特別なハードハードウェアを備えている。この
ハードウェアについては、米国および日本で以下の特許
を出されている。米国特許''Ｃｏｍｂｉｎｇｈａｒｄｗａｒｅａｎｄ
Ｓｏｆｔｗａｒｅｔｏｐｒｏｖｉｄｅａｎｉ
ｍｐｒｏｖｅｄｍｉｃｒｏｐｒｏｃｅｓｓｏｒ'' Ｎ
ｏ：６０３１９９２日本特許 ''先進のマイクロプロセッサのためのゲート
格納バッファ'' 特表2001-507151これには、コードモー
フィングにおけるコード最適化時に，例外が発生する可
能性がある命令も分岐の前に移動させて並列度を上げる
が，実際にアーキテクチャレジスタやメモリへの反映
は，例外が発生しないことが判明する時点まで遅延させ
る方法が述べられている。

【００１０】前記バイナリトランスレーションのオーバ
ーヘッドを削減するためには，最適化処理時間を削減す
ることが重要である。従来の静的なコンパイラでは，コ
ード最適化処理時間は実行時の性能には影響がなかった
が，バイナリトランスレーションでは実行時にコードの
変換および最適化を行なうので、最適化処理にかかる時
間がプログラムの実行時間に含まれ，性能低下の原因と
なる。

【００１１】バイナリトランスレーションにおけるコー
ド最適化において重要かつ処理時間の大きな処理に，命
令スケジューリングがある。これは最適化対象の命令列
から並列に実行できる命令を検出し，命令の並べ変えを
行なう処理である。命令スケジューリングは，例えば図
１（Ａ）に示す処理を行なう。図１の（Ａ）ではまず３
行目で与えられた命令列に対してＤＡＧと呼ぶ依存グラ
フを作り，ＤＡＧ内で未スケジュールのノードの内，優
先度が最大の命令から順に，ＤＡＧ内の命令の命令スケ
ジューリングが終了するまで４行目以降のループを繰り
返す。

【００１２】前記ＣＲＵＳＯＥプロセッサは，ＶＬＩＷ
方式のプロセッサである．近年ハードウェアの簡単化を
主な目的として，並列実行可能な演算を，従来のスーパ
ースカラ方式のようなハードウェアに代わって，ソフト
ウェア（コンパイラ）で検出し，ＶＬＩＷ命令中に明示
するようなＶＬＩＷ方式のプロセッサが製品化されてい
る。

【００１３】ＶＬＩＷプロセッサには、並列実行可能な
複数の演算命令をＶＬＩＷ命令よって明示するという共
通の特徴があるが、実際の実現方法には、（１）プロセ
ッサの資源の管理をハードウェアが行なう方式と、
（２）資源管理の多くの部分をコンパイラ（ソフトウェ
ア）に任せる方式の、２つの方向がある。前者の例とし
ては米国インテル社のＩＡ―６４アーキテクチャや，前
記ＣＲＵＳＯＥプロセッサがある。

【００１４】ＩＡ―６４アーキテクチャでは、ＶＬＩＷ
命令間の依存関係はハードウェアが検出し、必要があれ
ばパイプラインをストールさせる。後者の例としては、
特開平１１―６５８４４で開示されているＶＬＩＷプロ
セッサがある。

【００１５】特開平１１―６５８４４で示されるＶＬＩ
Ｗプロセッサでは、パイプラインのバイパス機能を使う
か否かを、命令によって指示する方法が開示されてい
る。データ依存がある先行命令Ａと後続命令Ｂがあると
き、ＡとＢの間に必要なサイクル数を命令Ａのレイテン
シーと呼ぶ。パイプラインのバイパスとは、命令Ａの結
果がレジスタに書かれた後で、命令Ｂがレジスタから依
存するデータを読むのではなく、演算器から出た命令Ａ
の結果をレジスタに書く処理と並行して後続の命令Ｂに
該当データを転送する処理である。前記の特許では、命
令毎にバイパス機能を使うか、レジスタから読むかを指
定し、ハードウェアはこの指定に基づいてバイパスとレ
ジスタのセレクトを行なう。

【００１６】前記（２）に分類にされる、プロセッサ資
源の管理をコンパイラに任せるようなＶＬＩＷプロセッ
サにおける、コンパイラが管理する資源の１つに、レジ
スタのリードポートおよびライトポートがある。この種
のプロセッサでは前記のポートの競合の回避をハードウ
ェアでは行なわないため、競合時のパイプラインのスト
ール処理や，競合を回避するためのハードウェアが不要
になるといった利点がある反面，実行時に資源の競合が
発生すると実行結果が不正になるという問題がある。こ
のようなプロセッサでは，ソフトウェア（コンパイラ）
が，命令のスケジューリングによって，実行時にハード
ウェア資源の競合が発生しないことを保証する必要があ
る。

【００１７】

【発明が解決しようとする課題】従来技術で述べたよう
に，バイナリトランスレーションによる性能の低下を少
なくするには，オーバーヘッドの原因である最適化処
理，特に命令スケジューリングの処理時間を削減するこ
とが重要である。またバイナリトランスレーションを適
用するホストプロセッサが前記資源管理をソフトウェア
が保証する必要があるプロセッサの場合は，ホストプロ
セッサが前記ＣＲＵＳＯＥやＩＡ―６４アーキテクチャ
の場合は必要なかった資源管理処理のオーバーヘッドが
加わるため，この資源管理が新たなオーバーヘッドとな
る。

【００１８】図１（Ｂ）は，ソフトウェアで資源管理を
する必要があるプロセッサ向け命令スケジューリングに
おける資源管理処理を示したものである。この処理は，
前述の図1の（Ａ）の最内ループ（７行目）から呼び出
され，指定された位置に命令を配置できるかを判定す
る。

【００１９】本発明は、資源の管理をソフトウェアが保
証する必要があるプロセッサをホストプロセッサとする
バイナリトランスレーションにおいて、図１（Ｂ）に示
す命令スケジューリングの資源競合チェックの処理時間
を削減することを目的としている。

【００２０】

【課題を解決するための手段】本発明では、前記課題を
解決するために、ソフトウェアによって行なっていた資
源の競合のチェックを、バイナリトランスレーション時
にハードウェアによって行なうことにより、バイナリト
ランスレーションのオーバーヘッドを低減する。

【００２１】具体的には、資源が競合した際のパイプラ
インのストールや回避するための機能を持たないホスト
プロセッサに、資源の競合が発生したか否かだけを検出
する手段と、前記資源競合の検出手段によって検出した
競合発生の有無を保持するための資源競合チェックレジ
スタを設け、さらに前記資源チェックレジスタは、プロ
セッサが資源の競合をチェック中であることを表すＣＯ
ＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタと、資源境遇チェッ
クを行なう残りサイクル数を表すＲＥＭＡＩＮ＿ＣＹＣ
ＬＥ＿ＣＯＵＮＴＥＲレジスタと、資源競合チェックの
結果を保持するＣＨＥＣＫ＿ＲＥＳＵＬＴレジスタを設
ける。

【００２２】前記ホストプロセッサは、前記ＣＯＮＦＬ
ＩＣＴ＿ＣＨＥＣＫレジスタの値が０ならば通常のモー
ドで命令を実行し、前記ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ
レジスタの値が１ならば、資源競合チェックモードで命
令を実行し、前記資源チェック用のモードでは、レジス
タのリードおよびライトは行なわず、リクエストだけを
演算パイプラインに流すだけで実際の演算は行なわず、
命令フェッチ以外のメモリアクセスは行なわない。

【００２３】前記ホストプロセッサ上でバイナリトラン
スレーションを行なう場合、バイナリトランスレーショ
ン内の命令スケジューリング処理の一つのステップであ
る、命令をあるサイクルに配置できるか否かを資源の競
合の有無を用いて判定するステップにおいて、ホストプ
ロセッサ上で実際に資源競合をチェックする命令列を資
源競合チェックモードにて実行し、その実行結果得られ
る資源競合の有無を、前記資源競合レジスタを用いて検
出する。

【００２４】

【発明の実施の形態】（第１の実施形態）図９、図１
０、図１１は、本発明のバイナリトランスレータを実行
するＶＬＩＷ方式のホストプロセッサ（以下ホストプロ
セッサと呼ぶ）の説明図である。本発明を適用するホス
トプロセッサは、レジスタのライトポート等のプロセッ
サ資源の競合のチェックをハードウェアでは行なわない
プロセッサである。例えば演算結果をレジスタに書き込
むためのライトポートを複数の演算器で共有しており、
同時には１つの演算結果しか書き込めないプロセッサで
あり，かつ同時に複数の演算結果を書き込む要求が来た
場合は、ハードウェアによってそれを検出して、パイプ
ラインをストールさせるなどの回避処理を行なわないプ
ロセッサである。また資源だけでなくレジスタのライト
アフターリード、ライトアフターライトといったハザー
ドによるパイプラインのストールも、レイテンシーが不
確定なロード命令以外に対しては行わないプロセッサで
ある。このようなプロセッサでは、ソフトウェアによっ
て命令の順序を変更する等により実行時に資源が競合し
ないことを保証する必要がある。前記プロセッサでは、
競合が発生時のパイプラインのストールや競合回避のた
めのハードウェアが不要となることで，動作周波数を向
上できるなどのメリットがある。

【００２５】図９はホストプロセッサの全体構成であ
る。図９の（Ａ）はオンチップマルチプロセッサ方式の
プロセッサであり、図９の（Ｂ）はシングルプロセッサ
方式である。プロセッサ９０１は複数のプロセッサコア
９０２と資源競合チェック用のレジスタからなり、プロ
セッサ９０５はプロセッサコア９０６と資源競合チェッ
ク用のレジスタ９０７から構成される。

【００２６】第一の実施形態では、図９の（Ａ）のシン
グルチップマルチプロセッサ構成で実施する場合につい
て説明し、第二の実施形態では図９の（Ｂ）のシングル
プロセッサ構成で実施する場合について説明する。

【００２７】図１０は、図９のプロセッサコア９０２お
よび９０６の内部構成を表したものである。各プロセッ
サコアは全て１００２と同様の構成をとる。プロセッサ
コア１００２は、命令フェッチユニット１００３、命令
レジスタ１００４、デコードユニット１００５、演算装
置１００６、１００７、レジスタファイル１００８から
構成される。命令フェッチユニット１００３は命令キャ
ッシュから命令をフェッチし、毎サイクル１つのＶＬＩ
Ｗ命令を命令レジスタ１００４にセットする。図１０
は、１ＶＬＩＷ命令が２個の演算命令から構成される、
２演算命令同時実行が可能なＶＬＩＷプロセッサを表し
ている。命令レジスタにセットされたＶＬＩＷ命令はオ
ペレーション＃０とオペレーション＃１から構成されて
おり、それぞれが独立した命令として演算器で実行され
る。オペレーション＃０、オペレーション＃１はそれぞ
れデコードユニット１００５においてデコードされ、そ
れぞれ演算器１００６、１００７で実行される。

【００２８】図１１は、図１０の演算器１００６、１０
０７の構成図である。１１０１のＶＬＩＷ命令中のオペ
レーション０および１はそれぞれ演算器１１０３および
１００４で実行される。ここでは１１０３の演算器０
は、３ステージからなる演算器であり、１１０４の演算
器１は、１ステージからなる演算器の例を示している。
これらの演算器は演算終了後に結果をレジスタファイル
１１１０に格納する際にライトポート１１０９を共有す
る。したがって、１１０３の演算器０と１１０４の演算
器１の結果が同時にライトポート１１０９を使用しない
ように、ソフトウェアによって保証する必要がある。図
１１の例では１１０３の演算器０を使用する命令の２サ
イクル後に１１０４の演算器１を使用する命令を配置し
ないように命令をスケジューリングする。

【００２９】図２は前記ホストプロセッサ上で本発明の
バイナリトランスレーションを行なうシステムの構成を
示したものである。２０１は前記ホストプロセッサを表
すハードウェア部である。２０２はバイナリトランスレ
ータである。２０２のバイナリトランスレータによっ
て、ターゲットプロセッサ用に作成されたコードをホス
トプロセッサのコードに変換して、変換後のコードをホ
ストプロセッサのハードウェア部２０１で実行する。２
０３はターゲットプロセッサ用のオペレーティングシス
テムであり、２０４は、ターゲットプロセッサ上のター
ゲットオペレーティングシステム用に作成されたアプリ
ケーションプログラムである。

【００３０】図３は、図２の２０２のバイナリトランス
レータの処理の概要を示したものである。ホストプロセ
ッサで実行しようとするコードは主記憶３０１内の実行
する命令コード３０２に格納されている。

【００３１】バイナリトランスレータによって変換され
たコードも格納される。バイナリトランスレータは，ま
ずこれから実行しようとする命令コード３０２が既に変
換済みか否かを３０４で判定する。ここで既にホストプ
ロセッサ用のコードに変換済みの場合は主記憶３０９の
変換後のコード３１０をホストプロセッサ３１１の実行
ユニット３１２で実行する。実行しようとする命令コー
ド３０２が未変換の場合は命令変換部３０５においてタ
ーゲットプロセッサ用のコードからホストプロセッサ用
のコードに変換する。

【００３２】命令変換部３０５では、入力されたターゲ
ットプロセッサ用のコードをまず３０６でデコードし、
その後３０７でバイナリトランスレータの内部命令に変
換し、最後に３０８でコードの最適化を行なう。最適化
処理３０８内では命令スケジュール部３１３において並
列に実行できる命令を検出し、同時に実行できる命令か
らＶＬＩＷ命令を生成する。前記従来技術で示したよう
にこのバイナリトランスレーションを行なうプロセッサ
の性能を向上させるには、コードの最適化における処理
時間の削減が重要である。本発明ではこの最適化処理３
０８内の命令スケジューリング部３１３の処理時間を削
減する方法に関するものである。最適化されたコードは
主記憶３０９の変換後のコード３１０に格納され、ホス
トプロセッサ３１２の実行ユニット３１１で実行され
る。図４は、本発明に関わる図３のコード最適化処理３
０８内の最適化処理の一部である命令スケジュール部３
１３の処理を示したものである。命令スケジュール部に
は最適化対象の命令の集合が入力され、スケジュール単
位毎に命令スケジュールを実施する。命令スケジュール
は、分岐命令から分岐命令までの命令列である基本ブロ
ックや、複数の基本ブロックを単位として行なう。

【００３３】まず４０９では全てのスケジュール単位が
スケジュール済みかどうか検査する。スケジュール済み
ならば処理を終了する（４０８）。未スケジュールのス
ケジュール単位があれば、４０２以降で未スケジュール
単位に対する命令スケジュールを行なう。

【００３４】４０２ではまず命令のスケジュール結果を
格納するデータ構造であるスケジュール表を作成し、ス
ケジュール単位内の命令間の依存関係を表す依存グラフ
（ＤＡＧ）を作成する。ＤＡＧの各ノードは命令を表し
ノード間のエッジは命令間の依存関係を表す。エッジに
はノード間に依存がある場合に最低限離してスケジュー
ルすべきレイテンシーと呼ぶ値も格納する。

【００３５】４０３では前記ＤＡＧ内の全てのノードが
スケジュール済みかどうか検査する。全てのノードがス
ケジュール済みならば４１０において現在のスケジュー
ル単位をスケジュール済みとし、４０９に戻り次の未ス
ケジュール単位の処理を行なう。ＤＡＧ内に未スケジュ
ールのノードがあれば、４０４以降で未スケジュールノ
ードのスケジュールを行なう。

【００３６】４０４ではＤＡＧ内の未スケジュールノー
ド内で、プライオリティーが最大のノードをＭＡＸ＿Ｓ
ＣＨＥＤＵＬＥ＿ＮＯＤＥとし、ＣＵＲＲＥＮＴ＿ＣＹ
ＣＬＥを、ＭＡＸ＿ＳＣＨＥＤＵＬＥ＿ＮＯＤＥをスケ
ジュール可能な最小サイクルとして、４０５以降でＭＡ
Ｘ＿ＲＥＡＤＹ＿ＮＯＤＥを配置できるサイクルを決
定する。ここでスケジュール可能な最小サイクルはＤＡ
Ｇノード間の依存関係とノード間のレイテンシーから決
定する。

【００３７】４０５では命令が使用するプロセッサ資源
の競合を検査して、ＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥをＣ
ＵＲＲＥＮＴ＿ＣＹＣＬＥに実際に配置できるか決定す
る。本発明に関わるホストプロセッサで必要な資源競合
の回避は、４０５の資源競合のチェックにおいて行な
う。

【００３８】前記資源競合チェックにおいて既にスケジ
ュール表に配置されている命令と、これから配置しよう
としているＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥが使用する資
源が競合する場合は、４０６で、スケジュールを試みる
サイクルを１サイクル増加させて、４０５に戻り再びス
ケジュールできるかどうか検査する。

【００３９】４０５で資源の競合が無い場合は、４０７
において実際にスケジュール表のＣＵＲＲＥＮＴ＿ＣＹ
ＣＬＥにＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥを配置し、ＭＡ
Ｘ＿ＲＥＡＤＹ＿ＮＯＤＥをスケジュール済みとし、４
０３に戻り未スケジュールノードのスケジュールを行な
う。

【００４０】本発明は、ＶＬＩＷ方式のホストプロセッ
サで必要となる４０５の資源競合のチェックにかかる処
理時間を削減する方法に関するものである。図５、図
６、図７、図８は、この資源競合のチェックに関する説
明図である。図５、図６は従来のソフトウェアによる資
源競合チェックの処理フローであり、図７、図８は、本
発明の資源競合チェックの処理フローである。以下では
まず従来はソフトウェアによる資源競合チェックにつ
いて説明し、その後本発明の方法について説明する。

【００４１】図５は、図４の４０５の資源競合チェック
の処理の主制御の処理フローである。ここでは単に５０
２において図６の資源競合チェックルーチンを呼び出
し、その結果によって配置の可否を決定する。

【００４２】図６はソフトウェアによる資源競合チェッ
クの処理フローである。６０２ではＭＡＸ＿ＲＥＡＤＹ
＿ＮＯＤＥを現在スケジュールしようとしている命令と
し、ＳＣＨＥＤＵＬＥを配置するスケジュール表とし、
ＣＵＲＲＥＮＴ＿ＣＹＣＬＥをＭＡＸ＿ＲＥＡＤＹ＿Ｎ
ＯＤＥを配置しようとしているサイクルとし、ＬＡＳＴ
＿ＣＹＣＬＥをＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥが資源を
使用するサイクル数とする。またカウンタＩを０で初期
化する。

【００４３】６０３では、サイクルＩがＬＡＳＴ＿ＣＹ
ＣＬＥを超えているかどうか、すなわちＭＡＸ＿ＲＥＡ
ＤＹ＿ＮＯＤＥの資源を使用する全サイクルがチェック
済みかどうかを調べる。チェック済みならば、資源の競
合が発生していないことを表すので６１２で資源の競合
無しを返す。一方６０３においてサイクルＩが資源競合
チェックが必要なサイクルであるならば、６０４以降で
サイクルＩの資源競合をチェックする。

【００４４】６０４ではＥＮＴＲＹをＳＣＨＥＤＵＬＥ
のＣＹＣＬＥ＋Ｉサイクル目のエントリとする。またＭ
ＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥがサイクルＩで使用する資
源の集合をＲＥＳ＿ＳＥＴとする。６０５以降では、Ｅ
ＮＴＲＹで既に使用されている資源と、ＭＡＸ＿ＲＥＡ
ＤＹ＿ＮＯＤＥがＩサイクル目に使用する資源（ＲＥＳ
＿ＳＥＴ）が競合するかどうかを調べる。

【００４５】６０５ではＲＥＳ＿ＳＥＴから一つの資源
を取り出し、ＲＥＳとする。６０６ではＲＥＳが存在し
なければＩサイクルでの資源競合のチェックは終了した
ことを表しており、６０７でＩを１サイクル増加させて
６０３から再チェックを行なう。６０６でチェックすべ
き資源（ＲＥＳ）が存在すれば６０８以降でＲＥＳがこ
のサイクルで使用可能かどうか検査する。

【００４６】６０８ではＲＥＳ＿ＮＵＭをＭＡＸ＿ＲＥ
ＡＤＹ＿ＮＯＤＥがサイクルＩで使用する資源ＲＥＳの
数とし、ＲＥＭＡＩＮ＿ＮＵＭをＥＮＴＲＹ内の資源Ｒ
ＥＳの残りの使用可能数とする。６０９ではＲＥＳ＿Ｎ
ＵＭとＲＥＭＡＩＮ＿ＮＵＭを比較して、ＭＡＸ＿ＲＥ
ＡＤＹ＿ＮＯＤＥで使用する資源が残されているかどう
かチェックする。

【００４７】残っていれば６１０でＲＥＳをチェック済
みとして６０５に戻り、他の資源をチェックする。６０
７において資源が既に使用されていれば、資源が競合す
るので、６１１において資源競合有りを返す。

【００４８】ソフトウェアによる資源競合のチェックで
は図６の２重ループの処理を行なうことになる。図７、
図８は、図５、図６のソフトウェアによる資源競合チェ
ック処理をハードウェアによって行なう第一の実施形態
の処理フローである。

【００４９】図７は、図５の従来の資源競合チェック処
理の主制御に対する本発明の資源競合チェック処理の主
制御である。図７、図８を説明する前に、図９、図１０
を用いてホストプロセッサ本実施例のホストプロセッサ
について説明し、図１３を用いて前記ホストプロセッサ
上の資源チェックを行なう場合の概要を説明する。

【００５０】図９の（Ａ）は、第一の実施形態のシング
ルチップマルチプロセッサある。図９（Ａ）は１チップ
上に２個のプロセッサコア９０２と資源競合チェックレ
ジスタ９０３と、主記憶９０４から構成される。

【００５１】図１０は図９のプロセッサ９０１の構成を
示したものである。１００１のプロセッサコア０および
１００２のプロセッサコア１の内部は同様の構成であ
る。資源競合チェックレジスタは、両プロセッサコアか
ら参照可能なレジスタ郡であり、内部にＣＯＮＦＬＩＣ
Ｔ＿ＣＨＥＣＫレジスタ１０１０、ＣＨＥＣＫ＿ＲＥＳ
ＵＬＴレジスタ１０１１、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿
ＣＯＵＮＴＥＲ１０１２を持つ。

【００５２】図１３は、図９の（Ａ）のプロセッサ構成
において本発明の資源競合チェック処理の概要を示した
ものである。図１３の（Ａ）は現在スケジュールしよう
としている命令列に対する依存グラフ（ＤＡＧ）であ
る。１３０１〜１３０３はＤＡＧのノードでありそれぞ
れ命令を表す。ノード間のエッジは依存関係を表してお
り、この例ではＯＰ１とＯＰ２、ＯＰ２とＯＰ３の間に
はそれぞれレイテンシーが１の依存があることを表して
いる。これは各命令は最低１サイクル離さなければなら
ないことを表している。

【００５３】図１３（Ｂ）は、図１３（Ａ）のＤＡＧに
対して本発明の資源競合チェックを用いた命令スケジュ
ールの概要の説明図である。１３０８は図９（Ａ）のプ
ロセッサ９０１を表している。１３０５のＰ０および１
３０６のＰ１は図９のプロセッサコア９０２に対応し、
同様に１３０７の資源競合チェックレジスタは図９の９
０３に対応する。図１３（Ｂ）はプロセッサコアＰ０に
おいて、バイナリトランスレータを実行する場合であ
る。（Ｂ１）（Ｂ２）はＯＰ２を各サイクルにスケジュ
ールする場合主記憶の内容であり、（Ｂ３）はＯＰ２の
スケジュール後の、ＯＰ３スケジュールする場合の主記
憶の内容の変化を示したものである。

【００５４】まず（Ｂ１）では、すでにＯＰ１がＳＣＨ
ＥＤＵＬＥ＿ＴＯＰにスケジュールされた状態で、ＯＰ
２のスケジュールを試みている。バイナリトランスレー
タが実行されている１３０５のプロセッサコアＰ０で
は、ＯＰ２をＯＰ１の次のサイクル仮配置する。次に空
き状態の１３０６のプロセッサコアＰ１のプログラムカ
ウンタにＳＣＨＥＤＵＬＥ＿ＴＯＰをセットして、Ｐ１
に命令列１３１４、１３１５を実行させる。このときＰ
１では、ＯＰ２が資源を使用するサイクル数１３１３で
示されるサイクルだけ命令を実行する。Ｐ１での実行で
は、資源が競合した場合もパイプラインのストールなど
の処理は行なわず、単に競合が発生したかどうかだけレ
ジスタに登録する。また、Ｐ１での命令の実行では、レ
ジスタの読み書きや、命令フェッチ以外でのメモリアク
セスを抑止し、単にリクエストをパイプラインに流すだ
けとする。ＯＰ１とＯＰ２の実行中に、競合が発生した
場合は資源競合チェックレジスタ１３０７にビットをセ
ットする。

【００５５】Ｐ０はＰ１での資源競合チェックが終了す
るまで待ち、Ｐ１での実行が終了すると、競合チェック
結果が格納されている資源競合チェックレジスタを調べ
る。

【００５６】（Ｂ２）は競合が発生したケースであり、
この場合はＯＰ２を配置する場所を１サイクル遅らせＯ
Ｐ１の２サイクル後とする。この状態で再び命令をＰ１
で実行し、前回と同様に競合の有無をチェックする。

【００５７】（Ｂ３）は競合が発生しなかったケースで
あり、この場合はＰ０は次にスケジュールすべき命令Ｏ
Ｐ３のスケジュールを試みる。

【００５８】次に図７、図８を用いて本発明の資源競合
チェックの処理フローについて説明する。７０２では資
源競合チェックを行なうプロセッサが現在空き状態かど
うかを検査する。空き状態でなければ、７０３で通常の
ソフトウェアによる資源競合チェックを行なう。７０３
の処理は具体的には、図６の処理である。７０２におい
て空きプロセッサがあれば、７０４で空きプロセッサで
の資源競合チェックを行なう。７０４の具体的な処理は
図８である。資源競合チェックが終了すると、競合の有
無を返す。

【００５９】図８は、図７の７０４に示す空きプロセッ
サによる資源競合チェック処理である。ＭＡＸ＿ＲＥＡ
ＤＹ＿ＮＯＤＥで示される命令をスケジュール表のＣＵ
ＲＲＥＮＴ＿ＣＹＣＬＥに配置できるかどうかをチェッ
クする。８０２ではＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥをＳ
ＣＨＥＤＵＬＥのＣＵＲＲＥＮＴ＿ＣＹＣＬＥに仮配置
する。ＣＨＥＣＫ＿ＳＴＡＲＴ＿ＣＹＣＬＥを資源競合
チェックを開始するサイクルとする。またＣＨＥＣＫ＿
ＳＴＡＲＴ＿ＡＲＤを資源競合チェックを開始する命令
のアドレスとする。次に８０３において、別プロセッサ
コアで資源競合チェックを実行するサイクル数を表す、
図１０の１０１２のＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵ
ＮＴＥＲに、ＣＵＲＲＥＮＴ＿ＣＹＣＬＥ−ＣＨＥＣＫ
＿ＳＴＡＲＴ＿ＣＹＣＬＥの値をセットする。

【００６０】次に資源競合チェックを実施する空きプロ
セッサのプログラムカウンタにＣＨＥＣＫ＿ＳＴＡＲＴ
＿ＡＤＲをセットする。これにより資源競合チェックを
行なう別プロセッサは上記アドレスから命令の実行を開
始し、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲにセ
ットされた数の命令の実行が終了するまで、資源競合チ
ェックのために命令を実行する。

【００６１】８０４は、別プロセッサによる資源競合チ
ェックの終了を待つためのループである。ここでは図１
０の１０１０のＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタ
の値が０になるまでループを繰り返す。この値が０にな
ると、８０５において、資源競合チェックの結果が格納
されている図１０の１０１１のＣＨＥＣＫ＿ＲＥＳＵＬ
Ｔレジスタの値を検査する。値が０ならば競合なしと
し、１ならば競合有りとする。図４の４０６においてＭ
ＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥをスケジュールするサイク
ルを１サイクル遅らせて再度資源競合チェックを試み
る。

【００６２】図１１、図１２、図１４は、前記の資源競
合チェック処理で使用する資源競合チェックレジスタの
実装例である。

【００６３】図１４は、図１０および図１２の資源競合
チェックレジスタと信号のタイミングである。図１４の
（Ａ）は資源競合チェック中に資源競合が発生しなかっ
た場合であり、（Ｂ）は競合が発生した場合である。図
１４の（Ａ）ではまず図８の８０３のＲＥＭＡＩＮ＿Ｃ
ＹＣＬＥ＿ＣＯＵＮＴＥＲへのセット命令によって、１
４０１のＣＯＵＮＴＥＲ＿ＳＥＴ信号が立つ。ＲＥＭＡ
ＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２０５には、次の
サイクルで、資源競合のチェック用に実行するサイクル
数がセットされる。資源競合チェック中であることを表
すＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ１２０７は、ＣＯＵＮ
ＴＥＲ＿ＳＥＴ信号が立った次のサイクルから立ち、Ｒ
ＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２０５が０
になった３サイクル後に０になる。この信号が立つこと
でＣＨＥＣＫ＿ＲＥＳＵＬＴ信号１２０８をリセットす
る。これは最後に発行した命令が演算パイプラインを抜
けるまでは資源競合をチェックするためである。競合が
発生しなかった場合は、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿Ｃ
ＯＵＮＴＥＲ１２０５が０になることによって資源競合
チェックを終了する。ＳＴＯＰ＿ＣＨＥＣＫ信号１２０
６は、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２
０５が０になったサイクルにたち、資源競合チェック用
の命令の発行を抑止する。

【００６４】図１４の（Ｂ）は、資源の競合が発生した
場合のタイミングを表している。資源競合が発生したこ
とを表すＣＨＥＣＫ＿ＲＥＳＵＬＴ信号１２０８が立つ
と、次のサイクルでＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵ
ＮＴＥＲ１２０５が０になり、それによりＣＯＮＦＬＩ
ＣＴ＿ＣＨＥＣＫなどの一連の信号が落ちる。これによ
り競合が発生した時点で資源競合チェックを終了する。

【００６５】図１１、図１２は図１４のタイミングの実
装例である。図１１は前述したとおり、演算器のリクエ
スト信号１１０２のパイプラインステージを表したもの
である。資源競合のチェックではレジスタのリード・ラ
イトおよび命令フェッチ以外によるメモリアクセスは行
なわず、リクエストのみを使用する。またロード・スト
アによってキャッシュやメモリをアクセスしないので、
命令はストールすることなく、パイプラインを流れる。

【００６６】この例では１１０３の演算パイプライン０
と１１０４の演算パイプライン１によって共有されてい
るレジスタのライトポート１１０９が競合する可能性の
ある資源である。ＡＮＤゲート１１１１はこのライトポ
ート１１０９へのリクエスト１１１５と１１１６のＡＮ
Ｄをとり、１ならばリクエストが競合したことを表すＳ
ＴＡＧＥ＿ＣＯＮＦＬＩＣＴ信号１１１２を立てる。こ
の競合検出信号によってパイプラインのストールといっ
た処理は行なわない。ＳＴＡＧＥ＿ＣＯＮＦＬＩＣＴ信
号１１１２と、命令を演算器に発行したことを表すＩＳ
ＳＵＥ１１１４は、資源競合チェックレジスタ１１１３
に入力する。図１２は、図１１の資源競合チェックレジ
スタ１１１３の構成例である。図１２は、ＲＥＭＡＩＮ
＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２０５を制御するＲＥ
ＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ回路１２１８
と、ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタ１２０７を
制御するＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ回路１２１９
と、ＣＨＥＣＫ＿ＲＥＳＵＬＴレジスタ１２０８を制御
するＣＨＥＣＫ＿ＲＥＳＵＬＴ回路１２２０と、ＳＴＯ
Ｐ＿ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ信号１２０６を制御
するＳＴＯＰ＿ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ回路１２
２１からなる。

【００６７】ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥ
Ｒ回路１２１８は、セレクタ１２２２と、セレクト信号
生成回路１２０３と、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯ
ＵＮＴＥＲラッチ１２０５からなる。セレクタ１２２２
にはカウンタ初期値'０'かまたは、図８の８０３でセッ
トするＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲの値
であるＣＯＵＮＴＥＲ＿ＳＥＴ＿ＶＡＬＵＥかまたは、
ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ−１かまた
はホールドかのいずれかをセレクトする。セレクト信号
生成回路１２０３はＣＯＵＮＴＥＲ＿ＳＥＴ１２０１、
ＩＳＳＵＥ１１１４、ＣＯＵＮＴＥＲ＿ＲＥＳＥＴ１２
０２、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２
０５が０であることを示す信号１２２３のＣＯＵＮＴＥ
Ｒ＿IS＿０、資源競合が発生したこと表す信号ＣＯＮＦ
ＬＩＣＴ１２０９を入力としてセレクト信号ＳＥＬＥＣ
Ｔ１２２４を作成する。セレクト信号生成回路１２０３
では、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲ１２
０５をリセットする信号であるＣＯＵＮＴＥＲ＿ＲＥＳ
ＳＥＴ１２０２が立っているかまたは、競合が発生した
ことを表すＣＯＮＦＬＩＣＴ信号１１１が立っていれ
ば、'０'をセレクトする。前記が成り立たなくてかつＣ
ＯＵＮＴＥＲ＿ＳＥＴ信号１２０１が立っていればＣＯ
ＵＮＴＥＲ＿ＳＥＴ＿ＶＡＬＵＥ１２０４をセレクトす
る。前記が成り立たなくてかつＲＥＭＡＩＮ＿ＣＹＣＬ
Ｅ＿ＣＯＵＮＴＥＲ１２０５が０でなくかつ命令が発行
されていれば、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮ
ＴＥＲをデクリメントする。それ以外はＲＥＭＡＩＮ＿
ＣＹＣＬＥ＿ＣＯＵＮＴＥＲをホールドする。

【００６８】ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ回路１２１
９では、ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲと
０との比較結果を１２１１のラッチＥ１、１２１２のラ
ッチＥ２、１２１３のラッチＥ３にディレイさせたもの
のＯＲをとった結果をＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫラ
ッチ１２０７にセットする。ラッチＥ１〜Ｅ３はパイプ
ラインの最大ステージ長分だけ設ける。これにより資源
競合チェックを行なう最終命令（現在スケジュールして
いる命令）を発行後、その命令がパイプラインから出る
までを資源競合チェック中とする。

【００６９】ＣＨＥＣＫ＿ＲＥＳＵＬＴ回路１２２０に
は、図１１の資源が競合したことを表すＳＴＡＧＥ＿Ｃ
ＯＮＦＬＩＣＴ信号１１１２を入力する。一度競合が発
生すると、リセットがかかるまでそれを保持する。セレ
クタのセレクト信号１２１４は、１２１１のラッチＥ１
が立ったサイクルだけ１となる。これによりＣＨＥＣＫ
＿ＲＥＳＵＬＴをリセットする。

【００７０】ＳＴＯＰ＿ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ
回路１２２１はＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴ
ＥＲ１２０５が０になったサイクルに立つ。こ信号によ
り命令の発行を抑止する。これによりＩＳＳＵＥ信号１
１１４が０にする。（第２の実施形態）第一の実施形態では、本発明のホス
トプロセッサを１チップ上に複数載せたシングルチップ
マルチプロセッサ構成において、本発明のハードウェア
による資源競合チェックを用いた命令スケジューリング
を行なうバイナリートランスレーション方法について説
明した。以下で説明する第二の実施形態では、１チップ
上に１個のホストプロセッサを載せたシングルプロセッ
サ構成における、本発明のハードウェアによる資源競合
チェックを用いた命令スケジューリングを行なうバイナ
リトランスレーション方法について説明する。なお、以
下の説明にない部分は全て第一の実施形態と同様であ
る。

【００７１】図９（Ｂ）は、本実施形態のシングルチッ
プ構成のホストプロセッサ９０５の説明図である。ホス
トプロセッサ９０５は、図１０に示す前記第一の実施形
態と同様のプロセッサコア９０６と、図１０に示す前記
第一の実施形態と同様の資源チェック用レジスタ９０７
と主記憶９０８から構成される。

【００７２】図１５は、自プロセッサによる資源競合チ
ェック処理の主制御である。本処理は図４の４０５から
呼ばれる。１５０１では図１６に示すプロセッサによる
資源競合チェック処理を実行し、チェック結果に基づい
て命令の配置可、不可を返す。

【００７３】図１６は、図１５の１５０１から呼ばれる
自プロセッサによる資源競合チェック処理の説明図であ
る。ＭＡＸ＿ＲＥＡＤＹ＿ＮＯＤＥで示される命令をス
ケジュール表のＣＵＲＲＥＮＴ＿ＣＹＣＬＥに配置でき
るかどうかをチェックする。１６０２ではＭＡＸ＿ＲＥ
ＡＤＹ＿ＮＯＤＥをＳＣＨＥＤＵＬＥのＣＵＲＲＥＮＴ
＿ＣＹＣＬＥに仮配置する。ＣＨＥＣＫ＿ＳＴＡＲＴ＿
ＣＹＣＬＥを資源競合チェックを開始するサイクルとす
る。またＣＨＥＣＫ＿ＳＴＡＲＴ＿ＡＲＤを資源競合チ
ェックを開始する命令のアドレスとする。

【００７４】１６０３では、資源競合チェックを実行す
るサイクル数を表す、図１０の１０１２のＲＥＭＡＩＮ
＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲに、ＣＵＲＲＥＮＴ＿Ｃ
ＹＣＬＥ−ＣＨＥＣＫ＿ＳＴＡＲＴ＿ＣＹＣＬＥの値を
セットする。次にＣＨＥＣＫ＿ＳＴＡＲＴ＿ＡＤＲに分
岐する。前記分岐命令の飛び先での処理が終了すると、
前記分岐命令の次の命令に制御を戻すために、前記分岐
命令を実行する直前に通常の関数呼び出しと同様にリタ
ーンアドレスを分岐命令の次の命令にセットする。

【００７５】分岐先では、１６０２で指定した命令列を
資源競合チェックのために実行する。分岐先で実施した
資源競合チェックの結果は第一の実施形態と同様に資源
競合チェックレジスタのＣＨＥＣＫ＿ＲＥＳＵＬＴレジ
スタに格納される。分岐先から制御が戻ってきた１６０
４では前記ＣＨＥＣＫ＿ＲＥＳＵＬＴレジスタの内容を
検査し、競合の有無を返す。

【００７６】本実施形態における資源競合の検出と資源
競合チェックレジスタの構成は第一の実施形態と同様で
ある。資源競合チェックレジスタのＣＯＮＦＬＩＣＴ＿
ＣＨＥＣＫレジスタが立っている間は資源競合のチェッ
ク中であり、ホストプロセッサは第一の実施形態と同様
に通常の動作とは異なる資源競合チェック用の動作を行
なう。具体的には前記ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレ
ジスタが立っている間は、レジスタのリード、ライト
と、命令フェッチ以外のメモリアクセスは行なわず、パ
イプラインにリクエストのみを流す。これによりレジス
タの退避回復は不要になる。

【００７７】図１７は、１６０３の分岐命令の分岐先で
のホストプロセッサの動作、すなわち資源競合チェック
中のホストプロセッサの動作の説明図である。１７０１
では毎サイクル資源競合チェック中であることを表すＣ
ＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタをチェックし、１
である間はプログラムカウンタが指す命令を発行する。
前記ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫが０になると、プロ
グラムカウンタを前記１６０３で分岐元でセットしたリ
ターンアドレスに変更し、分岐元に制御を移す。

【００７８】

【発明の効果】複数の命令でライトポート等の資源を共
有し、かつ実行時に前記資源が競合した際にパイプライ
ンのストールや競合を回避するための機能を持たないプ
ロセッサをホストプロセッサとするバイナリトランスレ
ーションにおいて、前記ホストプロセッサに、資源の競
合が発生したか否かだけを検出する機能を設け，バイナ
リトランスレーションにおける命令スケジューリング時
に，資源競合のチェックをソフトウェアで行なう代わり
に、前記ハードウェアの資源チェック機能を使って実際
に命令を実行することによって資源の競合をチェックさ
せることにより、バイナリトランスレーションにおける
性能低下の要因の一つであるコード最適化の処理時間を
削減することができる。

【図面の簡単な説明】

【図１】コンパイラにおける命令スケジューリング処理
の説明図である。

【図２】本発明のバイナリトランスレーションを実行す
るシステムの構成図である。

【図３】本発明のバイナリトランスレータの構成図であ
る。

【図４】本発明のバイナリトランスレータの命令スケジ
ュール部の処理フローの説明図である。

【図５】従来の命令スケジュール処理における資源競合
チェック処理の主制御の説明図である。

【図６】従来の命令スケジュール処理における資源競合
チェック処理フローの説明図である。

【図７】本発明の資源競合チェック処理の主制御の説明
図である。

【図８】本発明のハードウェアによる資源競合チェック
処理フローの説明図である。

【図９】本発明の２つの実施形態を表すホストプロセッ
サの構成図である。

【図１０】本発明の資源競合チェック結果を保持するレ
ジスタおよびホストプロセッサの構成図である。

【図１１】本発明のホストプロセッサにおける資源競合
の検出方法の説明図である。

【図１２】本発明の資源競合チェックレジスタの構成図
である。

【図１３】本発明の資源競合チェックの概要の説明図で
ある。

【図１４】本発明の資源競合チェックレジスタの信号の
タイミング図である。

【図１５】自プロセッサにおける資源競合チェック処理
の主制御の説明図である。

【図１６】自プロセッサにおける資源競合チェック処理
の説明図である。

【図１７】自プロセッサによる資源競合チェック処理に
おけるプロセッサの命令発行動作である。

【符号の説明】

２０５・・・ホストプロセッサ、３０２・・・実行する
命令コード、３０３・・・バイナリトランスレータ、３
０５・・・命令変換部、３０８・・・コード最適部、３
１３・・・命令スケジュール部、３１０・・・変換後の
命令コード、４０１・・・命令スケジュールループ、４
０５・・・命令スケジュールにおける資源競合チェック
処理の呼び出し、５０２・・・従来のソフトウェアによ
る資源競合チェック処理の呼び出し、７０２・・・空き
状態の別プロセッサコアがあるか否かの検査、７０４・
・・資源競合を別プロセッサで実際に実行させてチェッ
クする処理の呼び出し、８０２・・・別プロセッサで資
源競合チェックを行なうための各種設定、８０３・・・
資源競合チェックレジスタの設定、８０４・・・資源競
合チェックの終了待ちループ、８０５・・・資源競合の
有無の検査、９０１・・・シングルチップマルチプロセ
ッサ構成のホストプロセッサ、９０５・・・シングルプ
ロセッサ構成のホストプロセッサ、９０３、９０８・・
・資源競合チェックレジスタ、１０１０・・・ＣＯＮＦ
ＬＩＣＴ＿ＣＨＥＣＫレジスタ、１０１１・・・ＣＨＥ
ＣＫ＿ＲＥＳＵＬＴレジスタ、１０１２・・・ＲＥＭＡ
ＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲレジスタ、１１１１
・・・ライトポート資源の競合の発生を検査するＡＮＤ
ゲート、１１０９・・・競合する資源（ライトポー
ト）、１２１８・・・ＲＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯ
ＵＮＴＥＲレジスタ制御回路、１２１９・・・ＣＯＮＦ
ＬＩＣＴ＿ＣＨＥＣＫレジスタ制御回路、１２２０・・
・ＣＨＥＣＫ＿ＲＥＳＵＬＴレジスタ制御回路、１２２
１・・・ＳＴＯＰ＿ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫ信号
制御回路、１５０１・・・シングルプロセッサでのハー
ドウェアによる資源競合チェック処理の呼び出し、１６
０２・・・自プロセッサでの資源競合チェックのための
資源競合チェックレジスタの設定、１６０３・・・自プ
ロセッサでの資源競合チェック処理への分岐、１６０４
・・・自プロセッサでの資源競合チェック処理の結果の
検査、１７０３・・・資源競合チェック用の命令実行終
了時のプログラムカウンタの変更処理

Claims

【特許請求の範囲】

【請求項１】複数の命令でライトポート等のプロセッサ
資源を共有し、かつ実行時に前記資源が競合した際にパ
イプラインのストールや競合を回避するための機能を持
たないＶＬＩＷ方式のプロセッサをホストプロセッサと
するとき、前記ホストプロセッサとは異なるプロセッサ
（ターゲットプロセッサ）用の命令コードを前記ホスト
プロセッサ用のコードに変換するバイナリトランスレー
ション方法であって、前記バイナリトランスレーション
が、前記ホストプロセッサとは別のプロセッサ（ターゲ
ットプロセッサ）用の命令コードを既にホストプロセッ
サ用のコードに変換済みか否かを判定する第１のステッ
プと、変換済みであれば変換済みの命令コードをホスト
プロセッサ上で実行する第２のステップと、前記第１の
ステップで未変換ならば、未変換のターゲットプロセッ
サ用の命令コードをデコードする第３のステップと、前
記デコードした命令コードをホストプロセッサ用のコー
ドに変換する第４のステップと、前記ホストプロセッサ
用コードに対してコード最適化を行なう第５のステップ
と、最適化したコードをホストプロセッサ上で実行する
第６のステップを持つ時において、前記バイナリトラン
スレーションの第５のステップのコード最適化処理内で
実施する命令スケジュール処理における資源競合の有無
の検出を、実際にホストプロセッサ上で命令を実行する
ことによって検査することを特徴とするバイナリトラン
スレーション方法。
【請求項２】請求項１バイナリトランスレーション方法
であって、ホストプロセッサが、資源の競合のみを検出
する手段と、前記資源競合の検出手段によって検出した
競合発生の有無を保持するための資源競合チェックレジ
スタを備え、前記第５のステップで行なう資源競合検査
において、資源の競合を検査する命令列を実際にホスト
プロセッサ上で実行させ、前記実行時における資源競合
の有無を、前記競合を検出するための手段と競合の有無
を保持するための資源競合チェックレジスタを用いて検
査することを特徴とする、請求項１のバイナリトランス
レーション方法。
【請求項３】請求項２バイナリトランスレーション方法
であって、ホストプロセッサが備える資源競合チェック
レジスタが、プロセッサが資源の競合をチェック中であ
ることを表すＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタ
と、資源境遇チェックを行なう残りサイクル数を表すＲ
ＥＭＡＩＮ＿ＣＹＣＬＥ＿ＣＯＵＮＴＥＲレジスタと、
資源競合チェックの結果を保持するＣＨＥＣＫ＿ＲＥＳ
ＵＬＴレジスタを備え、前記ホストプロセッサは、前記
ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタの値が０ならば
通常のモードで命令を実行し、前記ＣＯＮＦＬＩＣＴ＿
ＣＨＥＣＫレジスタの値が１ならば、資源競合チェッ
クモードで命令を実行し、前記資源チェック用のモード
では、レジスタのリードおよびライトは行なわず、リク
エストだけを演算パイプラインに流すだけで実際の演算
は行なわず、命令フェッチ以外のメモリアクセスは行な
わず、前記第５のステップの資源競合チェックにおい
て、ＣＯＮＦＬＩＣＴ＿ＣＨＥＣＫレジスタが１の状態
でホストプロセッサ上で命令を実行することにより資源
競合の有無を検出することを特徴とする、請求項２のバ
イナリトランスレーション方法。
【請求項４】請求項３のバイナリトランスレーション方
法であって、適用するホストプロセッサが１チップ上に
複数のプロセッサコア載せたシングルチップマルチプロ
セッサで構成され、１つのプロセッサコア上でバイナリ
トランスレーションを実施し、別の空きプロセッサコア
上で、バイナリトランスレーション内で実施する資源競
合チェック処理をおこなうことを特徴とする請求項３の
バイナリトランスレーション方法。
【請求項５】請求項３のバイナリトランスレーション方
法であって、適用するホストプロセッサが１チップ上に
１つのプロセッサコア載せたシングルプロセッサで構成
され、バイナリトランスレーションを実施するホストプ
ロセッサ上で、前記バイナリトランスレーション内で実
施する資源競合チェック処理を行なうことを特徴とする
請求項３のバイナリトランスレーション方法。
【請求項６】請求項４のバイナリトランスレーション方
法であって、１つのプロセッサコア上で前記バイナリト
ランスレーションが実行される時に、前記バイナリトラ
ンスレーション内の命令スケジューリングにおいて実行
される資源競合チェック処理が、前記バイナリトランス
レーションを実行しているプロセッサコアとは別の、空
き状態のプロセッサコアが否かを調べる第１のステップ
と、空きプロセッサがなければソフトウェアで資源競合
のチェックを行なう第２ステップと、前記空きプロセッ
サがある場合は、資源競合チェックを開始する命令のア
ドレスと、資源競合チェックを行なうサイクル数を資源
競合チェックレジスタに格納する第３のステップと、前
記資源競合チェックを実行する空きプロセッサコアのプ
ログラムカウンタに前記資源競合チェックを開始するア
ドレスをセットし、前記空き状態の別プロセッサコア上
で前記資源競合チェックを開始するアドレスから資源競
合チェックサイクル間の命令を、資源競合チェックモー
ドで実行する第４のステップと、前記第４のステップの
後に、前記別プロセッサコアでの資源競合チェックが終
了するまで待つ第５のステップと、前記別プロセッサコ
アでの資源競合チェックが終了した後で、資源の競合が
発生したかどうか、資源競合チェックレジスタを検査す
る第６のステップとを持つことを特徴とする、請求項４
のバイナリトランスレーション方法。
【請求項７】請求項５のバイナリトランスレーション方
法であって、ホストプロセッサ上で前記バイナリトラン
スレーションが実行される時に、前記バイナリトランス
レーション内の命令スケジューリングにおいて実行され
る資源の競合チェック処理が、資源競合チェックを開始
する命令のアドレスと、資源競合チェックを実行するサ
イクル数を資源競合チェックレジスタに格納する第１の
ステップと、前記レジスタに格納した後で、前記資源競
合チェックを開始するアドレスに分岐する第２のステッ
プと、分岐後の戻りアドレスを前記分岐命令の直後の命
令アドレスとする第３のステップ、前記分岐後に、ホス
トプロセッサが前記資源競合チェック開始アドレスか
ら、前記資源競合チェックサイクル数の間の命令を資源
競合チェックモードで実行し、資源競合チェックサイク
ル間の命令の実行が終了した後で、前記分岐前にセット
した戻りアドレスに分岐する第４のステップと、戻りア
ドレスに分岐した後で前記資源チェックモードで実行し
た資源競合チェック結果が格納されている資源競合チェ
ックレジスタの値を検査する第５のステップから構成さ
れることを特徴とする、請求項５のバイナリトランスレ
ーション方法。