JP2667585B2 - デジタルプロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタルプロセッサ
に関するものである。

【０００２】

【従来の技術】〔第１の従来例〕 図１８に従来のデジタルプロセッサの外部メモリ参照に
おける制御のブロック図を示す。デジタルプロセッサ５
０１は、命令メモリ５０２と、クロックＣＬＫ１により
命令メモリ５０２より読み出された命令を順次実行して
いくシーケンサ５０３と、外部メモリ参照制御回路５０
４と、実際に演算を行う演算器，データ格納用のレジス
タおよび内部メモリなどの内部資源を備えた演算ブロッ
ク５０５とが主構成要素である。

【０００３】以上のように構成されるデジタルプロセッ
サ５０１において、外部メモリ５０６の参照における制
御を説明する。図１９にデジタルプロセッサ５０１の外
部メモリサイクルにおけるリードサイクルのタイミング
チャートを示す。デジタルプロセッサ５０１は、アクノ
リッジ信号による非同期メモリサイクルを実現してい
る。すなわち、外部メモリ参照命令が実行されると、外
部アドレスを出力し、外部メモリ５０６からのアクノリ
ッジ信号がアサートされるまでＷＡＩＴサイクルを続け
ることになる。このリードサイクルにおけるデータの取
り込みは、アクノリッジ信号がアサートされて初めての
クロックＣＬＫ１の立ち上がりエッジで行っている。

【０００４】上記のような制御をシーケンサ５０３と外
部メモリ参照制御回路５０４とが実現している。〔第２
の従来例〕 図２０に従来のデジタルプロセッサの外部メモリ参照に
おける制御のブロック図を示す。

【０００５】デジタルプロセッサ６０１は、命令メモリ
６０２と、クロックＣＬＫ１に同期して命令メモリ６０
２にアドレスＰＣを出力することで読み出された命令コ
ードを順次実行していくシーケンサ６０３ａおよび命令
コードを解析して各種オペランドを出力するデコーダ６
０３ｂを有するプログラム制御部６０３と、外部メモリ
参照制御回路６０４と、実際に演算を行う演算器，デー
タ格納用のレジスタおよび内部メモリなどの内部資源を
備えた演算ブロック６０５とが主構成要素である。な
お、各種オペランドとは、アドレスadrs. ，データdat
a，書込み信号などの制御信号ctl のことである。

【０００６】以上のように構成されるデジタルプロセッ
サ６０１において、外部メモリ６０６の参照における制
御を説明する。デジタルプロセッサ６０１の外部メモリ
サイクルにおけるリードサイクルのタイミングチャート
は第１の従来例で示した図１９と同じである。デジタル
プロセッサ６０１は、アクノリッジ信号による非同期メ
モリサイクルを実現している。すなわち、シーケンサ６
０３ａにより読み出された外部メモリ参照命令が実行さ
れると、外部メモリ参照制御回路６０４はアドレスadr
s. と書込み信号などの制御信号ctl を出力し、外部メ
モリ６０６からのアクノリッジ信号がアサートされるま
でシーケンサ６０３ａは次の命令の実行を停止しＷＡＩ
Ｔサイクルを続けることになる。このリードサイクルに
おけるデータの取り込みは、アクノリッジ信号がアサー
トされて初めてのクロックＣＬＫ１の立ち上がりエッジ
で行っている。

【０００７】上記のような制御をシーケンサ６０３ａお
よびデコーダ６０３ｂを有するプログラム制御部６０３
と外部メモリ参照制御回路６０４とが実現している。

【０００８】

【発明が解決しようとする課題】従来のデジタルプロセ
ッサ５０１，６０１の命令の実行順序を図２１に示す。
命令Ｂ，Ｃ，Ｄ，Ｅ，Ｆは外部メモリ参照命令で占有さ
れない演算ブロック５０５，６０５の内部資源を用いた
非占有資源参照命令である。図２１に示すように、従来
のデジタルプロセッサ５０１，６０１では、非常にアク
セスタイムの大きなメモリやデバイスを参照した場合、
ＷＡＩＴサイクルが非常に長くなり、トータルの処理の
スループットが悪い。さらに、外部メモリ５０６，６０
６との大量のデータ列を連続転送する命令を実行してい
るときのスループットはより悪くなる。

【０００９】また、外部メモリ参照命令を実行中に、そ
の命令によって占有されている演算ブロック５０５，６
０５の内部資源を参照する占有資源参照命令を実行させ
ようとする場合が生ずる。この場合、演算ブロック５０
５，６０５の内部資源には排他制御が行われるのが普通
であるから、外部メモリサイクルが終了するまで無意味
な命令（ＮＯＰ命令）を実行している必要がある。この
発明の第１の目的は、速度の遅いメモリやデバイスを参
照しながら、その参照によって占有されていない演算ブ
ロックの内部資源を参照する非占有資源参照命令を並列
に実行させて、トータルの処理のスループットを向上さ
せることのできるデジタルプロセッサを提供することで
ある。

【００１０】また、この発明の第２の目的は、第１の目
的を達成するとともに、外部メモリ参照命令または外部
メモリのデータ列連続転送命令を実行中に、その命令に
よって占有されている演算ブロックの内部資源を参照す
る占有資源参照命令を実行する場合に、それらの資源の
同期を不都合なく実現して、トータルの処理のスループ
ットをより向上させることのできるデジタルプロセッサ
を提供することである。

【００１１】

【課題を解決するための手段】請求項１記載のデジタル
プロセッサは、命令メモリと、この命令メモリから命令
を読み出すシーケンサと、演算ブロックと、外部メモリ
参照制御回路とを半導体チップ内部に備え、命令メモリ
内において外部メモリ参照命令の後に外部メモリ参照命
令によって占有されていない演算ブロックの内部資源を
参照する非占有資源参照命令を配置し、シーケンサによ
り命令メモリから読み出された命令が外部メモリ参照命
令の場合、外部メモリ参照制御回路は、外部メモリサイ
クルを制御するとともに、シーケンサに対して、外部メ
モリサイクル終了まで外部メモリサイクルのビジー状態
を示す外部メモリサイクルビジー信号を出力し、シーケ
ンサは、外部メモリサイクルビジー信号が有効な期間に
おいて、非占有資源参照命令を外部メモリ参照命令と並
列実行させるようにしたことを特徴とする。

【００１２】請求項２記載のデジタルプロセッサは、命
令メモリと、この命令メモリから命令を読み出すシーケ
ンサと、命令を解析するデコーダと、演算ブロックと、
外部メモリ参照制御回路とを半導体チップ内部に備え、
命令メモリ内において外部メモリ参照命令の後に外部メ
モリ参照命令によって占有されていない演算ブロックの
内部資源を参照する非占有資源参照命令を配置し、シー
ケンサにより命令メモリから読み出された命令が外部メ
モリ参照命令の場合、外部メモリ参照制御回路は、デコ
ーダより出力される外部メモリ参照命令の実行を示す外
部メモリ参照命令信号と外部メモリ参照命令のオペラン
ドとをフェッチし、外部メモリ参照命令によって実行さ
れる外部メモリサイクルの終了まで外部メモリ参照命令
のオペランドを保持し、外部メモリサイクルが終了する
と保持を解除する制御を行い、シーケンサは、外部メモ
リ参照命令を実行中において、次の命令を読み出し続
け、読み出された命令が非占有資源参照命令であるとき
に、非占有資源参照命令を外部メモリ参照命令と並列実
行させるようにしたことを特徴とする。

【００１３】請求項３記載のデジタルプロセッサは、命
令メモリと、この命令メモリから命令を読み出すシーケ
ンサと、命令を解析するデコーダと、演算ブロックと、
外部メモリ参照制御回路とを半導体チップ内部に備え、
命令メモリ内においてデータ列連続転送命令の後にデー
タ列連続転送命令によって占有されていない演算ブロッ
クの内部資源を参照する非占有資源参照命令を配置し、
シーケンサにより命令メモリから読み出された命令が外
部メモリのデータ列連続転送命令の場合、外部メモリ参
照制御回路は、デコーダより出力される外部メモリのデ
ータ列連続転送命令の実行を示すデータ列連続転送命令
信号とデータ列連続転送命令のオペランドとをフェッチ
し、外部メモリのデータ列連続転送命令によって実行さ
れる最後のデータ転送サイクルの終了までデータ列連続
転送命令のオペランドを保持し、最後のデータ転送サイ
クルが終了すると保持を解除する制御を行い、シーケン
サは、データ列連続転送命令を実行中において、次の命
令を読み出し続け、読み出された命令が非占有資源参照
命令であるときに非占有資源参照命令をデータ列連続転
送命令と並列実行させるようにしたことを特徴とする。

【００１４】請求項４記載のデジタルプロセッサは、請
求項１記載のデジタルプロセッサにおいて、命令メモリ
内において非占有資源参照命令の後に外部メモリ参照命
令による外部メモリサイクルがビジー状態か否かのテス
トを行うＷＡＩＴ命令を配置し、ＷＡＩＴ命令の後に外
部メモリ参照命令によって占有されている資源を参照す
る占有資源参照命令を配置し、シーケンサは、ＷＡＩＴ
命令を実行し、外部メモリサイクルビジー信号がビジー
状態であれば占有資源参照命令の実行を待機し、レディ
ー状態であれば占有資源参照命令を実行させるようにし
たことを特徴とする。

【００１５】請求項５記載のデジタルプロセッサは、請
求項２記載のデジタルプロセッサにおいて、命令メモリ
内において非占有資源参照命令の後に外部メモリ参照命
令による外部メモリサイクルがビジー状態か否かのテス
トを行うＷＡＩＴ命令を配置し、ＷＡＩＴ命令の後に外
部メモリ参照命令によって占有されている資源を参照す
る占有資源参照命令を配置し、外部メモリ参照制御回路
は、外部メモリ参照命令を実行中には、シーケンサに対
して外部メモリサイクルビジー信号を送出し、シーケン
サは、ＷＡＩＴ命令を実行中に、外部メモリサイクルビ
ジー信号がビジー状態であれば自己の動作を保持し、レ
ディー状態であれば自己の動作を次のステップへ進行す
るようにしたことを特徴とする。

【００１６】請求項６記載のデジタルプロセッサは、請
求項３記載のデジタルプロセッサにおいて、命令メモリ
内において非占有資源参照命令の後に外部メモリ参照命
令による外部メモリサイクルがビジー状態か否かのテス
トを行うＷＡＩＴ命令を配置し、ＷＡＩＴ命令の後に外
部メモリ参照命令によって占有されている資源を参照す
る占有資源参照命令を配置し、外部メモリ参照制御回路
は、データ列連続転送命令を実行中には、シーケンサに
対して外部メモリサイクルビジー信号を送出し、シーケ
ンサは、ＷＡＩＴ命令を実行中に、外部メモリサイクル
ビジー信号がビジー状態であれば自己の動作を保持し、
レディー状態であれば自己の動作を次のステップへ進行
するようにしたことを特徴とする。請求項７記載のデジ
タルプロセッサは、請求項２記載のデジタルプロセッサ
において、外部メモリ参照制御回路は、デコーダから出
力される外部メモリ参照命令信号をフェッチする第１の
格納手段と、外部メモリ参照命令のオペランドをフェッ
チする第２の格納手段と、第２の格納手段のデータを保
持させるための選択手段と、第２の格納手段に格納され
た外部メモリ参照命令のオペランドに基づいて外部メモ
リと演算ブロックの内部資源の制御を行うサイクル制御
回路と、外部メモリとの同期を取りながら第１の格納手
段に格納された外部メモリ参照命令信号に応答してサイ
クル制御回路に起動信号を出力するとともに選択手段の
データ保持動作を制御する自己保持信号を出力しサイク
ル制御回路から与えられる終了信号により外部メモリ参
照命令の終了を検知して選択手段のデータ保持動作を制
御する自己保持信号を解除するとともに第２の格納手段
をリセットするリセット信号を出力する同期制御回路と
からなる。 請求項８記載のデジタルプロセッサは、請求
項３記載のデジタルプロセッサにおいて、外部メモリ参
照制御回路は、デコーダから出力されるデータ列連続転
送命令信号をフェッチする第１の格納手段と、データ列
連続転送命令のオペランドをフェッチする第２の格納手
段と、第２の格納手段のデータを保持させるための選択
手段と、第２の格納手段に格納されたデータ列連続転送
命令のオペランドに基づいて外部メモリと演算ブロック
の内部資源の制御を行うサイクル制御回路と、外部メモ
リとの同期を取りながら第１の格納手段に格納されたデ
ータ列連続転送命令信号に応答してサイクル制御回路に
起動信号を出力するとともに選択手段のデータ保持動作
を制御する自己保持信号を出力しサイクル制御回路から
与えられる終了信号によりデータ列連続転送命令の終了
を検知して選択手段のデータ保持動作を制御する自己保
持信号を解除するとともに第２の格納手段をリセットす
るリセット信号を出力する同期制御回路とからなる。 請
求項９記載のデジタルプロセッサは、請求項５または６
記載のデジタルプロセッサにおいて、シーケンサは、プ
ログラムカウンタと、命令レジスタと、シーケンサ動作
を保持するためにプログラムカウンタおよび命令レジス
タのデータを保持する選択器と、選択器によるデータの
保持動作を制御するＷＡＩＴ制御回路とを有し、ＷＡＩ
Ｔ制御回路は、ＷＡＩＴ命令の実行中に外部メモリサイ
クルビ ジー信号がビジー状態ならシーケンサの動作を保
持しレディー状態ならシーケンサの動作を次のステップ
に進行させるように選択器の制御を行うようにしたこと
を特徴とする。

【００１７】

【作用】請求項１および請求項２記載の構成によれば、
外部メモリ参照命令を実行中に、その命令によって占有
されていない演算ブロックの内部資源を参照する非占有
資源参照命令を並列に実行することにより、トータルの
処理のスループットを向上させることができる。請求項
３記載の構成によれば、外部メモリのデータ列連続転送
命令を実行中に、その命令によって占有されていない演
算ブロックの内部資源を参照する非占有資源参照命令を
並列に実行することにより、トータルの処理のスループ
ットをさらに向上させることができる。

【００１８】請求項４および請求項５記載の構成によれ
ば、外部メモリ参照命令を実行開始後に、その外部メモ
リ参照命令によって占有されている演算ブロックの内部
資源を参照する占有資源参照命令を実行する場合に、そ
れらの資源の同期を不都合なく実現することにより、ト
ータルの処理のスループットをより向上させることがで
きる。請求項６記載の構成によれば、外部メモリのデー
タ列連続転送命令を実行開始後に、そのデータ列連続転
送命令によって占有されている演算ブロックの内部資源
を参照する占有資源参照命令を実行する場合に、それら
の資源の同期を不都合なく実現することにより、トータ
ルの処理のスループットをさらにより向上させることが
できる。請求項７記載の構成によれば、請求項２のもの
と同様に作用する。 請求項８記載の構成によれば、請求
項３のものと同様に作用する。 請求項９記載の構成によ
れば、請求項５または６のものと同様に作用する。

【００１９】

【実施例】〔第１の実施例〕 この発明の第１の実施例について図面を参照しながら説
明する。この第１の実施例のデジタルプロセッサの構成
を図１に示す。図１に示すように、デジタルプロセッサ
１０１は、命令メモリ１０２と、演算器，レジスタおよ
び内部メモリなどの内部資源を備えた演算ブロック１０
３と、外部から入力されるクロックＣＬＫ１によって順
次命令メモリ１０２から命令コードを読み出して、演算
ブロック１０３で演算を実行させるシーケンサ１０４
と、実行する命令コードが外部メモリ参照の場合にその
制御を行う外部メモリ参照制御回路１０５とを備えてい
る。

【００２０】命令メモリ１０２内には、外部メモリ参照
命令の後に外部メモリ参照命令によって占有されていな
い演算ブロック１０３の内部資源を参照する非占有資源
参照命令を配置している。外部メモリ参照制御回路１０
５は、外部メモリ１０６のメモリサイクルに適応したク
ロックＣＬＫ２により制御される。通常、デジタルプロ
セッサ１０１の内部の動作は、外部の動作より高速にで
きる。そのため、クロックＣＬＫ２はクロックＣＬＫ１
に比べて低速なクロックとなる。以上のように構成され
るデジタルプロセッサ１０１において、外部メモリ１０
６の参照における制御を説明する。

【００２１】図２にデジタルプロセッサ１０１における
外部メモリリードサイクルの命令を実行しているタイミ
ングチャートを示す。シーケンサ１０４により読み出さ
れ、実行する命令が外部メモリ参照命令の場合、外部メ
モリ参照制御回路１０５は、その次のクロックＣＬＫ２
の立ち上がりエッジでチップ外部にアドレスを出力す
る。クロックＣＬＫ２の１サイクル分で外部メモリ１０
６は参照できるように設計しているため、次のクロック
ＣＬＫ２の立ち上がりエッジでチップ内部にデータを取
り込むことになる。

【００２２】このように、外部メモリ参照制御回路１０
５は外部メモリサイクルを制御するとともに、シーケン
サ１０４に対して、外部メモリサイクル終了まで外部メ
モリサイクルのビジー状態を示す外部メモリサイクルビ
ジー信号を出力している。シーケンサ１０４は、外部メ
モリサイクルビジー信号が有効な期間においても、外部
メモリ参照命令に占有されていない演算ブロック１０３
の内部資源を参照する非占有資源参照命令を外部メモリ
参照命令と並列に実行できる。

【００２３】したがって、外部メモリ１０６がクロック
ＣＬＫ１に比べてより遅いデバイスになるほど、外部メ
モリ参照命令に占有されていない演算ブロック１０３の
内部資源を参照する非占有資源参照命令をより多く実行
できることになる。この場合、外部メモリ参照命令によ
り読み出されたデータは、クロックＣＬＫ１の数サイク
ル後にしか使えない。この数サイクルは、クロックＣＬ
Ｋ１とクロックＣＬＫ２の周波数によって決定される
か、あるいは外部メモリ参照制御回路１０５が出力する
外部メモリサイクルビジー信号を用いてシーケンサ１０
４が制御することになる。

【００２４】〔第２の実施例〕 この発明の第２の実施例について図面を参照しながら説
明する。この第２の実施例のデジタルプロセッサの構成
を図３ないし図５に示す。図３に示すように、デジタル
プロセッサ１０１は、命令メモリ１０２と、演算器，レ
ジスタおよび内部メモリなどの内部資源を備えた演算ブ
ロック１０３と、外部から入力されるクロックＣＬＫ１
によって順次命令メモリ１０２から命令コードを読み出
していくシーケンサ１０４ａおよびシーケンサ１０４ａ
により読み出された命令コードを解析して演算ブロック
１０３や外部メモリ参照制御回路１０５の制御を行うデ
コーダ１０４ｂとを有するプログラム制御部１０４ｃ
と、実行する命令コードが外部メモリ参照の場合にその
制御を行う外部メモリ参照制御回路１０５とを備えてい
る。

【００２５】命令メモリ１０２内には、外部メモリ参照
命令の後に外部メモリ参照命令によって占有されていな
い演算ブロック１０３の内部資源を参照する非占有資源
参照 命令を配置している。デコーダ１０４ｂは、外部メ
モリ参照制御回路１０５に外部メモリ参照命令の実行を
意味する外部メモリ参照命令信号と外部メモリ参照命令
のオペランドを出力している。このオペランドは、アド
レスadrs. ，データdata，書込み信号などの制御信号ct
l である。また、デジタルプロセッサ１０１には、チッ
プ外部に外部メモリ１０６が接続されている。外部メモ
リ参照制御回路１０５は、外部メモリ１０６のメモリサ
イクルに適応したクロックＣＬＫ２とクロックＣＬＫ１
により制御される。通常、デジタルプロセッサ１０１内
部の動作は、外部の動作より高速にできる。そのため、
クロックＣＬＫ２は、クロックＣＬＫ１に比べて低速な
クロックとなる。

【００２６】図４はデジタルプロセッサ１０１内の外部
メモリ参照制御回路１０５のブロック図である。外部メ
モリ参照制御回路１０５は、デコーダ１０４ｂから出力
される外部メモリ参照命令信号をフェッチするレジスタ
（第１の格納手段）1051と、外部メモリ参照命令のオペ
ランドをフェッチするレジスタ（第２の格納手段）1052
と、このレジスタ1052のデータを保持させるための選択
器（選択手段）1053と、レジスタ1052に格納された外部
メモリ参照命令のオペランドに基づいて実際にメモリな
どの演算ブロック１０３の内部資源のアドレスadrs. ，
データdata，書込み信号などの制御信号ctl などを制御
するサイクル制御回路1054と、クロックＣＬＫ１とクロ
ックＣＬＫ２との同期をとりながら、つまり外部メモリ
１０６との同期をとりながら、レジスタ1051に格納され
た外部メモリ参照命令信号に応答してサイクル制御回路
1054に起動信号を出力するとともに、選択器1053のデー
タ保持動作を制御する自己保持信号を出力（アサート）
しサイクル制御回路1054から与えられる終了信号により
外部メモリ参照命令の終了を検知して選択器1053のデー
タ保持動作を制御する自己保持信号を解除（ネゲート）
するとともにレジスタ1052をリセットするＲＥＳＥＴ信
号を出力する同期制御回路1055とを備えている。

【００２７】また、シーケンサ１０４ａのブロック図を
図５に示す。シーケンサ１０４ａは、プログラムカウン
タ1041と加算器1042と命令レジスタ1043とが主構成要素
である。プログラムカウンタ1041は、加算器1042によっ
て次のサイクルでは現在の値に１を加算した値になる。
また、プログラムカウンタ1041の出力ＰＣは命令メモリ
１０２へのアドレスとしてシーケンサ１０４ａより出力
されている。命令メモリ１０２に格納されている命令コ
ードは、プログラムカウンタ1041の出力ＰＣがアドレス
として読み出され、命令レジスタ1043に書き込まれ、デ
コーダ１０４ｂに出力される。このような制御により、
シーケンサ１０４ａは常に次の命令を読み出し続ける。

【００２８】以上のように構成されるデジタルプロセッ
サ１０１において、外部メモリ１０６の参照における制
御を説明する。図６にデジタルプロセッサ１０１におけ
る外部メモリリードサイクルの命令を実行しているタイ
ミングチャートを示す。シーケンサ１０４ａにより読み
出され、実行する命令が外部メモリ参照命令の場合、外
部メモリ参照制御回路１０５は、その次のクロックＣＬ
Ｋ２の立ち上がりエッジでチップ外部にアドレスを出力
する。クロックＣＬＫ２の１サイクル分で外部メモリ１
０６は参照できるように設計しているため、次のクロッ
クＣＬＫ２の立ち上がりエッジでチップ内部にデータを
取り込むことになる。

【００２９】このときにおける外部メモリ参照制御回路
１０５内部の動作を図４および図６を用いて以下に説明
する。通常の状態では、選択器1053に入力されている自
己保持信号はネゲートされていて、外部メモリ参照命令
のオペランドが選択されレジスタ1052に出力されてい
る。外部メモリ参照命令信号がデコードされると外部メ
モリ参照命令信号がアサートされ、レジスタ1051にクロ
ックＣＬＫ１でフェッチされる。これと同時に外部メモ
リ参照命令のオペランドもレジスタ1052にクロックＣＬ
Ｋ１でフェッチされる。

【００３０】その後、レジスタ1051にフェッチされた外
部メモリ参照命令信号を用いて同期制御回路1055におい
てクロックＣＬＫ１に同期して自己保持信号をアサート
する。したがって、レジスタ1052は、この自己保持信号
がネゲートされるまで自己保持される。サイクル制御回
路1054は、同期制御回路1055よりクロックＣＬＫ２に同
期してメモリサイクルの起動をかける。また、メモリサ
イクルの終了を同期制御回路1055に知らせる。同期制御
回路1055は、メモリサイクル終了のクロックＣＬＫ２の
立ち上がりとその次のクロックＣＬＫ１の立ち上がりま
でレジスタ1052をリセットするためにＲＥＳＥＴ信号を
出力する。このとき、自己保持信号はネゲートされてお
り、占有資源参照命令のオペランドなどがフェッチでき
る。

【００３１】また、この外部メモリ参照命令を実行中に
も、シーケンサ１０４ａは命令メモリ１０２より順次命
令を読み出していて、現在実行している外部メモリ参照
命令で占有されない演算ブロック１０３の内部資源を用
いた非占有資源参照命令を並列に実行できる。この場合
の命令の実行順序を図７に示す。Ｂ，Ｃ，Ｄ，Ｅ，Ｆは
外部メモリ参照命令で占有されない演算ブロック１０３
の内部資源を参照する非占有資源参照命令である。図７
に示すように、このデジタルプロセッサ１０１では、外
部メモリ参照命令の実行中に並列に命令Ｂ，Ｃ，Ｄ，
Ｅ，Ｆを実行できる。

【００３２】したがって、外部メモリ１０６がクロック
ＣＬＫ１に比べてより遅いデバイスになるほど、外部メ
モリ参照命令に占有されていない演算ブロック１０３の
内部資源を参照する非占有資源参照命令をより多く実行
できることになる。この場合、外部メモリ参照命令によ
り読み出されたデータは、クロックＣＬＫ１の数サイク
ル後にしか使えない。この数サイクルは、クロックＣＬ
Ｋ１とクロックＣＬＫ２の周波数によって決定される。

【００３３】〔第３の実施例〕 この発明の第３の実施例について図面を参照しながら説
明する。この第３の実施例のデジタルプロセッサの構成
は、図３ないし図５に示す第２の実施例と同じである。
外部メモリ参照制御回路１０５の制御が第２の実施例と
異なっている。

【００３４】この実施例のデジタルプロセッサ１０１
は、第２の実施例において説明した外部メモリ参照命令
以外の命令として、外部メモリ１０６のデータ列連続転
送命令を実行できる。つまり、予め転送するデータ列の
形態（データ数など）を設定しておき、そのデータを連
続するサイクルでデジタルプロセッサ１０１と外部メモ
リ１０６間を転送できる命令を持っている。

【００３５】図８にこの実施例のデジタルプロセッサ１
０１における上記データ列連続転送命令により外部メモ
リ１０６に対してのリードサイクルのタイミングチャー
トを示す。プログラム制御部１０４ｃによりデータ列連
続転送命令が読み出され、このデータ列連続転送命令が
実行された場合、外部メモリ参照制御回路１０５は、設
定されているデータ数分だけ第２の実施例で説明した外
部メモリ参照サイクルをシーケンサ１０４ａとは独立に
制御を行うとともに、最初の外部メモリ参照サイクルか
ら最終の外部メモリ参照サイクルまで自己保持信号をア
サートする。シーケンサ１０４ａは、データ列連続転送
命令を実行中であってもデータ列連続転送命令に占有さ
れていない演算ブロック１０３の内部資源を参照する非
占有資源参照命令を並列に実行することができる。

【００３６】〔第４の実施例〕 この発明の第４の実施例について図面を参照しながら説
明する。この第４の実施例のデジタルプロセッサの構成
は、図１に示す第１の実施例と同じである。シーケンサ
１０４と外部メモリ参照制御回路１０５における制御が
第１の実施例と異なっている。

【００３７】図９にこの実施例のデジタルプロセッサ１
０１における外部メモリリードサイクルの命令を実行し
ているタイミングチャートを示す。このデジタルプロセ
ッサ１０１では、第１の実施例でも説明したように、外
部メモリ参照命令を実行中に外部メモリ参照命令に占有
されていない演算ブロック１０３の内部資源を参照する
非占有資源参照命令を、外部メモリ参照命令と並列に実
行できる。そしてさらに、外部メモリ参照命令により占
有されている演算ブロック１０３の内部資源を参照する
占有資源参照命令を実行する必要がある場合に、外部メ
モリサイクルがビジー状態か否かのテストを行い、ビジ
ー状態であれば、以降の命令を実行しないようにするた
めシーケンサ１０４ａの動作を保持させるＷＡＩＴ命令
を、資源参照命令の１サイクル以上前に命令メモリ１０
２に格納しておく。

【００３８】すなわち、図１０に示すようなアルゴリズ
ムとなる。一連の処理の中で、外部メモリ参照命令Ｓ１
１があると、外部メモリ参照命令Ｓ１１によって占有さ
れてない演算ブロック１０３の内部資源を参照する非占
有資源参照命令群Ｓ１２を外部メモリ参照命令Ｓ１１の
すぐ後に置き、その次にＷＡＩＴ命令Ｓ１３を置く。そ
の次に外部メモリ参照命令Ｓ１１により得られた演算ブ
ロック１０３の内部資源を参照する占有資源参照命令Ｓ
１４を置く。

【００３９】外部メモリ参照命令Ｓ１１を実行中に、外
部メモリ参照命令Ｓ１１により占有されている演算ブロ
ック１０３の内部資源を参照する占有資源参照命令Ｓ１
４を実行する可能性がある場合でも、シーケンサ１０４
は占有資源参照命令Ｓ１４より先にＷＡＩＴ命令を実行
する。すなわち、外部メモリ参照制御回路１０５より出
力されている外部メモリサイクルビジー信号をセンスし
て、アサートされているとその制御を止めて、この信号
がネゲートされるまでＷＡＩＴサイクルとなり、ＮＯＰ
（no operation）サイクルを実行していることになる。
また、外部メモリ参照命令Ｓ１１の実行が終了して外部
メモリサイクルビジー信号がネゲートされるとシーケン
サ１０４は次の命令（占有資源参照命令）Ｓ１４を実行
する。つまり、外部メモリサイクルビジー信号がネゲー
トされるまで占有資源参照命令Ｓ１４は実行されること
はない。

【００４０】〔第５の実施例〕 この発明の第５の実施例について図面を参照しながら説
明する。この第５の実施例のデジタルプロセッサの構成
を図１１ないし図１３に示す。この実施例のデジタルプ
ロセッサ１０１は、図１１に示すように、第２の実施例
のデジタルプロセッサ１０１（図３）と同じ構成要素で
実現されているが、シーケンサ１０４ａ′と外部メモリ
参照制御回路１０５の制御が異なっている。それは、シ
ーケンサ１０４ａ′に対して外部メモリ参照制御回路１
０５から外部メモリサイクルビジー信号が出力されてい
ることである。

【００４１】図１２に外部メモリ参照制御回路１０５の
構成を示す。この外部メモリ参照制御回路１０５は第２
の実施例の外部メモリ参照制御回路１０５（図４）と同
じ構成要素で実現している。上述の外部メモリサイクル
ビジー信号は、第２の実施例で説明した自己保持信号と
同じ意味であり、外部メモリ参照命令の実行中はアサー
トされている。

【００４２】図１３にシーケンサ１０４ａ′の構成を示
す。このシーケンサ１０４ａ′は、プログラムカウンタ
1041，加算器1042，命令レジスタ1043，シーケンサ動作
を保持するための選択器1044，1045およびシーケンサ動
作の保持の制御を行うＷＡＩＴ制御回路1046が主構成要
素である。第２の実施例のシーケンサ１０４ａに選択器
1044，1045およびＷＡＩＴ制御回路1046が追加されてい
る。その制御は、外部メモリサイクルビジー信号とデコ
ーダ１０４ｂから出力されているＷＡＩＴ命令信号との
両方がアサートされていれば、選択器1044，1045は、プ
ログラムカウンタ1041および命令レジスタ1043を自己保
持状態になるようにＷＡＩＴ制御回路1046が制御を行
う。ＷＡＩＴ命令信号は後述するＷＡＩＴ命令を解析し
た信号で、ＷＡＩＴ命令であればアサートされる。

【００４３】このデジタルプロセッサ１０１では、第２
の実施例でも説明したように、外部メモリ参照命令を実
行中に外部メモリ参照命令に占有されていない演算ブロ
ック１０３の内部資源を参照する非占有資源参照命令
を、外部メモリ参照命令と並列に実行できる。そしてさ
らに、外部メモリ参照命令により占有されている演算ブ
ロック１０３の内部資源を参照する占有資源参照命令を
実行する必要がある場合に、外部メモリサイクルがビジ
ー状態か否かのテストを行い、ビジー状態であれば、以
降の命令を実行しないようにするためシーケンサ１０４
ａ′の動作を保持させるＷＡＩＴ命令を、資源参照命令
の１サイクル以上前に命令メモリ１０２に格納してお
く。すなわち、図１４に示すようなアルゴリズムとな
る。

【００４４】一連の処理の中で、外部メモリ参照命令Ｓ
２１があると、外部メモリ参照命令Ｓ２１によって占有
されてない演算ブロック１０３の内部資源を参照する非
占有資源参照命令群Ｓ２２を外部メモリ参照命令Ｓ２１
のすぐ後に置き、その次にＷＡＩＴ命令Ｓ２３を置く。
その次に外部メモリ参照命令Ｓ２１により得られた演算
ブロック１０３の内部資源を参照する資源参照命令Ｓ２
４を置く。図１５に上記のようなプログラムを実行した
ときのタイミングチャートを示す。この実施例のデジタ
ルプロセッサ１０１は、第３の実施例で説明したデジタ
ルプロセッサと基本的に同じ動作を行うが、ＷＡＩＴ命
令によるシーケンサ１０４ａ′の制御が可能となってい
る。このタイミングチャートは、外部メモリ参照命令を
実行中にＷＡＩＴ命令が実行されたときを示している。

【００４５】外部メモリ参照命令の実行中は、外部メモ
リサイクルビジー信号がアサートされており、その期間
中にＷＡＩＴ命令を実行しようとするとき、図１３にお
けるシーケンサ１０４ａ′のＷＡＩＴ制御回路1046は、
ＷＡＩＴ信号をアサートし、選択器1044，1045を切り替
えて、シーケンサ１０４ａ′はその動作が保持される。
したがって、シーケンサ１０４ａ′は外部メモリサイク
ルビジー信号がネゲートされるまで、すなわち外部メモ
リ参照命令が終了するまでＷＡＩＴ命令を実行し続け
る。外部メモリサイクルビジー信号がネゲートされると
占有資源参照命令を実行する。この場合の命令の実行順
序を図１６に示す。

【００４６】また、図１７に第３の実施例で説明したデ
ジタルプロセッサにこの第５の実施例を適応した場合の
タイミングチャートを示す。なお、上記第１ないし第５
の実施例では、リードサイクルについて行ったが、ライ
トサイクルについても同様の制御を行うことができる。

【００４７】

【発明の効果】請求項１および請求項２記載のデジタル
プロセッサは、外部メモリ参照命令を実行中に、その外
部メモリ参照命令によって占有されていない演算ブロッ
クの内部資源を参照する非占有資源参照命令を並列に実
行することにより、トータルの処理のスループットを向
上することができる。請求項３記載のデジタルプロセッ
サは、外部メモリのデータ列連続転送命令を実行中に、
そのデータ列連続転送命令によって占有されていない資
源を参照する非占有資源参照命令を並列に実行すること
により、トータルの処理のスループットをさらに向上さ
せることができる。

【００４８】請求項４および請求項５記載のデジタルプ
ロセッサは、外部メモリ参照命令を実行開始後に、その
外部メモリ参照命令によって占有されている演算ブロッ
クの内部資源を参照する占有資源参照命令を実行する場
合に、それらの資源の同期を不都合なく実現することに
より、トータルの処理のスループットをより向上させる
ことができる。請求項６記載のデジタルプロセッサは、
外部メモリのデータ列連続転送命令を実行開始後に、そ
のデータ列連続転送命令によって占有されている演算ブ
ロックの内部資源を参照する占有資源参照命令を実行す
る場合に、それらの資源の同期を不都合なく実現するこ
とにより、トータルの処理のスループットをさらにより
向上させることができる。請求項７記載の構成によれ
ば、請求項２のものと同様の効果が得られる。 請求項８
記載の構成によれば、請求項３のものと同様の効果が得
られる。 請求項９記載の構成によれば、請求項５または
６のものと同様の効果が得られる。

【図面の簡単な説明】

【図１】この発明の第１および第４の実施例のデジタル
プロセッサのブロック図である。

【図２】この発明の第１の実施例のデジタルプロセッサ
のタイミングチャートである。

【図３】この発明の第２および第３の実施例のデジタル
プロセッサのブロック図である。

【図４】図３に示す外部メモリ参照制御回路のブロック
図である。

【図５】図３に示すシーケンサのブロック図である。

【図６】この発明の第２の実施例のデジタルプロセッサ
のタイミングチャートである。

【図７】同実施例のデジタルプロセッサにおける命令の
実行順序を示す図である。

【図８】この発明の第３の実施例のデジタルプロセッサ
のタイミングチャートである。

【図９】この発明の第４の実施例のデジタルプロセッサ
のタイミングチャートである。

【図１０】この発明の第４の実施例における処理のフロ
ーチャートである。

【図１１】この発明の第５の実施例のデジタルプロセッ
サのブロック図である。

【図１２】図１１に示す外部メモリ参照制御回路のブロ
ック図である。

【図１３】図１１に示すシーケンサのブロック図であ
る。

【図１４】この発明の第５の実施例における処理のフロ
ーチャートである。

【図１５】同実施例のデジタルプロセッサのタイミング
チャートである。

【図１６】同実施例のデジタルプロセッサにおける命令
の実行順序を示す図である。

【図１７】同実施例のデジタルプロセッサのタイミング
チャートである。

【図１８】第１の従来例のデジタルプロセッサのブロッ
ク図である。

【図１９】第１および第２の従来例のデジタルプロセッ
サのタイミングチャートである。

【図２０】第２の従来例のデジタルプロセッサのブロッ
ク図である。

【図２１】第１および第２の従来例のデジタルプロセッ
サにおける命令の実行順序を示す図である。

【符号の説明】

１０１ デジタルプロセッサ １０２ 命令メモリ １０４，１０４ａ，１０４ａ′ シーケンサ １０４ｂ デコーダ １０５ 外部メモリ参照制御回路 １０６ 外部メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−151652（ＪＰ，Ａ) 特開 平１−229326（ＪＰ，Ａ) 特開 昭62−75844（ＪＰ，Ａ) 特開 平２−56027（ＪＰ，Ａ)

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 命令メモリと、この命令メモリから命令
   を読み出すシーケンサと、演算ブロックと、外部メモリ
   参照制御回路とを半導体チップ内部に備え、前記命令メ
   モリ内において外部メモリ参照命令の後に前記外部メモ
   リ参照命令によって占有されていない前記演算ブロック
   の内部資源を参照する非占有資源参照命令を配置し、 前記シーケンサにより前記命令メモリから読み出された
   命令が前記外部メモリ参照命令の場合、前記外部メモリ
   参照制御回路は、外部メモリサイクルを制御するととも
   に、前記シーケンサに対して、前記外部メモリサイクル
   終了まで前記外部メモリサイクルのビジー状態を示す外
   部メモリサイクルビジー信号を出力し、前記シーケンサ
   は、前記外部メモリサイクルビジー信号が有効な期間に
   おいて、前記非占有資源参照命令を前記外部メモリ参照
   命令と並列実行させるようにしたことを特徴とするデジ
   タルプロセッサ。
2. 【請求項２】 命令メモリと、この命令メモリから命令
   を読み出すシーケンサと、前記命令を解析するデコーダ
   と、演算ブロックと、外部メモリ参照制御回路とを半導
   体チップ内部に備え、前記命令メモリ内において外部メモリ参照命令の後に前
   記外部メモリ参照命令によって占有されていない前記演
   算ブロックの内部資源を参照する非占有資源参照命令を
   配置し、 前記シーケンサにより前記命令メモリから読み出された
   命令が前記外部メモリ参照命令の場合、前記外部メモリ
   参照制御回路は、前記デコーダより出力される外部メモ
   リ参照命令の実行を示す外部メモリ参照命令信号と前記
   外部メモリ参照命令のオペランドとをフェッチし、前記
   外部メモリ参照命令によって実行される外部メモリサイ
   クルの終了まで前記外部メモリ参照命令のオペランドを
   保持し、前記外部メモリサイクルが終了すると保持を解
   除する制御を行い、 前記シーケンサは、前記外部メモリ参照命令を実行中に
   おいて、次の命令を読み出し続け、読み出された命令が
   前記非占有資源参照命令であるときに、前記非 占有資源
   参照命令を前記外部メモリ参照命令と並列実行させるよ
   うにしたことを特徴とするデジタルプロセッサ。
3. 【請求項３】 命令メモリと、この命令メモリから命令
   を読み出すシーケンサと、前記命令を解析するデコーダ
   と、演算ブロックと、外部メモリ参照制御回路とを半導
   体チップ内部に備え、前記命令メモリ内においてデータ列連続転送命令の後に
   前記データ列連続転送命令によって占有されていない前
   記演算ブロックの内部資源を参照する非占有資源参照命
   令を配置し、 前記シーケンサにより前記命令メモリから読み出された
   命令が外部メモリのデータ列連続転送命令の場合、前記
   外部メモリ参照制御回路は、前記デコーダより出力され
   る前記外部メモリのデータ列連続転送命令の実行を示す
   データ列連続転送命令信号と前記データ列連続転送命令
   のオペランドとをフェッチし、前記外部メモリのデータ
   列連続転送命令によって実行される最後のデータ転送サ
   イクルの終了まで前記データ列連続転送命令のオペラン
   ドを保持し、前記最後のデータ転送サイクルが終了する
   と保持を解除する制御を行い、 前記シーケンサは、前記データ列連続転送命令を実行中
   において、次の命令を読み出し続け、読み出された命令
   が前記非占有資源参照命令であるときに前記非占有資源
   参照命令を前記データ列連続転送命令と並列実行させる
   ようにしたことを特徴とするデジタルプロセッサ。
4. 【請求項４】 命令メモリ内において非占有資源参照命
   令の後に外部メモリ参照命令による外部メモリサイクル
   がビジー状態か否かのテストを行うＷＡＩＴ命令を配置
   し、前記ＷＡＩＴ命令の後に前記外部メモリ参照命令に
   よって占有されている資源を参照する占有資源参照命令
   を配置し、 前記シーケンサは、前記ＷＡＩＴ命令を実行し、外部メ
   モリサイクルビジー信号がビジー状態であれば前記占有
   資源参照命令の実行を待機し、レディー状態であれば前
   記占有資源参照命令を実行させるようにしたことを特徴
   とする請求項１記載のデジタルプロセッサ。
5. 【請求項５】 命令メモリ内において非占有資源参照命
   令の後に外部メモリ参照命令による外部メモリサイクル
   がビジー状態か否かのテストを行うＷＡＩＴ 命令を配置
   し、前記ＷＡＩＴ命令の後に前記外部メモリ参照命令に
   よって占有されている資源を参照する占有資源参照命令
   を配置し、 外部メモリ参照制御回路は、前記外部メモリ参照命令を
   実行中には、シーケンサに対して外部メモリサイクルビ
   ジー信号を送出し、 前記シーケンサは、前記ＷＡＩＴ命令を実行中に、前記
   外部メモリサイクルビジー信号がビジー状態であれば自
   己の動作を保持し、レディー状態であれば自己の動作を
   次のステップへ進行するようにしたことを特徴とする請
   求項２記載のデジタルプロセッサ。
6. 【請求項６】 命令メモリ内において非占有資源参照命
   令の後に外部メモリ参照命令による外部メモリサイクル
   がビジー状態か否かのテストを行うＷＡＩＴ命令を配置
   し、前記ＷＡＩＴ命令の後に前記外部メモリ参照命令に
   よって占有されている資源を参照する占有資源参照命令
   を配置し、 外部メモリ参照制御回路は、前記データ列連続転送命令
   を実行中には、シーケンサに対して外部メモリサイクル
   ビジー信号を送出し、 前記シーケンサは、前記ＷＡＩＴ命令を実行中に、前記
   外部メモリサイクルビジー信号がビジー状態であれば自
   己の動作を保持し、レディー状態であれば自己の動作を
   次のステップへ進行するようにしたことを特徴とする請
   求項３記載のデジタルプロセッサ。
7. 【請求項７】 外部メモリ参照制御回路は、デコーダか
   ら出力される外部メモリ参照命令信号をフェッチする第
   １の格納手段と、外部メモリ参照命令のオペランドをフ
   ェッチする第２の格納手段と、前記第２の格納手段のデ
   ータを保持させるための選択手段と、前記第２の格納手
   段に格納された前記外部メモリ参照命令のオペランドに
   基づいて外部メモリと演算ブロックの内部資源の制御を
   行うサイクル制御回路と、前記外部メモリとの同期を取
   りながら前記第１の格納手段に格納された外部メモリ参
   照命令信号に応答して前記サイクル制御回路に起動信号
   を出力するとともに前記選択手段のデータ保持動作を制
   御する自己保持信号を出力し前記サイクル制御回路から
   与えられる終了信号により前記外部メモリ参照命令の終
   了を検知して前記選択手段のデータ保持動作を制御する
   自己保持信号を解除するとともに前記第２の格納手段を
   リセットするリセット信号を出力する同期 制御回路とか
   らなる請求項２記載のデジタルプロセッサ。
8. 【請求項８】 外部メモリ参照制御回路は、デコーダか
   ら出力されるデータ列連続転送命令信号をフェッチする
   第１の格納手段と、データ列連続転送命令のオペランド
   をフェッチする第２の格納手段と、前記第２の格納手段
   のデータを保持させるための選択手段と、前記第２の格
   納手段に格納された前記データ列連続転送命令のオペラ
   ンドに基づいて外部メモリと演算ブロックの内部資源の
   制御を行うサイクル制御回路と、前記外部メモリとの同
   期を取りながら前記第１の格納手段に格納されたデータ
   列連続転送命令信号に応答して前記サイクル制御回路に
   起動信号を出力するとともに前記選択手段のデータ保持
   動作を制御する自己保持信号を出力し前記サイクル制御
   回路から与えられる終了信号により前記データ列連続転
   送命令の終了を検知して前記選択手段のデータ保持動作
   を制御する自己保持信号を解除するとともに前記第２の
   格納手段をリセットするリセット信号を出力する同期制
   御回路とからなる請求項３記載のデジタルプロセッサ。
9. 【請求項９】 シーケンサは、プログラムカウンタと、
   命令レジスタと、シーケンサ動作を保持するために前記
   プログラムカウンタおよび前記命令レジスタのデータを
   保持する選択器と、前記選択器によるデータの保持動作
   を制御するＷＡＩＴ制御回路とを有し、 前記ＷＡＩＴ制御回路は、ＷＡＩＴ命令の実行中に外部
   メモリサイクルビジー信号がビジー状態なら前記シーケ
   ンサの動作を保持しレディー状態なら前記シーケンサの
   動作を次のステップに進行させるように前記選択器の制
   御を行うようにしたことを特徴とする請求項５または６
   記載のデジタルプロセッサ。