JPS6275844A - 命令プリフェッチ方法 - Google Patents
命令プリフェッチ方法Info
- Publication number
- JPS6275844A JPS6275844A JP60217077A JP21707785A JPS6275844A JP S6275844 A JPS6275844 A JP S6275844A JP 60217077 A JP60217077 A JP 60217077A JP 21707785 A JP21707785 A JP 21707785A JP S6275844 A JPS6275844 A JP S6275844A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- operand
- processing unit
- ipu
- instruction processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
命令処理装置（ＩＰＵ）からバッファ記憶装置（ＢＳ）
を有する記憶制御装置（ＳＣＵ）に対してフェッチ要求
を行う際、命令フェッチ要求（ＩＦＲＱ）と、オペラン
ドフェッチ要求（ＯＰＲＱ）の双方を同一径路を用いて
行う記憶アクセス方式において、上記バッファ記憶装置
（ＢＳ）に存在しないオペランドに対して、上記命令処
理装置（ｒＰＩＪ）からオペランドフェッチ要求（ＯＰ
ＲＱ）を行った時、命令処理装置（ＩＰＵ）に対してイ
ンターロックをかけて、該命令処理装置（ＩＰＵ）での
動作を抑止している間、上記フェッチ径路を開放してイ
ンターロック中の命令フェッチを可１訃ｔたちのである
。
を有する記憶制御装置（ＳＣＵ）に対してフェッチ要求
を行う際、命令フェッチ要求（ＩＦＲＱ）と、オペラン
ドフェッチ要求（ＯＰＲＱ）の双方を同一径路を用いて
行う記憶アクセス方式において、上記バッファ記憶装置
（ＢＳ）に存在しないオペランドに対して、上記命令処
理装置（ｒＰＩＪ）からオペランドフェッチ要求（ＯＰ
ＲＱ）を行った時、命令処理装置（ＩＰＵ）に対してイ
ンターロックをかけて、該命令処理装置（ＩＰＵ）での
動作を抑止している間、上記フェッチ径路を開放してイ
ンターロック中の命令フェッチを可１訃ｔたちのである
。
〔産業上の利用分野］
本発明は、命令処理装置（ＩＰＵ）からバッファ記憶装
置（ＢＳ）を有する記憶制御装置（ＳＣＩＪ）に対して
フェッチ要求を行う際、命令フェッチ要求と、オペラン
ドフェッチ要求の双方を同一径路を用いて行う記憶アク
セス方式における命令プリフェッチ方式に関する。
置（ＢＳ）を有する記憶制御装置（ＳＣＩＪ）に対して
フェッチ要求を行う際、命令フェッチ要求と、オペラン
ドフェッチ要求の双方を同一径路を用いて行う記憶アク
セス方式における命令プリフェッチ方式に関する。
最近の計算機システムの著しい普及に伴い、該計算機シ
ステムで処理するデータ量が増加し、該計算機システム
に対する処理能力の向上に対する要求は益々高くなる動
向にある。
ステムで処理するデータ量が増加し、該計算機システム
に対する処理能力の向上に対する要求は益々高くなる動
向にある。
計算機システムの処理能力を向上させる為の１つの手段
として、複数の命令を各処理単位別に同時に実行させる
、所謂パイプライン方式がよく知られているが、該パイ
プライン方式の計算機システムにおいては、該パイプラ
インに投入される各命令が途切れることがないように、
命令処理装置（ＩＰＵ）に設けられている命令バッファ
には常に先取り（プリフェッチ）した命令が存在するこ
とが必須条件となる。
として、複数の命令を各処理単位別に同時に実行させる
、所謂パイプライン方式がよく知られているが、該パイ
プライン方式の計算機システムにおいては、該パイプラ
インに投入される各命令が途切れることがないように、
命令処理装置（ＩＰＵ）に設けられている命令バッファ
には常に先取り（プリフェッチ）した命令が存在するこ
とが必須条件となる。
第３図は、該命令バッファの先取り状態を示した図であ
って、ＩＦＲＱ■、■は命令処理装置（ＩＰＵ）１での
命令フェッチ要求を示し、ＱＰＲＱ（Ａ） 、 （Ｂ）
は該命令処理装置（ＩＰｔｌ） １でのオペランドフェ
ッチ要求を示している。
って、ＩＦＲＱ■、■は命令処理装置（ＩＰＵ）１での
命令フェッチ要求を示し、ＱＰＲＱ（Ａ） 、 （Ｂ）
は該命令処理装置（ＩＰｔｌ） １でのオペランドフェ
ッチ要求を示している。
本図に示すように、パイプライン制御方式の計算機シス
テムでは、該命令バッファには、常に、幾つかの命令が
プリンｊ−’７チされていることが要求される。
テムでは、該命令バッファには、常に、幾つかの命令が
プリンｊ−’７チされていることが要求される。
小型、中型の計算機システムにおいて、コストバーフォ
マンスの兼ね合せから、フェッチ要求径路（具体的には
フェッチアドレス送出径路）を、命令フェッチ要求（Ｉ
ＦＲＱ）と、オペランドフェッチ要求（ＯＰＲＱ）との
双方で共有する構成をとることがある。
マンスの兼ね合せから、フェッチ要求径路（具体的には
フェッチアドレス送出径路）を、命令フェッチ要求（Ｉ
ＦＲＱ）と、オペランドフェッチ要求（ＯＰＲＱ）との
双方で共有する構成をとることがある。
この場合、一般には、命令の実行を妨げないように、オ
ペランドフェッチを命令フェッチに対して優先処理する
制御方式をとる為、例えば、該オペランドフェッチが連
続する命令が続くと、命令のプリフェッチが抑止される
ように機能する。
ペランドフェッチを命令フェッチに対して優先処理する
制御方式をとる為、例えば、該オペランドフェッチが連
続する命令が続くと、命令のプリフェッチが抑止される
ように機能する。
上記のような特徴を備えた従来方式での記憶アクセス動
作を、第４図、第５図によって説明する。
作を、第４図、第５図によって説明する。
第４図は従来のパイプライン制御方式の計算機システム
における記憶アクセス方式を説明する図であり、第５図
は従来の記憶アクセス方式の動作をタイムチャー トで
示した図である。
における記憶アクセス方式を説明する図であり、第５図
は従来の記憶アクセス方式の動作をタイムチャー トで
示した図である。
先ず、ある命令がパイプライン構成の命令処理装置（Ｉ
ＰＵ） １の命令実行部１２にあって、オペランドフェ
ッチ要求ｃｏｐＲｑ）（Ａ）の為のアドレスをＴＯのタ
イミングで送出し、ＴＩのタイミングで該オペランドが
記憶制御装置（ＳＣＵ） ２のバッファ記憶装置（ＢＳ
） ２１に存在しない（これを、ＢＳミッシングという
）ことが検出された時、該記憶制御装置（ＳＣＩＪ）
２は命令処理装置（ＴＰＯ） １が要求したオペランＩ
・を受は取るタイミング（Ｔ１）で、該命令処理装置（
ＩＰＵ） ｌに対してインターロックをかけ、該命令処
理装置（ＩＰＩＪ） １の命令実行部の動作を停止させ
る。
ＰＵ） １の命令実行部１２にあって、オペランドフェ
ッチ要求ｃｏｐＲｑ）（Ａ）の為のアドレスをＴＯのタ
イミングで送出し、ＴＩのタイミングで該オペランドが
記憶制御装置（ＳＣＵ） ２のバッファ記憶装置（ＢＳ
） ２１に存在しない（これを、ＢＳミッシングという
）ことが検出された時、該記憶制御装置（ＳＣＩＪ）
２は命令処理装置（ＴＰＯ） １が要求したオペランＩ
・を受は取るタイミング（Ｔ１）で、該命令処理装置（
ＩＰＵ） ｌに対してインターロックをかけ、該命令処
理装置（ＩＰＩＪ） １の命令実行部の動作を停止させ
る。
以降、アドレスバスは、第５図のタイムチャートからも
明らかな如く、次のオペランドフェッチ要求（ＯＰＲＱ
） （Ｂ）が送出された侭の状態となる。
明らかな如く、次のオペランドフェッチ要求（ＯＰＲＱ
） （Ｂ）が送出された侭の状態となる。
従って、アドレス転送径路をオペランドフェッチ要求（
ＯＰＲＱ）と、命令フェッチ要求（ＩＦＲＱ）とで共有
する形式をとっている場合、従来方式においては、オペ
ランドアクセスが連続する命令が続くと、第６図の従来
技術の問題点を説明する図に示すように、該アドレスバ
スはオペランドアドレスで占有され、命令のプリフェッ
チができない為、命令制御部１１における命令バッファ
（図示せず）が′空゛になってしまい、効率的なパイ
プライン処理ができなくなると云う問題があった。
ＯＰＲＱ）と、命令フェッチ要求（ＩＦＲＱ）とで共有
する形式をとっている場合、従来方式においては、オペ
ランドアクセスが連続する命令が続くと、第６図の従来
技術の問題点を説明する図に示すように、該アドレスバ
スはオペランドアドレスで占有され、命令のプリフェッ
チができない為、命令制御部１１における命令バッファ
（図示せず）が′空゛になってしまい、効率的なパイ
プライン処理ができなくなると云う問題があった。
本発明は上記従来の欠点に鑑み、命令処理装置（Ｉ Ｐ
Ｕ ）がオペランドフェッチ要求（ＯＰＩ？Ｑ）を出
して、前述のＢＳミノソングが生起すると、記憶制御装
置（ＳＣＩＩ）から命令処理装置（ＩＰＩＩ）に対して
インターロックがかけられ、命令の実行が抑止されるこ
とに着目し、命令のプリフェッチができなくなる頻度を
減少させる方法を提供することを目的とするものである
。
Ｕ ）がオペランドフェッチ要求（ＯＰＩ？Ｑ）を出
して、前述のＢＳミノソングが生起すると、記憶制御装
置（ＳＣＩＩ）から命令処理装置（ＩＰＩＩ）に対して
インターロックがかけられ、命令の実行が抑止されるこ
とに着目し、命令のプリフェッチができなくなる頻度を
減少させる方法を提供することを目的とするものである
。
第１図は本発明の一実施例をブロック図で示した図であ
る。
る。
本発明においては、記憶制御装置（ＳＣＵ） ２がバッ
ファ記憶装置（ＢＳ） ２１を有し、該記憶制御装置（
ＳＣＵ） ２に対する命令処理装置（ＩＰＵ） １から
の命令フェッチ要求（ＩＦＲＱ） 、及びオペランドフ
ェッチ要求（ＯＰＲＱ）の双方を、同一径路を用いて、
その要求内容を伝え、且つバッファ記憶装置（Ｏ５）
２１内に存在しないオペランドに対して命令処理装置（
ＩＰＵ） １からオペランドフェッチ要求（ＯＰＲＱ）
があった場合、記憶制御装置（ＳＣＵ） ２が命令処理
装置（ＩＰＵ） １に対してインターロックをかけ、該
命令処理装置（ＩＰＵ） １の動作を抑止する機能を備
えた記憶アクセス方式において、上記インターロック中
、該オペランドが主記憶装置からバッファ記憶装置（Ｂ
Ｓ） ２１に転送される迄の間、上記フェッチ要求径路
を開放する手段２ａ−１を設け、該手段２ａ−１によっ
て、該インターロック中でも命令フェッチが可能になる
ように構成する。
ファ記憶装置（ＢＳ） ２１を有し、該記憶制御装置（
ＳＣＵ） ２に対する命令処理装置（ＩＰＵ） １から
の命令フェッチ要求（ＩＦＲＱ） 、及びオペランドフ
ェッチ要求（ＯＰＲＱ）の双方を、同一径路を用いて、
その要求内容を伝え、且つバッファ記憶装置（Ｏ５）
２１内に存在しないオペランドに対して命令処理装置（
ＩＰＵ） １からオペランドフェッチ要求（ＯＰＲＱ）
があった場合、記憶制御装置（ＳＣＵ） ２が命令処理
装置（ＩＰＵ） １に対してインターロックをかけ、該
命令処理装置（ＩＰＵ） １の動作を抑止する機能を備
えた記憶アクセス方式において、上記インターロック中
、該オペランドが主記憶装置からバッファ記憶装置（Ｂ
Ｓ） ２１に転送される迄の間、上記フェッチ要求径路
を開放する手段２ａ−１を設け、該手段２ａ−１によっ
て、該インターロック中でも命令フェッチが可能になる
ように構成する。
即ち、本発明によれば、命令処理装置（ＩＰＵ）からバ
ッファ記憶装置（ＢＳ）を有する記憶制御装置（ＳＣＯ
）に対してフェッチ要求を行う際、命令フェッチ要求（
ＩＦＲＱ）と、オペランドフェッチ要求（ＯＰＲＱ）の
双方を同一径路を用いて行う記憶アクセス方式において
、上記バッファ記憶装置（ＢＳ）に存在しないオペラン
ドに対して１、上記命令処理装置（ＩＰＵ）からオペラ
ンドフェッチ要求（ＯＰＲＱ）を行った時、命令処理装
置（ＩＰＵ）に対してインターロックをかけて、該命令
処理装置（ＩＰＵ）での動作を抑止している間、上記フ
ェッチ径路を開放してインターロック中の命令フェッチ
を可能したものであるので、命令処理装置（ＩＰＵ）の
命令実行部における命令バッファが゛空゛になる頻度を
減少させる効果がある。
ッファ記憶装置（ＢＳ）を有する記憶制御装置（ＳＣＯ
）に対してフェッチ要求を行う際、命令フェッチ要求（
ＩＦＲＱ）と、オペランドフェッチ要求（ＯＰＲＱ）の
双方を同一径路を用いて行う記憶アクセス方式において
、上記バッファ記憶装置（ＢＳ）に存在しないオペラン
ドに対して１、上記命令処理装置（ＩＰＵ）からオペラ
ンドフェッチ要求（ＯＰＲＱ）を行った時、命令処理装
置（ＩＰＵ）に対してインターロックをかけて、該命令
処理装置（ＩＰＵ）での動作を抑止している間、上記フ
ェッチ径路を開放してインターロック中の命令フェッチ
を可能したものであるので、命令処理装置（ＩＰＵ）の
命令実行部における命令バッファが゛空゛になる頻度を
減少させる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図は本発明の一実施例をブロック図で示した
図であり、第２図は本発明を実施した時の命令プリフェ
ッチ動作をタイムチャートで示した図であり、第１図に
おけるインタロック中の命令プリフェッチ制御信号２ａ
が本発明を実施するのに必要な手段である。
図であり、第２図は本発明を実施した時の命令プリフェ
ッチ動作をタイムチャートで示した図であり、第１図に
おけるインタロック中の命令プリフェッチ制御信号２ａ
が本発明を実施するのに必要な手段である。
本発明を実施しても、通常の命令フェッチ要求（ＩＦＲ
Ｑ）動作、及びオペランドフェッチ要求（ＯＰＲＱ）動
作は従来と同じであるので、ここでは省略し、本発明に
よる命令プリフェッチ動作を中心にして説明する。
Ｑ）動作、及びオペランドフェッチ要求（ＯＰＲＱ）動
作は従来と同じであるので、ここでは省略し、本発明に
よる命令プリフェッチ動作を中心にして説明する。
先ず、命令処理装置（ＩＰＵ） １がＴｏタイミングに
おいて、記憶制御装置（ＳＣＵ） ２に対して、オペラ
ンドフェッチ要求（ＯＰＲＱ） （Ａ）を行い、記憶制
御袋Ｗ（ＳＣＵ） ２のバッファ記憶装置（ＢＳ） ２
１において、該オペランド受取タイミング（Ｔ１）でＢ
Ｓミッシングが検出されると、制御部２２がアクセスさ
れる。
おいて、記憶制御装置（ＳＣＵ） ２に対して、オペラ
ンドフェッチ要求（ＯＰＲＱ） （Ａ）を行い、記憶制
御袋Ｗ（ＳＣＵ） ２のバッファ記憶装置（ＢＳ） ２
１において、該オペランド受取タイミング（Ｔ１）でＢ
Ｓミッシングが検出されると、制御部２２がアクセスさ
れる。
該記憶制御装置（ＳＣＵ） ２の制御部２２においては
、該Ｔ１のタイミングにおいて命令処理装置（ＩＰＵ）
１の命令実行部１２にインターロックをかけ、当該命令
の実行を抑止する。
、該Ｔ１のタイミングにおいて命令処理装置（ＩＰＵ）
１の命令実行部１２にインターロックをかけ、当該命令
の実行を抑止する。
この時、本発明においては、該記憶制御装置（ＳＣＯ）
２の制御部２２は、命令処理装置（ＩＰＵ） １ ニ
対して、上記インター口・ツクの原因がオペランドフェ
ッチ処理におけるＢＳミッシングであり、以降要求オペ
ランドが命令処理装置（ＩＰＵ） １に転送可能となる
迄の間、命令プリフェッチが可能であることを示す信号
２ａ−１を送出する。
２の制御部２２は、命令処理装置（ＩＰＵ） １ ニ
対して、上記インター口・ツクの原因がオペランドフェ
ッチ処理におけるＢＳミッシングであり、以降要求オペ
ランドが命令処理装置（ＩＰＵ） １に転送可能となる
迄の間、命令プリフェッチが可能であることを示す信号
２ａ−１を送出する。
命令処理装置（ＩＰＵ） １は、該信号２ａ−１を受信
すると、命令実行部１１の命令フェッチ機構を起動し、
例えば、Ｔ３のタイミングにおいて、フェッチ要求径路
を命令のプリフェッチの為に開放するように動作する。
すると、命令実行部１１の命令フェッチ機構を起動し、
例えば、Ｔ３のタイミングにおいて、フェッチ要求径路
を命令のプリフェッチの為に開放するように動作する。
以後、命令のプリフェッチ（第２図での、ＩＦＲＱ■、
■、■）が行われるが、記憶制御装置（ＳＣＵ）２が命
令処理装置（ＩＰＵ） １に対して、上記要求オベラン
ドが転送可能であることを示す信号２ａ−２を送出する
ことにより、例えば、Ｔ５のタイミングにおいて、上記
命令のプリフェッチ動作が中断され、前記抑止中の命令
処理に復帰するように動作し、オペランドフェッチ要求
（ＯＰＲＱ） （Ｂ） 、 （Ｃ） 、−が、上記フェ
ッチ要求径路に送出されるようになる。
■、■）が行われるが、記憶制御装置（ＳＣＵ）２が命
令処理装置（ＩＰＵ） １に対して、上記要求オベラン
ドが転送可能であることを示す信号２ａ−２を送出する
ことにより、例えば、Ｔ５のタイミングにおいて、上記
命令のプリフェッチ動作が中断され、前記抑止中の命令
処理に復帰するように動作し、オペランドフェッチ要求
（ＯＰＲＱ） （Ｂ） 、 （Ｃ） 、−が、上記フェ
ッチ要求径路に送出されるようになる。
このように、本発明においては、命令フェッチ要求（Ｉ
ＦＲＱ）と１オペランドフエツチ要求（ＯＰＲＱ）の双
方を同一径路を用いて行う記憶アクセス方式において、
命令処理装置（ＩＰＵ） １がオペランドフェッチ要求
（ＯＰＲＱ）を、上記共有のフェッチ要求径路に送出し
て、ＢＳミッシングが検出された時、命令処理装置（ｒ
ｐｕ）での命令の実行が抑止されることに着目して、上
記フェッチ要求径路を開放し、命令のプリフェッチがで
きるようにした所に特徴がある。
ＦＲＱ）と１オペランドフエツチ要求（ＯＰＲＱ）の双
方を同一径路を用いて行う記憶アクセス方式において、
命令処理装置（ＩＰＵ） １がオペランドフェッチ要求
（ＯＰＲＱ）を、上記共有のフェッチ要求径路に送出し
て、ＢＳミッシングが検出された時、命令処理装置（ｒ
ｐｕ）での命令の実行が抑止されることに着目して、上
記フェッチ要求径路を開放し、命令のプリフェッチがで
きるようにした所に特徴がある。
以上、詳細に説明したように、本発明の命令プリフェッ
チ方式は、命令処理装置（ＩＰＵ）からバッファ６己を
毬装置（ＢＳ）を有する記す意市１１ｉ卸装置（ＳＣＵ
）に対してフェッチ要求を行う際、命令フェッチ要求（
ＩＦＲＱ）と、オペランドフェッチ要求（ＯＰＲｆｌｌ
）の双方を同一径路を用いて行う記憶アクセス方式にお
いて、上記バッファ記憶装置（ＢＳ）に存在しないオペ
ランドに対して、上記命令処理装置（Ｉｔ）Ｕ）からメ
ベランドフエッチ要求（０１）ＲＱ）を行５つだ時、命
令処理袋Ｕ（ＩＰｔｌ）に対してインターロックをかけ
て、該命令処理装置（ＩＰＵ）での動作を抑止している
間、上記フェッチ径路を開放してインターロック中のシ 命令フェッチを可能したものであるので、命令処理装置
（ＩＰＵ）の命令実行部における命令バッファが“空゛
になる頻度を減少させる効果がある。
チ方式は、命令処理装置（ＩＰＵ）からバッファ６己を
毬装置（ＢＳ）を有する記す意市１１ｉ卸装置（ＳＣＵ
）に対してフェッチ要求を行う際、命令フェッチ要求（
ＩＦＲＱ）と、オペランドフェッチ要求（ＯＰＲｆｌｌ
）の双方を同一径路を用いて行う記憶アクセス方式にお
いて、上記バッファ記憶装置（ＢＳ）に存在しないオペ
ランドに対して、上記命令処理装置（Ｉｔ）Ｕ）からメ
ベランドフエッチ要求（０１）ＲＱ）を行５つだ時、命
令処理袋Ｕ（ＩＰｔｌ）に対してインターロックをかけ
て、該命令処理装置（ＩＰＵ）での動作を抑止している
間、上記フェッチ径路を開放してインターロック中のシ 命令フェッチを可能したものであるので、命令処理装置
（ＩＰＵ）の命令実行部における命令バッファが“空゛
になる頻度を減少させる効果がある。
第１図は本発明の一実施例をブロフク図で示した図。
第２図は本発明を実施した時の命令プリフェッチ動作を
タイムチャートで示した図。 第３図は命令バッファの先取り状態を示した図。 第４図は従来のパイプライン制御方式の計算機システム
における記憶アクセス方式を説明する図。 第５図は従来の記憶アクセス方式の動作をタイムチャー
トで示した図。 第６図は従来技術の問題点を説明する図。 である。 図面において、 １は命令処理装置（ＩＰＵ） 、 １１は命令制御部。 １２は命令実行部、 ２は記憶制御装置（ＳＣＵ）
。 ２１はバッファ記憶装置（ＢＳ）。 ＴＯ，ＴＩ、−はタイミング。 （Ａ） 、 （Ｂ） 、 （Ｃ） 、−はオペランドフ
ェッチ要求。 ■、■、■、・・−は命令フェッチ要求。 をそれぞれ示す。 本発明の一亥方也イクＩＥブロッフ関で示した１１４
ｆ 図 従来の／’ｒイアライン汚１梗方式の計算梅システム＋
＝ ＆すｂ記、十克ア７を又方式友説明ｊろ１第４ 口
タイムチャートで示した図。 第３図は命令バッファの先取り状態を示した図。 第４図は従来のパイプライン制御方式の計算機システム
における記憶アクセス方式を説明する図。 第５図は従来の記憶アクセス方式の動作をタイムチャー
トで示した図。 第６図は従来技術の問題点を説明する図。 である。 図面において、 １は命令処理装置（ＩＰＵ） 、 １１は命令制御部。 １２は命令実行部、 ２は記憶制御装置（ＳＣＵ）
。 ２１はバッファ記憶装置（ＢＳ）。 ＴＯ，ＴＩ、−はタイミング。 （Ａ） 、 （Ｂ） 、 （Ｃ） 、−はオペランドフ
ェッチ要求。 ■、■、■、・・−は命令フェッチ要求。 をそれぞれ示す。 本発明の一亥方也イクＩＥブロッフ関で示した１１４
ｆ 図 従来の／’ｒイアライン汚１梗方式の計算梅システム＋
＝ ＆すｂ記、十克ア７を又方式友説明ｊろ１第４ 口
Claims (1)
- 【特許請求の範囲】 記憶制御装置（ＳＣＵ）（２）がバッファ記憶装置（Ｂ
Ｓ）（２１）を有し、 該記憶制御装置（ＳＣＵ）（２）に対する命令処理装置
（ＩＰＵ）（１）からの命令フェッチ要求（ＩＦＲＱ）
、及びオペランドフェッチ要求（ＯＰＲＱ）の双方を、
同一径路を用いて、その要求内容を伝え、且つバッファ
記憶装置（ＢＳ）（２１）内に存在しないオペランドに
対して命令処理装置（ＩＰＵ）（１）からオペランドフ
ェッチ要求（ＯＰＲＱ）があつた場合、記憶制御装置（
ＳＣＵ）（２）が命令処理装置（ＩＰＵ）（１）に対し
てインターロックをかけ、該命令処理装置（ＩＰＵ）（
１）の動作を抑止する記憶アクセス方式において、 上記インターロック中、該オペランドが主記憶装置から
バッファ記憶装置（ＢＳ）（２１）に転送される迄の間
、上記フェッチ要求径路を開放する手段（２ａ−１）を
設け、 該手段（２ａ−１）によつて、該インターロック中でも
命令フェッチを可能としたことを特徴とする命令プリフ
ェッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217077A JPS6275844A (ja) | 1985-09-30 | 1985-09-30 | 命令プリフェッチ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217077A JPS6275844A (ja) | 1985-09-30 | 1985-09-30 | 命令プリフェッチ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275844A true JPS6275844A (ja) | 1987-04-07 |
| JPH056893B2 JPH056893B2 (ja) | 1993-01-27 |
Family
ID=16698467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217077A Granted JPS6275844A (ja) | 1985-09-30 | 1985-09-30 | 命令プリフェッチ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211827A (ja) * | 1990-02-27 | 1992-08-03 | Matsushita Electric Ind Co Ltd | デジタルプロセッサ |
| JPH05100849A (ja) * | 1991-10-04 | 1993-04-23 | Fujitsu Ltd | バツフア記憶制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697146A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Instruction fetch control system |
-
1985
- 1985-09-30 JP JP60217077A patent/JPS6275844A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5697146A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Instruction fetch control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211827A (ja) * | 1990-02-27 | 1992-08-03 | Matsushita Electric Ind Co Ltd | デジタルプロセッサ |
| JPH05100849A (ja) * | 1991-10-04 | 1993-04-23 | Fujitsu Ltd | バツフア記憶制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056893B2 (ja) | 1993-01-27 |
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