JPH04158443A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04158443A JPH04158443A JP28503190A JP28503190A JPH04158443A JP H04158443 A JPH04158443 A JP H04158443A JP 28503190 A JP28503190 A JP 28503190A JP 28503190 A JP28503190 A JP 28503190A JP H04158443 A JPH04158443 A JP H04158443A
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- JP
- Japan
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- instruction
- signal
- interruption
- microcomputer
- deterioration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract 4
- 238000004260 weight control Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- DDXLVDQZPFLQMZ-UHFFFAOYSA-M dodecyl(trimethyl)azanium;chloride Chemical compound [Cl-].CCCCCCCCCCCC[N+](C)(C)C DDXLVDQZPFLQMZ-UHFFFAOYSA-M 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、外部メモリーから命令の先読み処理を行なう
マイクロコンピュータに対して、メモリーアクセスのた
めのウェイト制御（以下、メモリーウェイト制御と呼ぶ
）を行なうマイクロコンピュータに関するものである。
マイクロコンピュータに対して、メモリーアクセスのた
めのウェイト制御（以下、メモリーウェイト制御と呼ぶ
）を行なうマイクロコンピュータに関するものである。
従来の技術
近年、マイクロコンピュータの処理速度が向上してきて
おり、一つのマイクロコンピュータが制御する周辺機器
の数も増えてきている。このため、マイクロコンピュー
タには各種周辺機器からの割り込み要求に対して、リア
ルタイム性を損なわずに割り込み処理を実行する機能が
必要になってきている。
おり、一つのマイクロコンピュータが制御する周辺機器
の数も増えてきている。このため、マイクロコンピュー
タには各種周辺機器からの割り込み要求に対して、リア
ルタイム性を損なわずに割り込み処理を実行する機能が
必要になってきている。
本発明は前記の割り込み要求に対する割り込み処理の効
率化を図るためのものである。
率化を図るためのものである。
以下、従来のマイクロコンピュータについて説明する。
第３図は従来のメモリーウェイト制御装置を内蔵したマ
イクロコンピュータの構成図である。図中１はマイクロ
コンピュータ、２はＣＰＵ、３は割り込み制御装置、４
はメモリーウェイト制御装置、５は命令の情報を格納す
るメモリー装置、６は５のメモリー装置内の命令の情報
を指定するアドレスバス（ＡＢ）、７は６のＡＢにより
指定した５のメモリー装置内の情報の読み出しを要求す
るＲＥ傷信号８は５のメモリー装置内の情報をのせるデ
ータバス（Ｄ Ｂ）、９は８のＤＢ上の情報が有効であ
ることを示すＤＴＡＣＫ信号、１０は割り込み要求ＩＮ
ＴＲＱ信号、１１は１０のＴ ＮＴＲＱ信号を受けてそ
の受理が可能であればＯＮする割り込み受理ＩＮＴＡＣ
Ｋ信号、１２は９のＤＴＡＣＫ信号を受けて２のＣＰＵ
に５のメモリー装置からの情報読み出し実行の終了を許
可するＲＤＥＮＤ信号である。
イクロコンピュータの構成図である。図中１はマイクロ
コンピュータ、２はＣＰＵ、３は割り込み制御装置、４
はメモリーウェイト制御装置、５は命令の情報を格納す
るメモリー装置、６は５のメモリー装置内の命令の情報
を指定するアドレスバス（ＡＢ）、７は６のＡＢにより
指定した５のメモリー装置内の情報の読み出しを要求す
るＲＥ傷信号８は５のメモリー装置内の情報をのせるデ
ータバス（Ｄ Ｂ）、９は８のＤＢ上の情報が有効であ
ることを示すＤＴＡＣＫ信号、１０は割り込み要求ＩＮ
ＴＲＱ信号、１１は１０のＴ ＮＴＲＱ信号を受けてそ
の受理が可能であればＯＮする割り込み受理ＩＮＴＡＣ
Ｋ信号、１２は９のＤＴＡＣＫ信号を受けて２のＣＰＵ
に５のメモリー装置からの情報読み出し実行の終了を許
可するＲＤＥＮＤ信号である。
以上の様に構成されたマイクロコンピュータについて、
第４図の上記各信号のタイミングチャートを用いて説明
する。第３図において、２のＣＰＵが５のメモリー装置
から命令の先読み情報を読み出すために、６のＡＢにア
ドレスを出力し、７のＲＥ倍信号“ＬＯＷ”レベルにす
る。これを受けて５のメモリー装置は命令の先読み情報
を８のＤＢ上に出力し、９のＤＴＡＣＫ信号を“ＬＯＷ
”レベルにする。４のメモリーウェイト制御装置は１２
のＲＤＥＮＤ信号を“ＨＩＧＨ”レベルにし２のＣＰＵ
に伝える。２のＣＰＵは８のＤＢ上の情報を取り込み、
７のＲＥ （ｔｓ ？’ｒを”ＨＩＧＨ”レベルにし、
命令の先読み実行を完了する。上記の命令の先読み実行
中に１０の割り込み要求信号が“ＨＩＧＨ”レベルにな
り、３の割り込み制御装置がその要求を受は付け１１の
割り込み受理ＩＮＴＡＣＫ信号を“ＨＩＧＨ”レベルに
し、２のＣＰＵに伝える場合、その割り込み処理の実行
は４のメモリーウェイト制御装置が９のＤＴＡＣＫ信号
を受けて１２のＲＤＥＮＤ信号を送出し、２のＣＰＵが
命令の先読み実行を完了するまで待たされることになる
。
第４図の上記各信号のタイミングチャートを用いて説明
する。第３図において、２のＣＰＵが５のメモリー装置
から命令の先読み情報を読み出すために、６のＡＢにア
ドレスを出力し、７のＲＥ倍信号“ＬＯＷ”レベルにす
る。これを受けて５のメモリー装置は命令の先読み情報
を８のＤＢ上に出力し、９のＤＴＡＣＫ信号を“ＬＯＷ
”レベルにする。４のメモリーウェイト制御装置は１２
のＲＤＥＮＤ信号を“ＨＩＧＨ”レベルにし２のＣＰＵ
に伝える。２のＣＰＵは８のＤＢ上の情報を取り込み、
７のＲＥ （ｔｓ ？’ｒを”ＨＩＧＨ”レベルにし、
命令の先読み実行を完了する。上記の命令の先読み実行
中に１０の割り込み要求信号が“ＨＩＧＨ”レベルにな
り、３の割り込み制御装置がその要求を受は付け１１の
割り込み受理ＩＮＴＡＣＫ信号を“ＨＩＧＨ”レベルに
し、２のＣＰＵに伝える場合、その割り込み処理の実行
は４のメモリーウェイト制御装置が９のＤＴＡＣＫ信号
を受けて１２のＲＤＥＮＤ信号を送出し、２のＣＰＵが
命令の先読み実行を完了するまで待たされることになる
。
発明が解決しようとする課題
上記従来の構成では、マイクロコンピュータが命令の先
読みを実行しているときに、割り込み要求が発生すると
、その命令の先読み情報は不要になるが、既に実行中で
ある命令の先読み実行は完遂されてしまい、その間、割
り込み処理の実行は待たされることになる。このように
割り込み応答速度を低下させ、割り込み処理のリアルタ
イム性を損なってしまう課題を有している。
読みを実行しているときに、割り込み要求が発生すると
、その命令の先読み情報は不要になるが、既に実行中で
ある命令の先読み実行は完遂されてしまい、その間、割
り込み処理の実行は待たされることになる。このように
割り込み応答速度を低下させ、割り込み処理のリアルタ
イム性を損なってしまう課題を有している。
課題を解決するための手段
本発明のマイクロコンピュータは、外部メモリーに対し
て命令の先読みを実行する際に、データバス上に前記命
令の先読み情報が有効であることを示す第１の入力制御
信号線と、前記命令の先読み情報の放棄を要求する第２
の入力制御信号線を備え、前記２本の制御信号のいずれ
か一方がＯＮすることにより、前記命令の先読み実行を
終了させる第３の制御信号を出力する手段とから構成さ
れている。
て命令の先読みを実行する際に、データバス上に前記命
令の先読み情報が有効であることを示す第１の入力制御
信号線と、前記命令の先読み情報の放棄を要求する第２
の入力制御信号線を備え、前記２本の制御信号のいずれ
か一方がＯＮすることにより、前記命令の先読み実行を
終了させる第３の制御信号を出力する手段とから構成さ
れている。
作用
上記構成により、命令の先読み実行中に、前記命令の先
読み情報を放棄させる第２の制御信号がＯＮすると、前
記命令の先読み実行を終了させる第３の制御信号をＯＮ
させることにより、データバス上に前記命令の先読み情
報が有効であることを示す第１の制御信号がＯＮするの
を待たずに前記命令の先読み実行を終了させることがで
きる。
読み情報を放棄させる第２の制御信号がＯＮすると、前
記命令の先読み実行を終了させる第３の制御信号をＯＮ
させることにより、データバス上に前記命令の先読み情
報が有効であることを示す第１の制御信号がＯＮするの
を待たずに前記命令の先読み実行を終了させることがで
きる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるメモリーウェイト制
御装置を内蔵したマイクロコンピュータの構成図である
。図中の各ブロック、各制御信号は第３図で説明したも
のと同様であるため省略するが、興なる構成としては１
１０割り込み受理ＩＮＴＡＣＫ信号が４のメモリーウェ
イト制御装置に入力する部分のみである。以上の様に構
成されたマイクロコンピュータについて、第２図の各信
号のタイミングチャートを用いて説明する。
御装置を内蔵したマイクロコンピュータの構成図である
。図中の各ブロック、各制御信号は第３図で説明したも
のと同様であるため省略するが、興なる構成としては１
１０割り込み受理ＩＮＴＡＣＫ信号が４のメモリーウェ
イト制御装置に入力する部分のみである。以上の様に構
成されたマイクロコンピュータについて、第２図の各信
号のタイミングチャートを用いて説明する。
第４図において、２のＣＰＵが５のメモリー装置から命
令の先読み情報を読み出すために、６のＡＢにアドレス
を出力し、７のＲＥ倍信号“ＬＯＷ”レベルにする。５
のメモリー装置が９のＤＴＡＣＫ信号を“ＬＯＷ”レベ
ルにする前に、１００割り込み要求信号が“ＨＩＧＨ”
レベルになり、３の割り込み制御装置がその要求を受は
付け１１０割り込み受理ＩＮＴＡＣＫ信号が“ＨＩＧＨ
”レベルになると、４のメモリーウェイト制御装置は１
２のＲＤＥＮＤ信号を“ＨＩＧＨ”レベルにし、２のＣ
ＰＵに伝える。２のＣＰＵは８のＤＢから情報を取り込
むことを放棄し、７のＲＥ倍信号“ＨＩＧＨ”レベルに
し、命令の先読み実行を終了する。
令の先読み情報を読み出すために、６のＡＢにアドレス
を出力し、７のＲＥ倍信号“ＬＯＷ”レベルにする。５
のメモリー装置が９のＤＴＡＣＫ信号を“ＬＯＷ”レベ
ルにする前に、１００割り込み要求信号が“ＨＩＧＨ”
レベルになり、３の割り込み制御装置がその要求を受は
付け１１０割り込み受理ＩＮＴＡＣＫ信号が“ＨＩＧＨ
”レベルになると、４のメモリーウェイト制御装置は１
２のＲＤＥＮＤ信号を“ＨＩＧＨ”レベルにし、２のＣ
ＰＵに伝える。２のＣＰＵは８のＤＢから情報を取り込
むことを放棄し、７のＲＥ倍信号“ＨＩＧＨ”レベルに
し、命令の先読み実行を終了する。
以上のように、本実施例によれば、１１の割り込み受理
ＩＮＴＡＣＫ信号を４のメモリーウェイト制御装置に入
力することにより、命令の先読み実行を即座に終了させ
ることができる。
ＩＮＴＡＣＫ信号を４のメモリーウェイト制御装置に入
力することにより、命令の先読み実行を即座に終了させ
ることができる。
発明の詳細
な説明してきたように、本発明にかかるマイクロコンピ
ュータは、命令の先読み実行中に、その命令の先読み情
報の放棄を要求する制御信号がＯＮすれば即座にその命
令の先読み実行を終了させる手段により、マイクロコン
ピュータの割り込み応答速度を低下させず、割り込み処
理のリアルタイム性を損なうことを防止する効果がある
。
ュータは、命令の先読み実行中に、その命令の先読み情
報の放棄を要求する制御信号がＯＮすれば即座にその命
令の先読み実行を終了させる手段により、マイクロコン
ピュータの割り込み応答速度を低下させず、割り込み処
理のリアルタイム性を損なうことを防止する効果がある
。
第１図は本発明の一実施例によるマイクロコンピュータ
の構成図、第２図は同実施例の各信号のタイミングチャ
ート、第３図は従来のマイクロコンピュータの構成図、
第４図は従来のマイクロコンピュータの各信号のタイミ
ングチャートである。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ、３・・・・・・割り込み制御装置、４・・・・
・・メモリーウェイト制御装置、５・・・・・・メモリ
ー装置、６・・・・・・ＡＢ、７・・・・・・ＲＥ倍信
号８・・・・・・ＤＢ、９・・・・・・Ｄ Ｔ Ａ Ｃ
Ｋ信号、１０・・・・・・ＩＮＴＲＱ信号、１１・・・
・・・ＩＮＴＡＣＫ信号、１２・・・・・・ＲＤＥＮＤ
信号。 代理人の氏名 弁理士小蝦治明 ほか２２第 ２ 図 箔 ４ 図 ＮＴＡＣＫ
の構成図、第２図は同実施例の各信号のタイミングチャ
ート、第３図は従来のマイクロコンピュータの構成図、
第４図は従来のマイクロコンピュータの各信号のタイミ
ングチャートである。 １・・・・・・マイクロコンピュータ、２・・・・・・
ＣＰＵ、３・・・・・・割り込み制御装置、４・・・・
・・メモリーウェイト制御装置、５・・・・・・メモリ
ー装置、６・・・・・・ＡＢ、７・・・・・・ＲＥ倍信
号８・・・・・・ＤＢ、９・・・・・・Ｄ Ｔ Ａ Ｃ
Ｋ信号、１０・・・・・・ＩＮＴＲＱ信号、１１・・・
・・・ＩＮＴＡＣＫ信号、１２・・・・・・ＲＤＥＮＤ
信号。 代理人の氏名 弁理士小蝦治明 ほか２２第 ２ 図 箔 ４ 図 ＮＴＡＣＫ
Claims (1)
- 外部メモリーに対して命令の先読みを実行する際に、デ
ータバス上に前記命令の先読み情報が有効であることを
示す第１の入力制御信号線と、前記命令の先読み情報の
放棄を要求する第２の入力制御信号線を備え、前記２本
の制御信号のいずれか一方がＯＮすることにより、前記
命令の先読み実行を終了させる第３の制御信号を出力す
る手段を備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28503190A JPH04158443A (ja) | 1990-10-22 | 1990-10-22 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28503190A JPH04158443A (ja) | 1990-10-22 | 1990-10-22 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158443A true JPH04158443A (ja) | 1992-06-01 |
Family
ID=17686263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28503190A Pending JPH04158443A (ja) | 1990-10-22 | 1990-10-22 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158443A (ja) |
-
1990
- 1990-10-22 JP JP28503190A patent/JPH04158443A/ja active Pending
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