JPS63214862A - マイクロ・プロセツサ - Google Patents
マイクロ・プロセツサInfo
- Publication number
- JPS63214862A JPS63214862A JP62048102A JP4810287A JPS63214862A JP S63214862 A JPS63214862 A JP S63214862A JP 62048102 A JP62048102 A JP 62048102A JP 4810287 A JP4810287 A JP 4810287A JP S63214862 A JPS63214862 A JP S63214862A
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- microprocessor
- bus
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データの格納されたデータ・メモリと命令の
格納された命令メモリを異なった制御信号線、データ線
及びアドレス線によってアクセスするマイクロ・プロセ
ッサに於ける、書き換えの可能な命令メモリを外部より
のアクセスする回路を簡単化するマイクロ・プロセッサ
に関するものである。
格納された命令メモリを異なった制御信号線、データ線
及びアドレス線によってアクセスするマイクロ・プロセ
ッサに於ける、書き換えの可能な命令メモリを外部より
のアクセスする回路を簡単化するマイクロ・プロセッサ
に関するものである。
従来の技術
データの格納されたデータ・メモリと命令の格納された
命令メモリを異なった制御信号線、データ線及びアドレ
ス線を用いてアクセスする従来のマイクロ・プロセッサ
の従来例の一構成例を第３図に示す。
命令メモリを異なった制御信号線、データ線及びアドレ
ス線を用いてアクセスする従来のマイクロ・プロセッサ
の従来例の一構成例を第３図に示す。
第３図に於いて、１０はマイクロ・プロセッサをリセッ
トするリセット線、１１はタイミングを生成するタイミ
ング生成ユニット、１２はデータ及びアドレスの演算処
理を行なう演算ユニット。
トするリセット線、１１はタイミングを生成するタイミ
ング生成ユニット、１２はデータ及びアドレスの演算処
理を行なう演算ユニット。
１３は命令フェッチ及びプログラムの順序制御を行なう
命令制御ユニット、２１はデータ・メモリをアクセスす
る制御信号線、２２はデータ・メモリをアクセスするデ
ータ線、２３はデータ・メモリをアクセスするアドレス
線、制御信号線２１゜データ線２２及びアドレス線２３
よりデータ・メモリをアクセスするデータ・バスを構成
する。３１は命令メモリをアクセスする制御信号線、３
２は命令メモリをアクセスするデータ線、３３は命令メ
モリをアクセスするアドレス線、制御信号Ｉ／ａ３１゜
データ線３２及びアドレス線３３よシ命令メモリをアク
セスする命令バスを構成する。１４はリセットＩＩＪ１
０にリセット信号が与えられている間命令バスの制御信
号線３１．データ線３２及びアドレス線３３をマイクロ
・プロセッサが解放するためのバッファ、１５はリセッ
ト信号が与えられている間データ・バスの制御信号線２
１．データ線２２及びアドレス線２３をマイクロ・プロ
セッサが解放するためのバッファである。
命令制御ユニット、２１はデータ・メモリをアクセスす
る制御信号線、２２はデータ・メモリをアクセスするデ
ータ線、２３はデータ・メモリをアクセスするアドレス
線、制御信号線２１゜データ線２２及びアドレス線２３
よりデータ・メモリをアクセスするデータ・バスを構成
する。３１は命令メモリをアクセスする制御信号線、３
２は命令メモリをアクセスするデータ線、３３は命令メ
モリをアクセスするアドレス線、制御信号Ｉ／ａ３１゜
データ線３２及びアドレス線３３よシ命令メモリをアク
セスする命令バスを構成する。１４はリセットＩＩＪ１
０にリセット信号が与えられている間命令バスの制御信
号線３１．データ線３２及びアドレス線３３をマイクロ
・プロセッサが解放するためのバッファ、１５はリセッ
ト信号が与えられている間データ・バスの制御信号線２
１．データ線２２及びアドレス線２３をマイクロ・プロ
セッサが解放するためのバッファである。
このマイクロ・プロセッサを用いた演算処理装置の一構
成例を第４図に示す。
成例を第４図に示す。
第４図に於いて、１は第３図で示したマイクロ・プロセ
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ６との間でデータ
や命令を転送するデータ入出力回路、７１，７２．７３
はデータ入出力回路６が命令メモリ５をアクセスするた
め制御信号線２１と３１．データ線２２と３２及びアド
レス線２３と３３を接続するバッフ１回路である。
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ６との間でデータ
や命令を転送するデータ入出力回路、７１，７２．７３
はデータ入出力回路６が命令メモリ５をアクセスするた
め制御信号線２１と３１．データ線２２と３２及びアド
レス線２３と３３を接続するバッフ１回路である。
第４図を用いてデータ入出力回路によるデータ・メモリ
及び命令メモリのアクセスについて説明する。
及び命令メモリのアクセスについて説明する。
データ入出力回路６がデータ・メモリ４をアクセスする
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線２１．データ線２２及びアドレ
ス線２３から成るデータ・バスを解放し、データ入出力
回路６がデータ・バスの使用権を獲得することによシデ
ータ・メモリ４をアクセスすることが出来る。これは、
マイクロ・プロセッサ１がデータ・メモリ２をアクセス
する必要のないアクセス・サイクルを利用することＫよ
シ、マイクロ・プロセッサが動作中でも実現される。
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線２１．データ線２２及びアドレ
ス線２３から成るデータ・バスを解放し、データ入出力
回路６がデータ・バスの使用権を獲得することによシデ
ータ・メモリ４をアクセスすることが出来る。これは、
マイクロ・プロセッサ１がデータ・メモリ２をアクセス
する必要のないアクセス・サイクルを利用することＫよ
シ、マイクロ・プロセッサが動作中でも実現される。
次にデータ入出力回路６が命令メモリ４をアクセスする
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ６に実行させる命令をセットし
、マイクロ・プロセッサ１のリセット線１ｏにリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はバッファ１４．１５
によりデータ・メモリ４及び命令メモリ６のアクセスを
行なうデータ・バス及び命令バスを解放するので、デー
タ入出力回路６はバッファ７１，７２．’７３を介して
、命令メモリ６をアクセスすることが出来る。
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ６に実行させる命令をセットし
、マイクロ・プロセッサ１のリセット線１ｏにリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はバッファ１４．１５
によりデータ・メモリ４及び命令メモリ６のアクセスを
行なうデータ・バス及び命令バスを解放するので、デー
タ入出力回路６はバッファ７１，７２．’７３を介して
、命令メモリ６をアクセスすることが出来る。
発明が解決しようとする問題点
従来方式のマイクロ・プロセッサを用いた演算処理装置
で命令メモリのアクセスを行なうためには、リセット信
号が与えられている間のみデータ・バスと命令バスとを
接続するバッファを備える必要があり、データ及びアド
レス幅が増加するとバッファ及び制御回路が増大する。
で命令メモリのアクセスを行なうためには、リセット信
号が与えられている間のみデータ・バスと命令バスとを
接続するバッファを備える必要があり、データ及びアド
レス幅が増加するとバッファ及び制御回路が増大する。
本発明は、前記従来の欠点Ｋｆｉみ、演算処理装置の回
路構成の簡単化を図ることができるマイクロ・プロセッ
サを提供することを目的とする。
路構成の簡単化を図ることができるマイクロ・プロセッ
サを提供することを目的とする。
問題点を解決するための手段
本発明は、マイクロ・プロセッサに要求信号が与えられ
ている間、データ・バスの制御信号線。
ている間、データ・バスの制御信号線。
データ線及びアドレス線との制御信号線、データ線及び
アドレス線とをそれぞれ接続するバッファを備えたマイ
クロ・プロセッサである。
アドレス線とをそれぞれ接続するバッファを備えたマイ
クロ・プロセッサである。
作 用
データ入出力回路から命令メモリをアクセスするための
バッファを備えなくても、マイクロ・プロセッサに要求
信号を与え、マイクロ・プロセッサを介してアクセスで
きるので、演算処理装置の回路構成を簡単化することが
出来る。
バッファを備えなくても、マイクロ・プロセッサに要求
信号を与え、マイクロ・プロセッサを介してアクセスで
きるので、演算処理装置の回路構成を簡単化することが
出来る。
実施例
本発明の実施例を図面により詳述する。
第１図は本発明の一実施例の構成を示したものである。
第１図に於いて、１ｏはマイクロ・プロセッサをリセッ
トするリセット線、１１はタイミングを生成するタイミ
ング生成ユニット、１２はデータ及びアドレスの演算処
理を行なう演算ユニット、１３は命令フェッチ及びプロ
グラムの順序制御を行なう命令制御ユニット、２１はデ
ータ・メモリをアクセスする制御信号線、２２はデータ
・メモリをアクセスするデータ線、２３はデータ・メモ
リをアクセスするアドレス線、制御信号線２１゜データ
線２２及びアドレス線２３よりデータ・メモリをアクセ
スするデータ・バスを構成する。３１は命令メモリをア
クセスする制御信号線、３２は命令メモリをアクセスす
るデータ線、３３は命令メモリをアクセスするアドレス
線、制御信号線３１゜データ線３２及びアドレス線３３
より命令メモリをアクセスする命令バスを構成する。１
４はリセット線１０にリセット信号が与えられている間
命令パスの制御信号線３１．データ線３２及びアト７１
ｍ３３ｔマイクロ・プロセッサが解放するためのバッフ
ァ、１６はリセット信号が与えられている間データ・バ
スの制御信号線２１．データ線２２及びアドレス線２３
をマイクロ・プロセッサが解放するためのバッファ、１
６はリセット信号が与えられている間データ・バスの制
御信号線２１゜データ線２２及びアドレス線２３と命令
バスの制御信号線３１．データ線３２及びアドレス線３
３とをそれぞれ接続するバッフ１である。
トするリセット線、１１はタイミングを生成するタイミ
ング生成ユニット、１２はデータ及びアドレスの演算処
理を行なう演算ユニット、１３は命令フェッチ及びプロ
グラムの順序制御を行なう命令制御ユニット、２１はデ
ータ・メモリをアクセスする制御信号線、２２はデータ
・メモリをアクセスするデータ線、２３はデータ・メモ
リをアクセスするアドレス線、制御信号線２１゜データ
線２２及びアドレス線２３よりデータ・メモリをアクセ
スするデータ・バスを構成する。３１は命令メモリをア
クセスする制御信号線、３２は命令メモリをアクセスす
るデータ線、３３は命令メモリをアクセスするアドレス
線、制御信号線３１゜データ線３２及びアドレス線３３
より命令メモリをアクセスする命令バスを構成する。１
４はリセット線１０にリセット信号が与えられている間
命令パスの制御信号線３１．データ線３２及びアト７１
ｍ３３ｔマイクロ・プロセッサが解放するためのバッフ
ァ、１６はリセット信号が与えられている間データ・バ
スの制御信号線２１．データ線２２及びアドレス線２３
をマイクロ・プロセッサが解放するためのバッファ、１
６はリセット信号が与えられている間データ・バスの制
御信号線２１゜データ線２２及びアドレス線２３と命令
バスの制御信号線３１．データ線３２及びアドレス線３
３とをそれぞれ接続するバッフ１である。
本発明のマイクロ・プロセッサを用いた演算処理装置の
一構成例を第２図に示す。
一構成例を第２図に示す。
第２図に於いて、１は第１図で示したマイクロ・プロセ
ッサ、４はデータを格納するデータ・メモリ、６は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路である。
ッサ、４はデータを格納するデータ・メモリ、６は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路である。
第２図を用いてデータ入出力回路によるデータ・メモリ
及び命令メモリのアクセスについて説明する。
及び命令メモリのアクセスについて説明する。
データ入出力回路６がデータ・メモリ４をアクセスする
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線２１．データ線２２及びアドレ
ス線２３から成るデータ・バスを解放し、データ入出力
回路６がデータ・バスの使用権を獲得することＫよシデ
ータ・メモリ４をアクセスすることが出来る。これは、
マイクロ・プロセッサ１がデータ・メモリ４をアクセス
する必要のないアクセス・サイクルを利用することによ
り、マイクロ・プロセッサが動作中でも実現される。
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線２１．データ線２２及びアドレ
ス線２３から成るデータ・バスを解放し、データ入出力
回路６がデータ・バスの使用権を獲得することＫよシデ
ータ・メモリ４をアクセスすることが出来る。これは、
マイクロ・プロセッサ１がデータ・メモリ４をアクセス
する必要のないアクセス・サイクルを利用することによ
り、マイクロ・プロセッサが動作中でも実現される。
次にデータ入出力回路６が命令メモリ６をアクセスする
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ６に実行させる命令をセットし
、マイクロ・プロセッサ１のリセット線１ｏにリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はデータ・バスと命令
バスとを接続するバッファとなるので、データ入出力回
路６はマイクロ・プロセッサを介して、命令メモリ６を
アクセスすることが出来る。
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ６に実行させる命令をセットし
、マイクロ・プロセッサ１のリセット線１ｏにリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はデータ・バスと命令
バスとを接続するバッファとなるので、データ入出力回
路６はマイクロ・プロセッサを介して、命令メモリ６を
アクセスすることが出来る。
なお以上の実施例においてリセット線は一般にマイクロ
コンピュータに要求信号を送る要求線であってよい。
コンピュータに要求信号を送る要求線であってよい。
発明の効果
以上、詳細に説明したように１本発明のマイクロ・プロ
セッサを用いた演算処理装置は、マイクロ・プロセッサ
にリセット信号が与えられている間、マイクロ・プロセ
ッサがデータ拳バスと命令バスとを接続するバッフ１と
して動作するので、演算処理装置の回路構成を簡単化で
きる効果がある。
セッサを用いた演算処理装置は、マイクロ・プロセッサ
にリセット信号が与えられている間、マイクロ・プロセ
ッサがデータ拳バスと命令バスとを接続するバッフ１と
して動作するので、演算処理装置の回路構成を簡単化で
きる効果がある。
第１図は本発明の一実施例のマイクロ・プロセッサの構
成図、第２図は第１図のマイクロ・プロセッサを用いた
演算処理装置の一構成図、第３図は従来のマイクロ・プ
ロセッサの構成図、第４図は第３図のマイクロ・プロセ
ッサを用いた演算処理装置の構成図である。 １・・・・・・マイクロ・プロセッサ、１１・・・・・
・タイミンク生成ユニット、１２・・・・・・演算ユニ
ット、１３・・・・・・命令制御ユニット、１４，１５
，１６・・・・・・バッフ１．２１．３１・・・・・・
制御信号線、２２ 、３２・・・・・・データ線、２３
，３３・・・・・・アドレス線、４・・・・・・データ
・メモリ、６・・・・・・命令メモリ、６・・・・・・
データ入出力回路、７１，７２．７３・・・・・・バッ
ファ。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第２図
成図、第２図は第１図のマイクロ・プロセッサを用いた
演算処理装置の一構成図、第３図は従来のマイクロ・プ
ロセッサの構成図、第４図は第３図のマイクロ・プロセ
ッサを用いた演算処理装置の構成図である。 １・・・・・・マイクロ・プロセッサ、１１・・・・・
・タイミンク生成ユニット、１２・・・・・・演算ユニ
ット、１３・・・・・・命令制御ユニット、１４，１５
，１６・・・・・・バッフ１．２１．３１・・・・・・
制御信号線、２２ 、３２・・・・・・データ線、２３
，３３・・・・・・アドレス線、４・・・・・・データ
・メモリ、６・・・・・・命令メモリ、６・・・・・・
データ入出力回路、７１，７２．７３・・・・・・バッ
ファ。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第２図
Claims (2)
- （１）データが格納されたデータ・メモリをアクセスす
る制御信号線、データ線及びアドレス線から成るデータ
・バスと、命令の格納された書き換え可能な命令メモリ
をアクセスする制御信号線、データ線及びアドレス線か
ら成る命令バスと、データ及びアドレスの演算処理を行
なう演算ユニットと、前記命令メモリからの命令のフェ
ッチ及びプログラムの順序制御を行なう命令制御ユニッ
トと、タイミングを生成するタイミング生成ユニットと
、マイクロ・プロセッサの前記データ・バスと前記命令
バスを開放させる要求信号を入力する要求線と、前記要
求線に要求信号が与えられている間前記データ・バスの
制御信号線、データ線及びアドレス線と前記命令バスの
制御信号線、データ線及びアドレス線とをそれぞれ接続
するバッファとを備え、前記要求線に要求信号を与えて
いる間は前記データ・バスと前記命令バスとを接続する
ことにより、データ・バスからマイクロ・プロセッサを
介して命令バスに接続された書き換え可能な命令メモリ
をアクセスできることを特徴とするマイクロ・プロセッ
サ。 - （２）要求信号がマイクロ・プロセッサをリセットする
リセット信号、要求線がリセット線であることを特徴と
する特許請求の範囲第１項記載のマイクロ・プロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048102A JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048102A JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214862A true JPS63214862A (ja) | 1988-09-07 |
| JPH0690727B2 JPH0690727B2 (ja) | 1994-11-14 |
Family
ID=12793950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048102A Expired - Lifetime JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690727B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341544A (ja) * | 1989-07-07 | 1991-02-22 | Hitachi Ltd | マルチバスデータ転送制御方式のデータ処理装置 |
-
1987
- 1987-03-03 JP JP62048102A patent/JPH0690727B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341544A (ja) * | 1989-07-07 | 1991-02-22 | Hitachi Ltd | マルチバスデータ転送制御方式のデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690727B2 (ja) | 1994-11-14 |
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