JPS58146925A - マイクロプロセツサのダイレクトメモリアクセス方式 - Google Patents
マイクロプロセツサのダイレクトメモリアクセス方式Info
- Publication number
- JPS58146925A JPS58146925A JP2922582A JP2922582A JPS58146925A JP S58146925 A JPS58146925 A JP S58146925A JP 2922582 A JP2922582 A JP 2922582A JP 2922582 A JP2922582 A JP 2922582A JP S58146925 A JPS58146925 A JP S58146925A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- memory access
- access
- direct
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ウェイト機能を有するマイクロプロセ、すの
ダイレクトメモリアクセス方式に関する。
ダイレクトメモリアクセス方式に関する。
マイクロプロセッサシステムにおけるデータ転送の一手
段としてダイレクトメモリアクセス方式がある。従来の
ダイレクトメモリアクセス方式はマイクロプロセッサの
動作を停止させて行なっている（ホールドモード）ため
、転送データ量が多くなると、マイクロプロセッサの負
荷が大きくなり、マイクロプロセッサのプログラム処理
が制限されるという欠点をもっている。
段としてダイレクトメモリアクセス方式がある。従来の
ダイレクトメモリアクセス方式はマイクロプロセッサの
動作を停止させて行なっている（ホールドモード）ため
、転送データ量が多くなると、マイクロプロセッサの負
荷が大きくなり、マイクロプロセッサのプログラム処理
が制限されるという欠点をもっている。
本発明の目的は、マイクロプロセ、すのダイレフトメそ
リアクセスをマイクロプロセッサのウェイト機能を用い
て実施することにより、マイクロプロセッサがメモリを
使用する場合を除いて、マイクロプロセッサのプログラ
ム処理とダイレクトメモリアクセスの並行処理を可能に
しマイクロプロセッサのダイレクトメモリアクセスデー
タ転送に対する負荷を軽減することにある。
リアクセスをマイクロプロセッサのウェイト機能を用い
て実施することにより、マイクロプロセッサがメモリを
使用する場合を除いて、マイクロプロセッサのプログラ
ム処理とダイレクトメモリアクセスの並行処理を可能に
しマイクロプロセッサのダイレクトメモリアクセスデー
タ転送に対する負荷を軽減することにある。
本発明は、上記目的を達成するため、マイクロプロセッ
サとメモリ間に、マイクロプロセッサのメモリアクセス
時にメモリをマイクロプロセ、すに接続するバススイッ
チ及びバススイッチとメモリのアクセス権を制御するダ
イレクトメモリアクセス制御回路な設け、マイクロプロ
セッサをウェイト状１１ｉＫするマイクロプロセッサの
レディ信号をダイレクトメモリアクセスのために使用す
る。
サとメモリ間に、マイクロプロセッサのメモリアクセス
時にメモリをマイクロプロセ、すに接続するバススイッ
チ及びバススイッチとメモリのアクセス権を制御するダ
イレクトメモリアクセス制御回路な設け、マイクロプロ
セッサをウェイト状１１ｉＫするマイクロプロセッサの
レディ信号をダイレクトメモリアクセスのために使用す
る。
以下図面な参照して、本発明の詳細な説明する。
本発明の実施構成例を＠１図に、タイミング図を第２図
に示す。
に示す。
マイクロプロセッサ（ＣＰＵ）１は１命令で１〜５マシ
ンサイクルを必要とし、各マシンサイクルは３〜４り四
ツクを必要とする。各マシンサイクルでメモ！ｊ （Ｍ
ＥＭ）５が使用されるのは、ｌクリ、り期間（Ｔｃｋ）
のみであり、残りのクロック期間は、メモ！７ （ＭＥ
Ｍ）５以外のために使用される。第２図に示す様にマイ
クロプロセッサ（ＣＰＵ）１がメモリを使用するクロッ
ク期間、即ちＣＰＵ−ＡＣＣＢ８８のタイミング時のみ
、マイクロプロセッサ（ＣＰＵ）１のデータバス。
ンサイクルを必要とし、各マシンサイクルは３〜４り四
ツクを必要とする。各マシンサイクルでメモ！ｊ （Ｍ
ＥＭ）５が使用されるのは、ｌクリ、り期間（Ｔｃｋ）
のみであり、残りのクロック期間は、メモ！７ （ＭＥ
Ｍ）５以外のために使用される。第２図に示す様にマイ
クロプロセッサ（ＣＰＵ）１がメモリを使用するクロッ
ク期間、即ちＣＰＵ−ＡＣＣＢ８８のタイミング時のみ
、マイクロプロセッサ（ＣＰＵ）１のデータバス。
ＤＢ、７）”レスパスＡＢ及びコントロールノーＸＣＢ
をメモリ（ＭＢＭ）ｓのデータバスＭ−ＤＢ、アドレス
バスＭ−ＡＢ及びコントロールパスＭ−ＣＢにパススイ
ッチ（ＢＵＳ−８Ｗ）４を使用してそれぞれ接続する様
にすれば、マシンサイクルの残りのクロック期間は、メ
モリ（ＭＢＭ）５の各バスがバススイッチ（ＢＵＳ−８
Ｗ）４によりダイレクトメモリアクセス制御回路（ＤＭ
Ａ−ＣＯＮＴ）３の各バスに接続できることになり、ダ
イレクトメモリアクセスがメモリを使用できる様になる
。
をメモリ（ＭＢＭ）ｓのデータバスＭ−ＤＢ、アドレス
バスＭ−ＡＢ及びコントロールパスＭ−ＣＢにパススイ
ッチ（ＢＵＳ−８Ｗ）４を使用してそれぞれ接続する様
にすれば、マシンサイクルの残りのクロック期間は、メ
モリ（ＭＢＭ）５の各バスがバススイッチ（ＢＵＳ−８
Ｗ）４によりダイレクトメモリアクセス制御回路（ＤＭ
Ａ−ＣＯＮＴ）３の各バスに接続できることになり、ダ
イレクトメモリアクセスがメモリを使用できる様になる
。
以上のことを実現するため、ダイレクトメモリアクセス
制御回路（ＤＭＡ−ＣＯＮＴ）３は、データリクエスト
信号ＲＱを受信すると、メモリ使用の重複を避けるため
、マイクロプロセッサ（ＣＰＵ）１がメモリ使用可能で
あることを表わすレディ信号ＲＤＹをＯＦＦにして、メ
モリアクセスを実行する。マイクロプロセッサ（ＣＰＵ
）１がメモリ（ＭＢＭ）５を使用する場合のみこのレデ
ィ信号ＲＤＹは、有効となるため、マイクロプロセ、す
（ＣＰＵ）１がメモリ（ＭＥＭ）５を使用しないり冒、
り期間にダイレクトメモリアクセスが実行されても、マ
イクロプロセッサ（ＣＰＵ）１の動作は影響されない。
制御回路（ＤＭＡ−ＣＯＮＴ）３は、データリクエスト
信号ＲＱを受信すると、メモリ使用の重複を避けるため
、マイクロプロセッサ（ＣＰＵ）１がメモリ使用可能で
あることを表わすレディ信号ＲＤＹをＯＦＦにして、メ
モリアクセスを実行する。マイクロプロセッサ（ＣＰＵ
）１がメモリ（ＭＢＭ）５を使用する場合のみこのレデ
ィ信号ＲＤＹは、有効となるため、マイクロプロセ、す
（ＣＰＵ）１がメモリ（ＭＥＭ）５を使用しないり冒、
り期間にダイレクトメモリアクセスが実行されても、マ
イクロプロセッサ（ＣＰＵ）１の動作は影響されない。
マイクロプロセッサのメモリアクセスとダイレクトメモ
リアクセスが同時に発生した場合、上記の如くレディ信
号ＲＤＹがＯＦＦとなるため、マイクロプロセッサ（Ｃ
ＰＵ）１はウェイト状態になり、先にダイレクトメモリ
アクセスが実行される。この場合マイクリプロセッサの
メモリアクセスはダイレクトメモリアクセスが終了する
まで待たされるととくなる。
リアクセスが同時に発生した場合、上記の如くレディ信
号ＲＤＹがＯＦＦとなるため、マイクロプロセッサ（Ｃ
ＰＵ）１はウェイト状態になり、先にダイレクトメモリ
アクセスが実行される。この場合マイクリプロセッサの
メモリアクセスはダイレクトメモリアクセスが終了する
まで待たされるととくなる。
ダイレクトメモリアクセスが終了するとダイレクトメモ
リアクセス制御回路（ＤＭＡ−ＣＯＮＴ）３は、レディ
信号ＲＤＹをＯＮにしてマイクロプロセ、す（ＣＰＵ）
１のウェイト状態を解除すると共に、バススイッチ（Ｂ
ＵＳ−８Ｗ）４に接続切替信号８Ｗ−８ＩＧを送出して
メモリ（ＭＢＭ）５の各バスをマイクロプロセッサ（Ｃ
ＰＵ）１の各バスに接続切替し、マイクロプロセッサ（
ＣＰＵ）１にメモリ（ＭＢＭ）５の使用を可能にする。
リアクセス制御回路（ＤＭＡ−ＣＯＮＴ）３は、レディ
信号ＲＤＹをＯＮにしてマイクロプロセ、す（ＣＰＵ）
１のウェイト状態を解除すると共に、バススイッチ（Ｂ
ＵＳ−８Ｗ）４に接続切替信号８Ｗ−８ＩＧを送出して
メモリ（ＭＢＭ）５の各バスをマイクロプロセッサ（Ｃ
ＰＵ）１の各バスに接続切替し、マイクロプロセッサ（
ＣＰＵ）１にメモリ（ＭＢＭ）５の使用を可能にする。
本発明は以上説明した様に、マイクロプロセッサ（ＣＰ
Ｕ）がメモリをアクセスしない時は、メモリがマイクロ
プロセッサ（ＣＰＵ）から切離されて、ダイレクトメモ
リアクセス（ＤＭＡ）のメモリアクセスが可能となるた
め、マイクロプロセッサのメモリアクセスとダイレクト
メモリアクセスのメモリアクセス同時に発生しない限り
、ダイレクトメモリアクセスがマイクロプロセッサのプ
ログラムの処理時間に影響を与えないため、マイクロプ
ロセッサの負荷の軽減に有効である。
Ｕ）がメモリをアクセスしない時は、メモリがマイクロ
プロセッサ（ＣＰＵ）から切離されて、ダイレクトメモ
リアクセス（ＤＭＡ）のメモリアクセスが可能となるた
め、マイクロプロセッサのメモリアクセスとダイレクト
メモリアクセスのメモリアクセス同時に発生しない限り
、ダイレクトメモリアクセスがマイクロプロセッサのプ
ログラムの処理時間に影響を与えないため、マイクロプ
ロセッサの負荷の軽減に有効である。
第１図は本発明によるダイレクトメモリアクセス方式の
構成例を示す図、第２図はメモリアクセスのタイミング
及びメモリアクセス時のメモリのパス接続状態を示す図
である。 １：ＣＰＵ（マイクロプロセッサ）、２：ｌ１０（入出
力ボート）、３：ＤＭＡ−ＣＯＮＴ（ダイレクトメモリ
アクセス制御回路）、４：ＢＵＳ−ＳＷ（バススイッチ
）、５：ＭＥＭ（メモリ）、。
構成例を示す図、第２図はメモリアクセスのタイミング
及びメモリアクセス時のメモリのパス接続状態を示す図
である。 １：ＣＰＵ（マイクロプロセッサ）、２：ｌ１０（入出
力ボート）、３：ＤＭＡ−ＣＯＮＴ（ダイレクトメモリ
アクセス制御回路）、４：ＢＵＳ−ＳＷ（バススイッチ
）、５：ＭＥＭ（メモリ）、。
Claims (1)
- マイクロプロセッサとメモリ間に、前記マイクロプロセ
ッサのメモリアクセス時に前記メモリを前記マイクロプ
ロセッサに接続するバススイッチと、このバススイッチ
と前記メモリのアクセス権を制御するダイレクトメモリ
アクセス制御回路とを備え、前記マイクロプロセ、すな
ウェイト状態にするマイクロプロセッサのレディ信号を
ダイレクトメモリアクセスのために使用することを特徴
とするマイクロプロセッサのダイレクトメモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922582A JPS58146925A (ja) | 1982-02-25 | 1982-02-25 | マイクロプロセツサのダイレクトメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922582A JPS58146925A (ja) | 1982-02-25 | 1982-02-25 | マイクロプロセツサのダイレクトメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146925A true JPS58146925A (ja) | 1983-09-01 |
Family
ID=12270272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2922582A Pending JPS58146925A (ja) | 1982-02-25 | 1982-02-25 | マイクロプロセツサのダイレクトメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419904A2 (en) * | 1989-09-29 | 1991-04-03 | Kabushiki Kaisha Toshiba | Method and system for controlling CPU wait time in computer capable of connecting externally provided input/output controller |
-
1982
- 1982-02-25 JP JP2922582A patent/JPS58146925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419904A2 (en) * | 1989-09-29 | 1991-04-03 | Kabushiki Kaisha Toshiba | Method and system for controlling CPU wait time in computer capable of connecting externally provided input/output controller |
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