JPH03201156A - 演算処理装置の制御装置 - Google Patents
演算処理装置の制御装置Info
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- JPH03201156A JPH03201156A JP34270689A JP34270689A JPH03201156A JP H03201156 A JPH03201156 A JP H03201156A JP 34270689 A JP34270689 A JP 34270689A JP 34270689 A JP34270689 A JP 34270689A JP H03201156 A JPH03201156 A JP H03201156A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 53
- 238000001514 detection method Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｃ
ｅｓｓｉｎｇＵｎｉｔ；以下、ＣＰＵとも略称する〉な
どの演算処理装置に対し待ち状態の時間であるウェイト
サイクル数を設定する演算処理装置の制御装置に関する
。
ｅｓｓｉｎｇＵｎｉｔ；以下、ＣＰＵとも略称する〉な
どの演算処理装置に対し待ち状態の時間であるウェイト
サイクル数を設定する演算処理装置の制御装置に関する
。
従来の技術
第２図は、従来の待ち時間を設定する制御装置を組込ん
だコンピュータの概略的な構成を示すブロック図である
。ｃｐｕｔには複数（ここでは３つ）の周辺装置２ａ、
２ｂ、２ｃがそれぞれ信号線３ ａ 、３ ｂ ＋ ３
ｃを介して接続されている。
だコンピュータの概略的な構成を示すブロック図である
。ｃｐｕｔには複数（ここでは３つ）の周辺装置２ａ、
２ｂ、２ｃがそれぞれ信号線３ ａ 、３ ｂ ＋ ３
ｃを介して接続されている。
また、ＣＰＵＩには２本の信号線４．５を介して制御装
置６が接続されている。
置６が接続されている。
上記コンピュータにおいて、ＣＰＵ １から信号線４を
介して制御装置６に対しウェイト要求信号が送られると
、制御装置６に内蔵されているクロック発生回路７で生
成される一定周期のクロックパルスが信号線５を介して
ＣＰＵＩに送出される。
介して制御装置６に対しウェイト要求信号が送られると
、制御装置６に内蔵されているクロック発生回路７で生
成される一定周期のクロックパルスが信号線５を介して
ＣＰＵＩに送出される。
このクロックパルスを受けて、ＣＰＵ １では待ち状態
のルーチンであるウェイトサイクルが実行される、この
場合、上記クロックパルスの周期が一定であるため、ウ
ェイトサイクルの実行回数つまりウェイトサイクル数は
どの周辺装置に対する待ち状態でも常に一定となる。
のルーチンであるウェイトサイクルが実行される、この
場合、上記クロックパルスの周期が一定であるため、ウ
ェイトサイクルの実行回数つまりウェイトサイクル数は
どの周辺装置に対する待ち状態でも常に一定となる。
発明が解決しようとする課題
一般的に上述した複数の周辺装置２ａ〜２ｃはそれぞれ
応答速度が異なる。ところが、上記制御装置では周辺装
置２ａ〜２ｃの区別なく常に一定のウェイトサイクル数
しか設定しないために、比較的に応答速度の速い周辺装
置に対しても応答速度の遅い周辺装置と同じ時間だけ待
ち状態となってしまうことになり、高速に動作できない
という問題点があった。
応答速度が異なる。ところが、上記制御装置では周辺装
置２ａ〜２ｃの区別なく常に一定のウェイトサイクル数
しか設定しないために、比較的に応答速度の速い周辺装
置に対しても応答速度の遅い周辺装置と同じ時間だけ待
ち状態となってしまうことになり、高速に動作できない
という問題点があった。
したがって、本発明の目的は、周辺装置の応答速度に応
じてＣＰＵに設定するウェイトサイクル数を可変設定す
ることのできる演算処理装置の制御装置を提供すること
である。
じてＣＰＵに設定するウェイトサイクル数を可変設定す
ることのできる演算処理装置の制御装置を提供すること
である。
課題を解決するための手段
本発明は、演算処理装置がこれに接続されている周辺装
置との信号の授受において待ち状態となるべき時間であ
るウェイトサイクル数を設定する演算処理装置の制御装
置において、 演算処理装置に接続されている複数の周辺装置にそれぞ
れ対応つけられた各アドレスと、演算処理装置から待ち
状態を要求するウェイト要求信号とともに送られてくる
待ち状態の対象である周辺装置のアドレスとを比較して
、いずれの周辺装置に対する待ち状態を要求しているの
かを確認する周辺装置識別手段と、 周辺装置識別手段によって確認された周辺装置に応じた
ウェイトサイクル数を演算処理装置に可変設定するウェ
イトサイクル数可変設定手段とを備えたことを特徴とす
る演算処理装置の制御装置である。
置との信号の授受において待ち状態となるべき時間であ
るウェイトサイクル数を設定する演算処理装置の制御装
置において、 演算処理装置に接続されている複数の周辺装置にそれぞ
れ対応つけられた各アドレスと、演算処理装置から待ち
状態を要求するウェイト要求信号とともに送られてくる
待ち状態の対象である周辺装置のアドレスとを比較して
、いずれの周辺装置に対する待ち状態を要求しているの
かを確認する周辺装置識別手段と、 周辺装置識別手段によって確認された周辺装置に応じた
ウェイトサイクル数を演算処理装置に可変設定するウェ
イトサイクル数可変設定手段とを備えたことを特徴とす
る演算処理装置の制御装置である。
作 用
本発明に従えば、周辺装置の応答速度に応じたウェイト
サイクル数を設定できるので、応答速度の速い周辺装置
に対してそれだけ演算処理装置の待ち状態を短くでき、
高速動作を実現できる。
サイクル数を設定できるので、応答速度の速い周辺装置
に対してそれだけ演算処理装置の待ち状態を短くでき、
高速動作を実現できる。
実施例
第１図は、本発明の一実施例である待ち時間設定用制御
装置を組込んだコンピュータの概略的な構成を示すブロ
ック図である。ＣＰＵＩＩには複数（ここでは３つ〉の
周辺装置１２ａ、１２ｂ。
装置を組込んだコンピュータの概略的な構成を示すブロ
ック図である。ＣＰＵＩＩには複数（ここでは３つ〉の
周辺装置１２ａ、１２ｂ。
１２ｃがそれぞれ信号線１３ａ、１３ｂ、１３ｃを介し
て接続されている。
て接続されている。
また、ＣＰＵ１１には３本の信号線１４，１５゜１６を
介して制御袋［１７が接続されている。
介して制御袋［１７が接続されている。
各周辺装置１２ ａ〜１２ｃには予めこれらを識別する
ためのアドレスがそれぞれ与えられており、任意の１つ
の周辺装置に対する待ち状態を要求するとき、ＣＰＵ１
１は信号線１６を介してその周辺装置のアドレスを制御
装置１７に与える機能を持つ。
ためのアドレスがそれぞれ与えられており、任意の１つ
の周辺装置に対する待ち状態を要求するとき、ＣＰＵ１
１は信号線１６を介してその周辺装置のアドレスを制御
装置１７に与える機能を持つ。
上記制御装置１７には、アドレス一致検出回路１８と可
変クロック発生回路１９とが内蔵されている。アドレス
一致検出回路１８は、各周辺装置１２ａ〜１２ｃに対応
付けられるそれぞれのアドレスとＣＰＵＩＩから送られ
てくるアドレスとを比較して、送られてくるアドレスが
どの周辺装置のアドレスと一致しているかを判定する機
能を持つ、つまり、アドレス一致検出回路１８は、どの
周辺装置を対象とする待ち状態の要求がされたかを確認
する働きを担う回路である。また、可変クロック発生回
路１９は、ＣＰＵ１１のウェイトサイクル数を設定する
ためのクロックとしてアドレス検出回路１８によって確
認された周辺装置に応じた周期に可変設定したクロック
を生威し、これを信号線１４を介してＣＰＵ１１に与え
る機能を持つ、つまり、可変クロック発生回路１９は、
待ち状態の対象となる周辺装置の応答速度が遠い場合に
は、それに応じてウェイトサイクル数を小さく設定し、
逆に待ち状態の対象となる周辺装置の応答速度が遅い場
合には、それに応じてウェイトサイクル数を大きく設定
する働きを担う回路である。
変クロック発生回路１９とが内蔵されている。アドレス
一致検出回路１８は、各周辺装置１２ａ〜１２ｃに対応
付けられるそれぞれのアドレスとＣＰＵＩＩから送られ
てくるアドレスとを比較して、送られてくるアドレスが
どの周辺装置のアドレスと一致しているかを判定する機
能を持つ、つまり、アドレス一致検出回路１８は、どの
周辺装置を対象とする待ち状態の要求がされたかを確認
する働きを担う回路である。また、可変クロック発生回
路１９は、ＣＰＵ１１のウェイトサイクル数を設定する
ためのクロックとしてアドレス検出回路１８によって確
認された周辺装置に応じた周期に可変設定したクロック
を生威し、これを信号線１４を介してＣＰＵ１１に与え
る機能を持つ、つまり、可変クロック発生回路１９は、
待ち状態の対象となる周辺装置の応答速度が遠い場合に
は、それに応じてウェイトサイクル数を小さく設定し、
逆に待ち状態の対象となる周辺装置の応答速度が遅い場
合には、それに応じてウェイトサイクル数を大きく設定
する働きを担う回路である。
なお、ＣＰＵＩＩからのウェイト要求信号は信号線１５
を介して制御装置１７に与えられる。
を介して制御装置１７に与えられる。
次に、上記コンピュータにおける制御装置１７の動作に
ついて説明する。
ついて説明する。
ここでは例えば５１周辺装置１２ａ、１２ｂは比較的応
答速度が遅くウェイトサイクル数２で動作可能であり、
残る１つの周辺装ｆｆ１２ｃは比較的応答速度が速くウ
ェイトサイクル数１で動作可能であるものとする。
答速度が遅くウェイトサイクル数２で動作可能であり、
残る１つの周辺装ｆｆ１２ｃは比較的応答速度が速くウ
ェイトサイクル数１で動作可能であるものとする。
この条件で、ＣＰＵＩＩから信号線１５を介してウェイ
ト要求信号が、また信号線１６を介して周辺装置１２ａ
または周辺装置１２ｂのアドレスが制御装置１７に対し
送られるとくつまり、ＣＰｏｌｌは周辺装置１２ａまた
は周辺装置１２ｂを対象とした待ち状態を要求している
〉、制御装置１７に内蔵されているアドレス一致検出回
路１８は送られてきたアドレスがいずれの周辺装置のも
のであるかを確認する。
ト要求信号が、また信号線１６を介して周辺装置１２ａ
または周辺装置１２ｂのアドレスが制御装置１７に対し
送られるとくつまり、ＣＰｏｌｌは周辺装置１２ａまた
は周辺装置１２ｂを対象とした待ち状態を要求している
〉、制御装置１７に内蔵されているアドレス一致検出回
路１８は送られてきたアドレスがいずれの周辺装置のも
のであるかを確認する。
これに応じて、制御装２１７に内蔵されている可変クロ
ック発生回路１９は、上記アドレス一致検出回路１８で
確認された周辺装ｆｆ（つまり周辺装置１２ａまたは周
辺装置１１２ｂ）に対応する周期のクロックパルスつま
りウェイトサイクル数２に相当するクロックパルスを生
成し、これが信号線１４を介してＣＰＵ１１に送出され
る。
ック発生回路１９は、上記アドレス一致検出回路１８で
確認された周辺装ｆｆ（つまり周辺装置１２ａまたは周
辺装置１１２ｂ）に対応する周期のクロックパルスつま
りウェイトサイクル数２に相当するクロックパルスを生
成し、これが信号線１４を介してＣＰＵ１１に送出され
る。
このクロックパルスを受けて、ＣＰＵ１１では待ち状態
のルーチンであるウェイトサイクルが２回実行される。
のルーチンであるウェイトサイクルが２回実行される。
一方、周辺装置１２ｃのアドレスがＣＰＵＩＩから制御
装置１７に送られる場合には、上記可変クロック発生回
路１９はこの周辺装置１２ｃに対応する周期のクロック
パルスつまりウェイトサイクル数１に相当するクロック
パルスを生成し、これがＣＰＵＩＩに送出される。
装置１７に送られる場合には、上記可変クロック発生回
路１９はこの周辺装置１２ｃに対応する周期のクロック
パルスつまりウェイトサイクル数１に相当するクロック
パルスを生成し、これがＣＰＵＩＩに送出される。
このクロックパルスを受けて、ＣＰＵ１１では待ち状態
のルーチンであるウェイトサイクルが１回だけ実行され
る。すなわち、各周辺装置１２ａ〜１２ｃの応答速度に
応じてＣＰＵＩＩの待ち状態の時間は可変設定されるこ
とになる。
のルーチンであるウェイトサイクルが１回だけ実行され
る。すなわち、各周辺装置１２ａ〜１２ｃの応答速度に
応じてＣＰＵＩＩの待ち状態の時間は可変設定されるこ
とになる。
発明の効果
以上のように、本発明の制御装置によれば、周辺装置の
応答速度に応じて演算処理装置に設定するウェイトサイ
クル数を変えられるように構成しているので、応答速度
の速い周辺装置に対してそれだけ演算処理装置の待ち状
態を短くでき、高速動作を実現できる。
応答速度に応じて演算処理装置に設定するウェイトサイ
クル数を変えられるように構成しているので、応答速度
の速い周辺装置に対してそれだけ演算処理装置の待ち状
態を短くでき、高速動作を実現できる。
第１図は本発明の一実施例である待ち時間設定用制御装
置を組込んだコンピュータの概略的な構成を示すブロッ
ク図、第２図は従来の待ち時間設定用設定装置を組込ん
だコンピュータの概略的な構成を示すブロック図である
。 １１−ＣＰ Ｕ、１２ａ〜１２Ｃ・・・周辺装置、１７
・・・制御装置、１８・・・アドレス一致検出回路、１
９・・可変クロック発生回路
置を組込んだコンピュータの概略的な構成を示すブロッ
ク図、第２図は従来の待ち時間設定用設定装置を組込ん
だコンピュータの概略的な構成を示すブロック図である
。 １１−ＣＰ Ｕ、１２ａ〜１２Ｃ・・・周辺装置、１７
・・・制御装置、１８・・・アドレス一致検出回路、１
９・・可変クロック発生回路
Claims (1)
- 【特許請求の範囲】 演算処理装置がこれに接続されている周辺装置との信号
の授受において待ち状態となるべき時間であるウエイト
サイクル数を設定する演算処理装置の制御装置において
、 演算処理装置に接続されている複数の周辺装置にそれぞ
れ対応つけられた各アドレスと、演算処理装置から待ち
状態を要求するウエイト要求信号とともに送られてくる
待ち状態の対象である周辺装置のアドレスとを比較して
、いずれの周辺装置に対する待ち状態を要求しているの
かを確認する周辺装置識別手段と、 周辺装置識別手段によって確認された周辺装置に応じた
ウエイトサイクル数を演算処理装置に可変設定するウエ
トサイクル数可変設定手段とを備えたことを特徴とする
演算処理装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34270689A JPH03201156A (ja) | 1989-12-28 | 1989-12-28 | 演算処理装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34270689A JPH03201156A (ja) | 1989-12-28 | 1989-12-28 | 演算処理装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201156A true JPH03201156A (ja) | 1991-09-03 |
Family
ID=18355863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34270689A Pending JPH03201156A (ja) | 1989-12-28 | 1989-12-28 | 演算処理装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830551A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | ウエイト制御方式 |
| US7978750B2 (en) | 2005-03-29 | 2011-07-12 | Fujitsu Semiconductor Limited | Microcontroller |
-
1989
- 1989-12-28 JP JP34270689A patent/JPH03201156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830551A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | ウエイト制御方式 |
| US7978750B2 (en) | 2005-03-29 | 2011-07-12 | Fujitsu Semiconductor Limited | Microcontroller |
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