JP3129397B2 - マイクロコンピュータ用エミュレーション装置 - Google Patents
マイクロコンピュータ用エミュレーション装置Info
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- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3632—Software debugging of specific synchronisation aspects
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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- Computer Hardware Design (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを含む集積回路を評価するためのエミュレーション
装置及びエミュレーション方法に関する。
ータを含む集積回路を評価するためのエミュレーション
装置及びエミュレーション方法に関する。
【０００２】
【従来の技術】一般に、この種のエミュレーション装置
は、プログラムを作成する際に、或いは、プログラムを
デバッグする際に使用され、評価されるべき集積回路と
疑似的に同じ動作を行う機能（以下、疑似動作機能と呼
ぶ）と共に、プログラムの実行、中断、中断後の集積回
路内部の状態確認、状態変更等（以下、評価機能と呼
ぶ）をも備えている。このようなエミュレーション装置
は、ターゲットとなる外部回路に接続され、当該外部回
路との間で、データ及び命令を授受することにより、上
記した集積回路の疑似動作及び評価が実行される。
は、プログラムを作成する際に、或いは、プログラムを
デバッグする際に使用され、評価されるべき集積回路と
疑似的に同じ動作を行う機能（以下、疑似動作機能と呼
ぶ）と共に、プログラムの実行、中断、中断後の集積回
路内部の状態確認、状態変更等（以下、評価機能と呼
ぶ）をも備えている。このようなエミュレーション装置
は、ターゲットとなる外部回路に接続され、当該外部回
路との間で、データ及び命令を授受することにより、上
記した集積回路の疑似動作及び評価が実行される。
【０００３】ここで、エミュレーション装置によって、
エミュレーションされるべき集積回路には、マイクロコ
ンピュータのように、ＣＰＵ部及び周辺部とを備えたも
のがある。このようなマイクロコンピュータをエミュレ
ーションするエミュレーション装置として、マイクロコ
ンピュータのＣＰＵ部及び周辺部に対応してＣＰＵ評価
部と周辺評価部とを個別に備えたものがある。この場
合、ＣＰＵ評価部と周辺部評価部とは、個々にチップ化
されており、以下、チップ化されたＣＰＵ評価部と周辺
評価部とをそれぞれＣＰＵ評価チップ及び周辺評価チッ
プと呼ぶ。
エミュレーションされるべき集積回路には、マイクロコ
ンピュータのように、ＣＰＵ部及び周辺部とを備えたも
のがある。このようなマイクロコンピュータをエミュレ
ーションするエミュレーション装置として、マイクロコ
ンピュータのＣＰＵ部及び周辺部に対応してＣＰＵ評価
部と周辺評価部とを個別に備えたものがある。この場
合、ＣＰＵ評価部と周辺部評価部とは、個々にチップ化
されており、以下、チップ化されたＣＰＵ評価部と周辺
評価部とをそれぞれＣＰＵ評価チップ及び周辺評価チッ
プと呼ぶ。
【０００４】上記したように、ＣＰＵ評価チップ及び周
辺評価チップとを備えたエミュレーション装置では、応
用機器に応じて異なる周辺機能を内蔵したマイクロコン
ピュータを開発、製品化する際に、ＣＰＵ部は各製品で
共通化して周辺機能のみ変更、追加して対応する場合が
殆どである。このようなマイクロコンピュータの場合、
ＣＰＵ評価チップはそのまま流用し、周辺評価チップを
これと切り離して用意することで、容易にエミュレーシ
ョンを実現できると言う利点がある。
辺評価チップとを備えたエミュレーション装置では、応
用機器に応じて異なる周辺機能を内蔵したマイクロコン
ピュータを開発、製品化する際に、ＣＰＵ部は各製品で
共通化して周辺機能のみ変更、追加して対応する場合が
殆どである。このようなマイクロコンピュータの場合、
ＣＰＵ評価チップはそのまま流用し、周辺評価チップを
これと切り離して用意することで、容易にエミュレーシ
ョンを実現できると言う利点がある。
【０００５】より具体的に言えば、エミュレーション装
置のＣＰＵ評価チップには、クロック信号を発生するク
ロック発生器、及び、対象となるマイクロコンピュータ
のＣＰＵ部をエミュレーションする評価用ＣＰＵとが備
えられている。他方、周辺評価チップには、ＣＰＵ評価
チップから与えられるクロック信号を受け、当該クロッ
ク信号を各周辺部に対応した周辺部用クロックに分周す
る分周器を有する評価用周辺機能部が評価の対象となる
周辺部に対応して設けられると共に、ＣＰＵも設けられ
ている。この構成の周辺評価チップは、エミュレーショ
ンの際、評価用周辺機能部は、分周器のほか、カウンタ
ー、タイマー等を有し、ＣＰＵ評価用チップとバスを介
して接続され、周辺評価チップに設けられたＣＰＵ自体
は、エミュレーションの際には使用されない。
置のＣＰＵ評価チップには、クロック信号を発生するク
ロック発生器、及び、対象となるマイクロコンピュータ
のＣＰＵ部をエミュレーションする評価用ＣＰＵとが備
えられている。他方、周辺評価チップには、ＣＰＵ評価
チップから与えられるクロック信号を受け、当該クロッ
ク信号を各周辺部に対応した周辺部用クロックに分周す
る分周器を有する評価用周辺機能部が評価の対象となる
周辺部に対応して設けられると共に、ＣＰＵも設けられ
ている。この構成の周辺評価チップは、エミュレーショ
ンの際、評価用周辺機能部は、分周器のほか、カウンタ
ー、タイマー等を有し、ＣＰＵ評価用チップとバスを介
して接続され、周辺評価チップに設けられたＣＰＵ自体
は、エミュレーションの際には使用されない。
【０００６】このことからも明らかな通り、従来のエミ
ュレーション装置は、ＣＰＵ評価チップ内に設けられた
クロック信号を周辺評価チップに供給し、周辺評価チッ
プはＣＰＵ評価チップからのクロック信号に従属する形
で、エミュレーション動作を行う。
ュレーション装置は、ＣＰＵ評価チップ内に設けられた
クロック信号を周辺評価チップに供給し、周辺評価チッ
プはＣＰＵ評価チップからのクロック信号に従属する形
で、エミュレーション動作を行う。
【０００７】
【発明が解決しようとする課題】ここで、エミュレーシ
ョンされるべきマイクロコンピュータにおけるＣＰＵ部
のクロック信号の繰返周波数は、高速化する傾向にあ
り、場合によっては、数年の間に、１桁以上、速くにな
ることもまれではない。また、マイクロコンピュータに
おける改良が、ＣＰＵ部におけるクロック信号の高速化
だけに止まっていることも多い。
ョンされるべきマイクロコンピュータにおけるＣＰＵ部
のクロック信号の繰返周波数は、高速化する傾向にあ
り、場合によっては、数年の間に、１桁以上、速くにな
ることもまれではない。また、マイクロコンピュータに
おける改良が、ＣＰＵ部におけるクロック信号の高速化
だけに止まっていることも多い。
【０００８】他方、マイクロコンピュータの周辺部にお
ける周辺部用クロック信号の繰返周波数は、当該周辺部
に接続されるべき種々の入出力機器の動作速度との整合
性の関係上、ＣＰＵ部におけるクロック信号に比較し
て、それほど大きく変化しない場合が多い。
ける周辺部用クロック信号の繰返周波数は、当該周辺部
に接続されるべき種々の入出力機器の動作速度との整合
性の関係上、ＣＰＵ部におけるクロック信号に比較し
て、それほど大きく変化しない場合が多い。
【０００９】上記したように、ＣＰＵ評価チップのクロ
ック信号によって、周辺評価チップを動作させる構成で
は、マイクロコンピュータのＣＰＵ部におけるクロック
信号が変化すると、ＣＰＵ評価チップ自身を流用するこ
とができなくなってしまう。したがって、クロック信号
の変更の際には、周辺評価チップの変更に止まらず、Ｃ
ＰＵ評価チップをも同時に、変更しなければならない。
しかし、ＣＰＵ部におけるクロック信号の高速化と、周
辺部におけるクロック信号の高速化とに差があることを
考慮すると、ＣＰＵ評価チップ及び周辺評価チップの双
方を、ＣＰＵ部におけるクロック信号の変化の度毎に、
設計し直し、取り替えることは、設計の面でも却って不
利であり、また、経済性の面でも難点がある。
ック信号によって、周辺評価チップを動作させる構成で
は、マイクロコンピュータのＣＰＵ部におけるクロック
信号が変化すると、ＣＰＵ評価チップ自身を流用するこ
とができなくなってしまう。したがって、クロック信号
の変更の際には、周辺評価チップの変更に止まらず、Ｃ
ＰＵ評価チップをも同時に、変更しなければならない。
しかし、ＣＰＵ部におけるクロック信号の高速化と、周
辺部におけるクロック信号の高速化とに差があることを
考慮すると、ＣＰＵ評価チップ及び周辺評価チップの双
方を、ＣＰＵ部におけるクロック信号の変化の度毎に、
設計し直し、取り替えることは、設計の面でも却って不
利であり、また、経済性の面でも難点がある。
【００１０】特開平２−８２３７７号公報では、この種
のマイクロコンピュータ用エミュレーション装置として
動作する半導体集積回路が提案されているが、この提案
では、２つの評価チップをモード切替信号によって切り
替えることを開示しているだけで、クロック信号の変更
については、何等、考慮していない。
のマイクロコンピュータ用エミュレーション装置として
動作する半導体集積回路が提案されているが、この提案
では、２つの評価チップをモード切替信号によって切り
替えることを開示しているだけで、クロック信号の変更
については、何等、考慮していない。
【００１１】本発明の目的は、ＣＰＵ評価チップ、或い
は、周辺評価チップにおけるクロック信号が変化して
も、いずれか一方の評価チップだけを変えるだけで、ク
ロック信号の変化に対処できるマイクロコンピュータ用
エミュレーション装置を提供することである。
は、周辺評価チップにおけるクロック信号が変化して
も、いずれか一方の評価チップだけを変えるだけで、ク
ロック信号の変化に対処できるマイクロコンピュータ用
エミュレーション装置を提供することである。
【００１２】本発明の更に具体的な目的は、ＣＰＵ評価
チップを変えることなく、周辺評価チップを変えるだけ
で、ＣＰＵ評価チップのクロック信号の変更に対処でき
るマイクロコンピュータ用エミュレーション装置を提供
することである。
チップを変えることなく、周辺評価チップを変えるだけ
で、ＣＰＵ評価チップのクロック信号の変更に対処でき
るマイクロコンピュータ用エミュレーション装置を提供
することである。
【００１３】本発明の他の目的は、クロック信号の変更
に柔軟に対処できるエミュレーション方法を提供するこ
とである。
に柔軟に対処できるエミュレーション方法を提供するこ
とである。
【００１４】
【課題を解決するための手段】本発明によれば、中央処
理装置部（以下、ＣＰＵ部と呼ぶ）及び周辺部を有する
マイクロコンピュータに使用され、前記ＣＰＵ部を評価
するためのＣＰＵ評価部と、前記周辺部を評価するため
の周辺評価部とを備えたマイクロコンピュータ用エミュ
レーション装置において、前記周辺評価部は、システム
クロックを発生するクロック発生回路を備え、前記クロ
ック発生回路から前記ＣＰＵ評価部へ信号線を介して伝
え、前記ＣＰＵ評価部は、伝えられた前記システムクロ
ック信号によってエミュレーション動作することを特徴
とするマイクロコンピュータ用エミュレーション装置が
得られる。
理装置部（以下、ＣＰＵ部と呼ぶ）及び周辺部を有する
マイクロコンピュータに使用され、前記ＣＰＵ部を評価
するためのＣＰＵ評価部と、前記周辺部を評価するため
の周辺評価部とを備えたマイクロコンピュータ用エミュ
レーション装置において、前記周辺評価部は、システム
クロックを発生するクロック発生回路を備え、前記クロ
ック発生回路から前記ＣＰＵ評価部へ信号線を介して伝
え、前記ＣＰＵ評価部は、伝えられた前記システムクロ
ック信号によってエミュレーション動作することを特徴
とするマイクロコンピュータ用エミュレーション装置が
得られる。
【００１５】更に、本発明によれば、ＣＰＵ評価用チッ
プと、周辺部評価用チップとを備えたエミュレーション
装置に使用されるエミュレーション方法において、周辺
評価用チップ内に、システムクロックを発生するクロッ
ク発生回路を設けておき、このクロック発生回路からの
システムクロックを前記周辺評価用チップ内のクロック
発生回路から前記ＣＰＵ評価用チップに、直接供給し、
前記ＣＰＵ評価用チップは、前記クロック発生回路から
送られてきたシステムクロックによって、エミュレーシ
ョン動作を行うことを特徴とするマイクロコンピュータ
用エミュレーション方法が得られる。
プと、周辺部評価用チップとを備えたエミュレーション
装置に使用されるエミュレーション方法において、周辺
評価用チップ内に、システムクロックを発生するクロッ
ク発生回路を設けておき、このクロック発生回路からの
システムクロックを前記周辺評価用チップ内のクロック
発生回路から前記ＣＰＵ評価用チップに、直接供給し、
前記ＣＰＵ評価用チップは、前記クロック発生回路から
送られてきたシステムクロックによって、エミュレーシ
ョン動作を行うことを特徴とするマイクロコンピュータ
用エミュレーション方法が得られる。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態に係るエミュレーション装置を説明する。
実施の形態に係るエミュレーション装置を説明する。
【００１７】図１を参照すると、本発明に係るエミュレ
ーション装置の概略構成が示されており、図示されたエ
ミュレーション装置は、対象となるマイクロコンピュー
タのＣＰＵに対応して設けられたＣＰＵ評価チップ１０
と、マイクロコンピュータの周辺部に対応して設けられ
た周辺評価チップ１１とにより構成されている。
ーション装置の概略構成が示されており、図示されたエ
ミュレーション装置は、対象となるマイクロコンピュー
タのＣＰＵに対応して設けられたＣＰＵ評価チップ１０
と、マイクロコンピュータの周辺部に対応して設けられ
た周辺評価チップ１１とにより構成されている。
【００１８】図示されたＣＰＵ評価チップ１０には、評
価用ＣＰＵ１０１及びバッファ１０２だけが示されてい
るが、エミュレーションに必要な処理を行うためのプロ
グラムを格納するメモリ等が備えられていることは、言
うまでもない。尚、ＣＰＵ評価チップ１０内におけるク
ロック発生器は、省略されても良い。
価用ＣＰＵ１０１及びバッファ１０２だけが示されてい
るが、エミュレーションに必要な処理を行うためのプロ
グラムを格納するメモリ等が備えられていることは、言
うまでもない。尚、ＣＰＵ評価チップ１０内におけるク
ロック発生器は、省略されても良い。
【００１９】一方、周辺評価チップ１１は、１００ＭＨ
ｚ程度の繰返周波数を有するクロック信号ｃｋをシステ
ムクロック信号として発生するクロック発生回路１１
０、マイクロコンピュータの周辺部（ここでは、第１及
び第２の周辺部を有しているものとする）に対応した第
１及び第２の周辺制御部１１１及び１１２、及び、バッ
ファ１１３とを備えている。第１及び第２の周辺制御部
１１１及び１１２は、シリアルインターフェース、タイ
マー等を有しており、クロック発生回路１１０からのシ
ステムクロック信号は第１及び第２の周辺制御部１１
１、及び、１１２の前段に設けられた分周器１１４及び
１１５によって分周された後、第１及び第２の周辺制御
部１１１及び１１２に与えられ、当該第１及び第２の周
辺制御部１１１及び１１２に対応して設けられたポート
を介して、マイクロコンピュータの周辺部（図示せず）
に送出される。
ｚ程度の繰返周波数を有するクロック信号ｃｋをシステ
ムクロック信号として発生するクロック発生回路１１
０、マイクロコンピュータの周辺部（ここでは、第１及
び第２の周辺部を有しているものとする）に対応した第
１及び第２の周辺制御部１１１及び１１２、及び、バッ
ファ１１３とを備えている。第１及び第２の周辺制御部
１１１及び１１２は、シリアルインターフェース、タイ
マー等を有しており、クロック発生回路１１０からのシ
ステムクロック信号は第１及び第２の周辺制御部１１
１、及び、１１２の前段に設けられた分周器１１４及び
１１５によって分周された後、第１及び第２の周辺制御
部１１１及び１１２に与えられ、当該第１及び第２の周
辺制御部１１１及び１１２に対応して設けられたポート
を介して、マイクロコンピュータの周辺部（図示せず）
に送出される。
【００２０】ここで、クロック発生回路１１０からのシ
ステムクロック信号は、バッファ１１３、信号線１４、
及び、１０２を介して、ＣＰＵ評価チップ１０の評価用
ＣＰＵ１０１に、システムクロックとして送出される。
図に示されているように、評価用ＣＰＵ１０１は、周辺
評価チップ１１の第１及び第２の周辺制御部１１１及び
１１２と、バス１５を介して接続されており、当該バス
１５を通して、命令及びデータの送受が行われる。
ステムクロック信号は、バッファ１１３、信号線１４、
及び、１０２を介して、ＣＰＵ評価チップ１０の評価用
ＣＰＵ１０１に、システムクロックとして送出される。
図に示されているように、評価用ＣＰＵ１０１は、周辺
評価チップ１１の第１及び第２の周辺制御部１１１及び
１１２と、バス１５を介して接続されており、当該バス
１５を通して、命令及びデータの送受が行われる。
【００２１】図示された構成のエミュレーション装置で
は、周辺評価チップ１１内のクロック発生回路１１０が
起動されて、システムクロック信号ｃｋを発生させ、エ
ミュレーション動作が開始される。この場合、システム
クロック信号ｃｋは信号線１４を通して、ＣＰＵ評価チ
ップ１０内の評価用ＣＰＵ１０１に供給され、このシス
テムクロック信号ｃｋにしたがってＣＰＵ評価チップ１
０はエミュレーション用のプログラムを実行する。他
方、当該システムクロック信号ｃｋは、周辺評価チップ
１１内のクロック発生回路１１０から分周器１１４及び
１１５に与えられ、これらの分周器１１４及び１１５で
分周された後、第１及び第２の周辺制御部１１１及び１
１２に与えられる。分周されたクロック信号を受けた第
１及び第２の周辺制御部１１１及び１１２は、対応する
周辺部に周辺クロック信号を送出すると共に、各周辺ク
ロック信号にしたがって、評価用ＣＰＵ１０１からの命
令及びデータを処理し、周辺部のエミュレーションを行
う。
は、周辺評価チップ１１内のクロック発生回路１１０が
起動されて、システムクロック信号ｃｋを発生させ、エ
ミュレーション動作が開始される。この場合、システム
クロック信号ｃｋは信号線１４を通して、ＣＰＵ評価チ
ップ１０内の評価用ＣＰＵ１０１に供給され、このシス
テムクロック信号ｃｋにしたがってＣＰＵ評価チップ１
０はエミュレーション用のプログラムを実行する。他
方、当該システムクロック信号ｃｋは、周辺評価チップ
１１内のクロック発生回路１１０から分周器１１４及び
１１５に与えられ、これらの分周器１１４及び１１５で
分周された後、第１及び第２の周辺制御部１１１及び１
１２に与えられる。分周されたクロック信号を受けた第
１及び第２の周辺制御部１１１及び１１２は、対応する
周辺部に周辺クロック信号を送出すると共に、各周辺ク
ロック信号にしたがって、評価用ＣＰＵ１０１からの命
令及びデータを処理し、周辺部のエミュレーションを行
う。
【００２２】図２を参照すると、本発明の実施の形態に
係るエミュレーション装置のより具体的な構成例が示さ
れており、ＣＰＵ評価チップ１０、及び、周辺評価用チ
ップ１１とを備えている。図示された周辺評価チップ１
１は、Ｉ／Ｏチップ１６及びターゲットに接続されるポ
ート１７とを備え、Ｉ／Ｏチップ１６は、図１に示され
た第１及び第２の周辺制御部１１１、１１２（図２では
図示せず）、並びに、クロック発生回路（ＣＧ）１１０
を含んでいる。
係るエミュレーション装置のより具体的な構成例が示さ
れており、ＣＰＵ評価チップ１０、及び、周辺評価用チ
ップ１１とを備えている。図示された周辺評価チップ１
１は、Ｉ／Ｏチップ１６及びターゲットに接続されるポ
ート１７とを備え、Ｉ／Ｏチップ１６は、図１に示され
た第１及び第２の周辺制御部１１１、１１２（図２では
図示せず）、並びに、クロック発生回路（ＣＧ）１１０
を含んでいる。
【００２３】他方、ＣＰＵ評価チップ１０は、評価用Ｃ
ＰＵ１０１、エミュレーションに必要な各種の命令及び
データを格納する内蔵メモリ、並びに、Ｉ／Ｏチップ１
６とのインタフェースとして動作するバッファ１０２を
備えている。また、図示されたＣＰＵ評価チップ１０
は、外部メモリ２１と接続されており、外部メモリ２１
はエミュレーションメモリ部、モニタメモリ部、タグイ
ベントメモリ部等を有している。
ＰＵ１０１、エミュレーションに必要な各種の命令及び
データを格納する内蔵メモリ、並びに、Ｉ／Ｏチップ１
６とのインタフェースとして動作するバッファ１０２を
備えている。また、図示されたＣＰＵ評価チップ１０
は、外部メモリ２１と接続されており、外部メモリ２１
はエミュレーションメモリ部、モニタメモリ部、タグイ
ベントメモリ部等を有している。
【００２４】ここで、Ｉ／Ｏチップ１６からのクロック
信号は、信号線１４及びバッファ１０２を介してＣＰＵ
評価チップ１０に与えられる一方、Ｉ／Ｏチップ１６内
の第１及び第２の周辺制御部に設けられた分周器により
分周された後、ポート１７に送出される。ＣＰＵ評価チ
ップ１０は、評価用ＣＰＵ１０１の制御の下に、周辺評
価チップ１１から与えられるシステムクロック信号、及
び、予め定められた手順にしたがって、当該ＣＰＵ評価
チップ１０に接続されている外部ＣＰＵのエミュレーシ
ョンを行う。
信号は、信号線１４及びバッファ１０２を介してＣＰＵ
評価チップ１０に与えられる一方、Ｉ／Ｏチップ１６内
の第１及び第２の周辺制御部に設けられた分周器により
分周された後、ポート１７に送出される。ＣＰＵ評価チ
ップ１０は、評価用ＣＰＵ１０１の制御の下に、周辺評
価チップ１１から与えられるシステムクロック信号、及
び、予め定められた手順にしたがって、当該ＣＰＵ評価
チップ１０に接続されている外部ＣＰＵのエミュレーシ
ョンを行う。
【００２５】前述したように、ＣＰＵ評価チップ１０は
疑似的に外部ＣＰＵと同じ動作を行えると共に、任意の
プログラムアドレスからのプログラム実行及び中断、中
断後の外部ＣＰＵの内部状態の確認、状態の変更、外部
ＣＰＵの命令の実行状態のトレース等（これらの機能を
評価機能と呼ぶ）を有しており、これらの評価機能自体
は、クロック信号の繰返周波数が変わっても変更されな
いことが多い。
疑似的に外部ＣＰＵと同じ動作を行えると共に、任意の
プログラムアドレスからのプログラム実行及び中断、中
断後の外部ＣＰＵの内部状態の確認、状態の変更、外部
ＣＰＵの命令の実行状態のトレース等（これらの機能を
評価機能と呼ぶ）を有しており、これらの評価機能自体
は、クロック信号の繰返周波数が変わっても変更されな
いことが多い。
【００２６】図１及び図２に示された例のように、周辺
評価チップ１６において、クロック信号を発生し、この
クロック信号に従属させて、ＣＰＵ評価チップ１０を動
作させることにより、クロック信号の繰返周波数が変わ
っても、周辺評価チップ１６だけを変えるだけで、クロ
ック信号の変更に対応できる。
評価チップ１６において、クロック信号を発生し、この
クロック信号に従属させて、ＣＰＵ評価チップ１０を動
作させることにより、クロック信号の繰返周波数が変わ
っても、周辺評価チップ１６だけを変えるだけで、クロ
ック信号の変更に対応できる。
【００２７】このように、クロック信号を周辺評価チッ
プ１６からＣＰＵ評価チップ１０に供給する構成では、
クロック信号の送出、停止を行うためのクロック制御信
号が必要になるが、このクロック制御信号を周辺評価チ
ップ１６からＣＰＵ評価チップ１０に与える場合には、
周辺評価チップ１６とＣＰＵ評価チップ１０の間に設け
られた既存の制御線、例えば、スタンバイを指示する制
御線を利用すれば、周辺評価チップ１６及びＣＰＵ評価
チップ１０との間の配線を増加させる必要はない。
プ１６からＣＰＵ評価チップ１０に供給する構成では、
クロック信号の送出、停止を行うためのクロック制御信
号が必要になるが、このクロック制御信号を周辺評価チ
ップ１６からＣＰＵ評価チップ１０に与える場合には、
周辺評価チップ１６とＣＰＵ評価チップ１０の間に設け
られた既存の制御線、例えば、スタンバイを指示する制
御線を利用すれば、周辺評価チップ１６及びＣＰＵ評価
チップ１０との間の配線を増加させる必要はない。
【００２８】上記した実施の形態では、周辺評価チップ
１１内のクロック発生回路１１０によって、直接、１０
０ＭＨｚのシステムクロック信号を発生させる場合につ
いて説明したが、本発明は、何等、これに限定されず、
例えば、クロック発生回路１１０によって、周辺制御用
低周波のクロック信号を発生し、分周器１１４、１１５
を介することなく、直接、第１及び第２の周辺制御部１
１１、１１２に与え、他方、ＣＰＵ評価チップには、周
辺制御用低周波クロック信号をＰＬＬ等で逓倍して、シ
ステムクロック信号として送出する構成を採用しても良
い。
１１内のクロック発生回路１１０によって、直接、１０
０ＭＨｚのシステムクロック信号を発生させる場合につ
いて説明したが、本発明は、何等、これに限定されず、
例えば、クロック発生回路１１０によって、周辺制御用
低周波のクロック信号を発生し、分周器１１４、１１５
を介することなく、直接、第１及び第２の周辺制御部１
１１、１１２に与え、他方、ＣＰＵ評価チップには、周
辺制御用低周波クロック信号をＰＬＬ等で逓倍して、シ
ステムクロック信号として送出する構成を採用しても良
い。
【００２９】
【発明の効果】本発明では、周辺評価チップ及びＣＰＵ
評価チップとを備えたエミュレーション装置において、
クロック信号の繰返周波数の変更の度毎に、複雑な評価
機能を有するＣＰＵ評価チップを変えることなく、周辺
評価チップのみを変更するとによって、簡単に繰返周波
数の変更に対応できると言う利点がある。
評価チップとを備えたエミュレーション装置において、
クロック信号の繰返周波数の変更の度毎に、複雑な評価
機能を有するＣＰＵ評価チップを変えることなく、周辺
評価チップのみを変更するとによって、簡単に繰返周波
数の変更に対応できると言う利点がある。
【図１】本発明に係るマイクロコンピュータ用エミュレ
ーション装置の原理的な構成を示すブロック図である。
ーション装置の原理的な構成を示すブロック図である。
【図２】本発明に係るエミュレーション装置をより具体
的に説明するためのブロック図である。
的に説明するためのブロック図である。
１０ ＣＰＵ評価チップ １１ 周辺評価チップ １０１ 評価用ＣＰＵ １０２ バッファ １１０ クロック発生回路 １１１ 第１の周辺制御部 １１２ 第２の周辺制御部 １１３ バッファ １４ 信号線 １６ Ｉ／Ｏチップ １７ ポート ２１ 外部メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/34 G06F 15/78
Claims (7)
- 【請求項１】 中央処理装置部（以下、ＣＰＵ部と呼
ぶ）及び周辺部を有するマイクロコンピュータに使用さ
れ、前記ＣＰＵ部を評価するためのＣＰＵ評価部と、前
記周辺部を評価するための周辺評価部とを備えたマイク
ロコンピュータ用エミュレーション装置において、前記
周辺評価部は、システムクロックを発生するクロック発
生回路を備え、前記クロック発生回路から前記ＣＰＵ評
価部へ信号線を介して伝え、前記ＣＰＵ評価部は、伝え
られた前記システムクロック信号によってエミュレーシ
ョン動作することを特徴とするマイクロコンピュータ用
エミュレーション装置。 - 【請求項２】 請求項１において、前記ＣＰＵ評価部及
び前記周辺評価部はそれぞれチップ化されていることを
特徴とするマイクロコンピュータ用エミュレーション装
置。 - 【請求項３】 請求項２において、前記周辺評価部は、
前記システムクロックを分周して、前記マイクロコンピ
ュータの周辺部に供給すると共に、周辺部を制御する周
辺制御段を備えていることを特徴とするマイクロコンピ
ュータ用エミュレーション装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、前記
ＣＰＵ評価部は、マイクロコンピュータのＣＰＵ部を評
価するための評価用ＣＰＵ及び内蔵メモリとを備え、前
記システムクロックは評価用ＣＰＵに与えられることを
特徴とするマイクロコンピュータ用エミュレーション装
置。 - 【請求項５】 請求項４において、前記評価用ＣＰＵ
と、前記周辺評価部の周辺制御段は、バスによって接続
されていることを特徴とするマイクロコンピュータ用エ
ミュレーション装置。 - 【請求項６】 請求項１において、前記システムクロッ
クを送信する手段は、前記システムクロックより低い繰
返周波数を有する周辺制御用クロック信号を発生する手
段と、前記周辺制御用クロック信号を逓倍して、前記シ
ステムクロック信号にする周波数逓倍手段とを備えてい
ることを特徴とするマイクロコンピュータ用エミュレー
ション装置。 - 【請求項７】 ＣＰＵ評価用チップと、周辺部評価用チ
ップとを備えたエミュレーション装置に使用されるエミ
ュレーション方法において、周辺評価用チップ内に、シ
ステムクロックを発生するクロック発生回路を設けてお
き、このクロック発生回路からのシステムクロックを前
記周辺評価用チップ内のクロック発生回路から前記ＣＰ
Ｕ評価用チップに、直接供給し、前記ＣＰＵ評価用チッ
プは、前記クロック発生回路から送られてきたシステム
クロックによって、エミュレーション動作を行うことを
特徴とするマイクロコンピュータ用エミュレーション方
法。
Priority Applications (3)
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|---|---|---|---|
| JP08350021A JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
| EP97250384A EP0851351A3 (en) | 1996-12-27 | 1997-12-24 | Emulation system and method for microcomputer |
| KR1019970075162A KR19980064744A (ko) | 1996-12-27 | 1997-12-27 | 마이크로컴퓨터용 에뮬레이션 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08350021A JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10187481A JPH10187481A (ja) | 1998-07-21 |
| JP3129397B2 true JP3129397B2 (ja) | 2001-01-29 |
Family
ID=18407707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08350021A Expired - Fee Related JP3129397B2 (ja) | 1996-12-27 | 1996-12-27 | マイクロコンピュータ用エミュレーション装置 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3129397B2 (ja) |
| KR (1) | KR19980064744A (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JP2845155B2 (ja) * | 1995-02-07 | 1999-01-13 | 日本電気株式会社 | シングルチップマイクロコンピュータのエミュレーションチップ |
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- 1996-12-27 JP JP08350021A patent/JP3129397B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-24 EP EP97250384A patent/EP0851351A3/en not_active Withdrawn
- 1997-12-27 KR KR1019970075162A patent/KR19980064744A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
| JPH10187481A (ja) | 1998-07-21 |
| EP0851351A2 (en) | 1998-07-01 |
| EP0851351A3 (en) | 2000-05-31 |
| KR19980064744A (ko) | 1998-10-07 |
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