JPH05257710A - 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 - Google Patents

内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列

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JPH05257710A
JPH05257710A JP4199642A JP19964292A JPH05257710A JP H05257710 A JPH05257710 A JP H05257710A JP 4199642 A JP4199642 A JP 4199642A JP 19964292 A JP19964292 A JP 19964292A JP H05257710 A JPH05257710 A JP H05257710A
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Abstract

(57)【要約】 （修正有） 【目的】回路内エミュレータを使ってプロセッサで実行
されるべき命令を検証するため、プロセッサが内部命令
を記憶するための内部命令キャッシュを含み、プロセッ
サによる内部命令の実行から生じる内部実行パラメータ
が回路内エミュレータに利用可能にされるような配列。 【構成】内部命令キャッシュに記憶された内部命令の第
１のプロセッサ１２による実行から生じる内部実行状態
を外部回路内エミュレータ１８に与える処理システム
で、内部命令を記憶するための内部命令キャッシュを含
む第２のプロセッサ１４はマスタ／スレーブ構成で第１
のプロセッサ１２に結合されて第２のプロセッサ１４が
第１のプロセッサ１２の命令実行を複写可能とする。第
２のプロセッサ１４は内部実行パラメータを回路内エミ
ュレータ１８に与えるための外部アドレスバスによって
回路内エミュレータ１８に結合される内部実行状態を与
えるための出力を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般に回路内エミュレータを
使って処理システムのプロセッサによって実行されるべ
き命令を検証するための配列に向けられる。この発明は
より特定的にプロセッサが内部命令を記憶するための内
部命令キャッシュを含み、かつプロセッサによる内部命
令の実行から生じる内部実行パラメータが回路内エミュ
レータに利用可能にされるような配列に向けられる。
【０００２】処理システムは当該技術分野において周知
である。かかるシステムは一般にプロセッサおよび外部
メモリを含む。プロセッサのプログラムカウンタは、外
部メモリに記憶された命令をフェッチして、命令を得る
ためにプロセッサによって使用される一連のメモリアド
レスを与える。各メモリアドレスに対して、プロセッサ
はメモリアドレスを外部アドレスを介して外部メモリに
運び、かつ外部メモリは外部命令／データバスを介して
対応するアドレス指定されたメモリ場所に記憶された命
令をプロセッサに運ぶことによって応答する。
【０００３】１つのプロセッサの周知の形は低減された
命令セットコンピュータ（ＲＩＳＣ）プロセッサとして
当該技術分野で既知である。一般に、この型のプロセッ
サは各命令に対して順次に４つの動作を行なう。第１の
動作は外部メモリから命令を得るためのフェッチ動作で
ある。第２の動作はデコード動作であり、プロセッサは
命令をデコードする。第３の動作は実行動作であり、プ
ロセッサは命令を実行し、かつ第４の動作はプロセッサ
は実行から生じる結果を外部メモリに書戻す書戻し動作
である。
【０００４】かかるプロセッサはまたパイプラインにさ
れたアーキテクチャを使用して並行処理を許容する。か
かる処理はプロセッサが一度に１つより多い命令に基づ
いて動作することを許容する。たとえば、プロセッサが
命令をフェッチしている間、それはまた前にフェッチさ
れた命令をデコードし、さらに前にフェッチされた命令
を実行し、かつさらに前にフェッチされた命令を実行す
ることから得られた結果を書戻すことが可能である。プ
ロセッサは一般にパイプラインがたとえばトラップまた
は例外条件によって保持されない限りクロックから動作
し、かつ単一クロックサイクルの間各動作を行なう。
【０００５】ゆえに、各命令に対してプロセッサは４つ
の動作、つまりフェッチ、デコード、実行および書戻し
を実行する。やはり理解されるように、外部メモリに記
憶された命令はプロセッサのためのプログラムを構成す
る。
【０００６】プログラム開発中、プロセッサによって実
行されるべき外部メモリに記憶されたプログラム命令の
正確さを検証することは有利である。デバッギングと呼
ばれるかかるプログラム検証は回路内エミュレータを使
用することが可能である。回路内エミュレータは当該技
術分野で周知であり、かつプロセッサの実行を追跡する
ために使用される。そうするために、回路内エミュレー
タはそれ自身のメモリのプログラム命令の複写を含み、
かつプロセッサから外部メモリフェッチアドレス、得ら
れた命令およびデータ、ならびに実行状態信号を受信す
る。ゆえに、回路内エミュレータはプロセッサの外部ア
クティビティまたは状態を受信する。
【０００７】前述のデバッギング動作は内部命令キャッ
シュからプロセッサによって得られた命令から生じるプ
ロセッサの実行を除いてはうまく作用する。かかる内部
キャッシュの使用は増大している、なぜならプロセッサ
による内部キャッシュへのフェッチは外部メモリへのフ
ェッチほど時間がかからないからである。残念ながら、
内部キャッシュへのフェッチが行なわれるとき、おそら
くは内部キャッシュへの非順次のフェッチを示すプロセ
ッサからの状態信号を除いては回路内エミュレータがモ
ニタする外部アクティビティはない。先行技術におい
て、プロセッサの状態のすべてを追跡するために、内部
キャッシュに記憶された命令は回路内エミュレータで複
写されなければならなかった。これは付加的なデバッギ
ング時間、努力および資源を必要とし、かつかかる不利
益は増大されたサイズの内部キャッシュを伴ってさらに
悪化されるだけである。
【０００８】この発明によって、プロセッサのすべての
状態は回路内エミュレータの内部に記憶されたプロセッ
サ命令を複写することなく回路内エミュレータに与えら
れ得る。加えて、以下からわかるように、正確なプロセ
ッサ状態および実行状態はプロセッサが外部メモリ動作
速度の倍数である速度で動作しているときでさえ回路内
エミュレータに与えられ得る。
【０００９】
【発明の概要】この発明は、外部から第１のプロセッサ
に、第１のプロセッサの内部命令キャッシュに記憶され
た内部命令の第１のプロセッサによる実行から生じる内
部実行パラメータを与えるためのシステムを提供する。
このシステムはやはり内部命令を記憶するための内部命
令キャッシュを含む第２のプロセッサを含む。第２のプ
ロセッサはマスタ／スレーブ構成で第１のプロセッサに
結合されて第２のプロセッサが第１のプロセッサの命令
実行を複写することを可能にし、かつ内部実行パラメー
タを与えるための出力を含む。このシステムはさらに第
２のプロセッサ出力に結合され、かつ第１および第２の
プロセッサの外部であって第１および第２のプロセッサ
に外部から実行パラメータを与えるための外部バス手段
を含む。
【００１０】この発明はさらに回路内エミュレータを使
ってプロセッサによって実行されるべき命令を検証する
ための配列を与え、実行されるべき命令はアドレス指定
可能な外部メモリに記憶された外部命令およびアドレス
指定可能な内部命令キャッシュに記憶された内部命令を
含む。この配列は回路内エミュレータに内部命令の実行
から生じる内部実行パラメータを与えるようにされ、か
つ外部メモリに記憶された外部命令をフェッチするため
の外部メモリアドレスを与えるためのアドレス出力を含
む第１のプロセッサと、外部メモリからフェッチされた
外部命令を受信するための命令入力と、内部命令を記憶
するための内部命令キャッシュと、さらに外部および内
部命令の実行に対応する実行状態信号を回路内エミュレ
ータに与えるための回路内エミュレータに結合された第
１の状態出力とを含む。この配列はさらに第１のプロセ
ッサアドレス出力を外部メモリおよび回路内エミュレー
タに結合する第１の外部アドレスバス、ならびに第１の
プロセッサ命令入力および回路内エミュレータを外部メ
モリに結合する外部命令バスを含む。この配列はさらに
外部命令バスに結合された命令入力および内部命令を記
憶するための内部命令キャッシュを含む第２のプロセッ
サを含む。第１および第２のプロセッサはマスタ／スレ
ーブ構成で配列されて、第２のプロセッサが第１のプロ
セッサの外部および内部命令の実行を複写することを可
能にする。第２のプロセッサはさらに回路内エミュレー
タに結合されて回路内エミュレータに内部実行パラメー
タを与えるためのアドレス出力を含む。
【００１１】第２のプロセッサはまた回路内エミュレー
タに結合されて回路内エミュレータにプロセッサの命令
実行の実行状態を表わす状態信号を与えるための第２の
状態出力を含み得る。第１および第２のプロセッサは外
部メモリの動作速度の倍数である動作速度で命令を実行
するように構成可能であり、かつ第２のプロセッサは第
２の状態出力で、プロセッサの各動作サイクルに対して
プロセッサの実行状態を表わす状態信号を与えるように
構成可能である。
【００１２】新規であると考えられるこの発明の特徴は
前掲の特許請求の範囲によって詳細に述べられる。この
発明は、そのさらなる目的および利点とともに、添付の
図面に関連して考えられる以下の説明を参照することに
よって最もよく理解され、いくつかの図面において類似
の参照番号は類似のエレメントを表わす。
【００１３】
【好ましい実施例の説明】ここで図１を参照して、図１
はこの発明を実施するシステム１０を例示する。システ
ム１０は一般に第１のプロセッサ１２、第２のプロセッ
サ１４、外部命令／データメモリ１６および回路内エミ
ュレータ１８を含む。以下からわかるように、システム
１０は回路内エミュレータ１８がプロセッサ１２および
１４によるプロセッサによって実行されるべき実行命令
の実行を検証することを許容するように構成される。そ
の目的のために、かつ以下により完全に説明されるよう
に、第１のプロセッサ１２および第２のプロセッサ１４
はマスタ／スレーブ構成で一体結合されて、スレーブプ
ロセッサである第２のプロセッサ１４がマスタプロセッ
サである第１のプロセッサ１２によって実行される命令
を複写することを許容する。
【００１４】外部メモリ１６はプロセッサによって実行
されるべき命令、その実行時にプロセッサによって必要
とされるデータおよび外部メモリ１６に書戻される結果
を記憶する型のものである。命令、データおよび結果は
外部メモリ１６のアドレス指定可能な記憶場所に記憶さ
れ、かつプロセッサ１２が命令およびデータをフェッチ
し、かつ結果を記憶することを許容するように第１のプ
ロセッサ１２によってアドレス指定可能である。その目
的のために、外部メモリ１６は外部の制御バス２２によ
って第１のプロセッサ１２の多重ビットＲＥＱＵＥＳＴ
Ｓ出力２０に結合される多重ビットＲＥＱＵＥＳＴＳ入
力１８を含む。第１のプロセッサ１２によって発生され
た要求は、外部メモリ１６に外部メモリへのアクセスが
命令またはデータをフェッチするためのロードアクセス
であるか、または結果を記憶するためのストアアクセス
であるかを示す。外部メモリ１６はさらに外部アドレス
バス２８によって第１のプロセッサ１２の３２−ビット
アドレス出力２６に結合される３２−ビットアドレス入
力２４を含む。外部メモリ１６への各アクセスに対して
第１のプロセッサ１２は、対応するアドレスで外部メモ
リ１６に記憶された命令またはデータをフェッチするた
めに、または外部メモリ１６の対応するメモリアドレス
で結果を記憶するために外部アドレスバス２８によって
外部メモリに伝えられるアドレスをアドレス出力２６で
発生する。外部メモリ１６から命令またはデータを受信
するために、または結果を外部メモリ１６に与えるため
に、第１のプロセッサ１２は外部命令／データバス３４
によってメモリ１６の多重ビット外部メモリ命令／デー
タポート３２に結合される多重ビット命令／データポー
ト３０を含む。
【００１５】第２のプロセッサ１４が第１のプロセッサ
１２の実行を複写することを可能にするために、第２の
プロセッサ１４は外部命令／データバス３４に結合され
る多重ビット命令／データ入力３６を含む。入力３６は
入力のみであり、かつシステム１０は第１のプロセッサ
１２のみが両方のプロセッサのための命令およびデータ
をフェッチするための外部メモリ１６をアドレス指定す
るように構成される。
【００１６】システムタイミングを制御するために、第
１のプロセッサ１２はクロック入力４０を含み、かつ第
２のプロセッサ１４はクロック入力４２を含む。クロッ
ク入力４０および４２は外部クロックソース（図示せ
ず）に結合されるように適合されるＩＮＣＬＯＣＫライ
ン４４によって一体結合される。システムタイミングを
さらに制御するために、第１のプロセッサ１２は出力４
６で与えられるメモリクロックを入力４０で受信される
クロックパルスから引出すように好ましくは配列され
る。好ましくは、プロセッサ１２は１Ｘ動作モードに対
応するプロセッサ１２および１４の処理速度に等しい速
度で、または．５Ｘ動作モードに対応するプロセッサ１
２および１４の処理速度の２分の１である速度で、メモ
リクロックパルスを発生するように配列される型であ
る。かかるプロセッサは本発明者らの名前で、マイクロ
プロセッサ同期タイミングシステム（Microprocessor S
ynchronous Timing System）に対して１９９１年１月２
８日に出願された同時係属中の出願連続番号第07/647,4
91号で十分に開示され、その出願はこの発明の譲受人に
譲渡され、かつ引用によりここに援用される。第１のプ
ロセッサ１２によって与えれるメモリクロックパルス
は、出力４６から第２のプロセッサ１４のメモリクロッ
ク入力４８および外部メモリ１６のメモリクロック入力
５０に伝えられる。
【００１７】第１のプロセッサ１２および第２のプロセ
ッサ１４はさらに５−ビットＪＴＡＧ（ジョイントテス
トアクショングループ）入力５４および５６をそれぞれ
含み、それらは当該技術分野で周知であるように、この
発明によって考えられるマスタ／スレーブ構成に第１お
よび第２のプロセッサ１２および１４をそれぞれセット
するために使用され得る。周知のようにＪＴＡＧ入力は
論理素子およびマイクロプロセッサで標準になりつつあ
り、非同期境界走査チェーンがかかる素子の入力および
出力のすべてを一体接続してそれらをアドレス指定可能
にすることを許容する。それはまた特別のテスト命令ま
たはモードがそれらをイネーブルするための標準プロト
コルを使用する一方で規定されかつ実現化されることを
許容する。したがって、それはプロセッサのモードを変
えて、たとえば特別の外部論理またはピンを必要とする
ことなくこの発明によって考えられるスレーブトラッキ
ング状態にプロセッサを動かすために便利な方法であ
る。したがって、当業者によって理解されるように、Ｊ
ＴＡＧ入力５４および５６はまたマイクロプロセッサ１
２および１４を同様に他の動作モードに置くためにも使
用され得る。
【００１８】これまで説明されたように、マイクロプロ
セッサ１２および１４は外部メモリ１６に外部から記憶
された命令を実行するように構成される。回路内エミュ
レータ１８がかかる外部命令の実行を追跡することを許
容するために、回路内エミュレータ１８は外部アドレス
バス２８に結合される多重ビットアドレス入力６０およ
び外部命令／データバス３４に結合される命令／データ
入力６２を含む。回路内エミュレータが第１のプロセッ
サ１２の実行を追跡することをさらに許容するために、
第１のプロセッサ１２は回路内エミュレータ１８の第１
の３−ビット状態入力６４に結合される３−ビット状態
出力５２を含む。当該技術分野において周知であるよう
に状態出力５２で与えられる３−ビット状態信号は、プ
ロセッサ１２の実行の状態に関して非常な程度の情報を
与えることが可能である。３つの状態ビットはたとえば
以下の表に示されるような実行の状態に関する情報を与
えることが可能である。
【００１９】
【表１】 これまで説明されたように、システム１０は回路内エミ
ュレータ１８にプロセッサ１２および１４による外部メ
モリ１６に記憶された外部命令の実行を追跡するための
十分な情報を与えることが可能である。しかしながら、
図１で認められるように、プロセッサ１２および１４の
各々はそれぞれ内部命令キャッシュ１３および１５を含
む。かかる内部命令キャッシュはプロセッサ内で与えら
れる、なぜなら内部キャッシュへのアクセスは一般に外
部メモリへのアクセスほど時間を必要としないからであ
る。残念ながら、プロセッサが内部キャッシュにアクセ
スするとき、プロセッサによって発生される検出可能な
外部アクティビティはない。この発明に先立って、回路
内エミュレータが内部で記憶された命令の内部実行を追
跡することができる唯一の方法は、回路内エミュレータ
内の内部キャッシュ内に記憶された内部命令をすっかり
複写することであった。しかしながら、以下に見られる
ように、プロセッサ１２および１４はマスタ／スレーブ
構成で一体結合されているので、第２のプロセッサ１４
は内部命令キャッシュ１３および１５内に記憶された内
部命令を実行するプロセッサから生じる内部実行パラメ
ータを回路内エミュレータ１８に与えることが可能であ
る。デコードについては、かかる内部実行パラメータは
プログラムカウンタ値、読出に関する絶対レジスタファ
イルナンバーまたはロード／ストアの仮想アドレスであ
ってもよい。書戻しにおいて、かかる実行パラメータは
書込に関するレジスタファイル、または書込に関する絶
対レジスタファイルナンバーに駆動されるデータ素子で
あり得る。好ましい実施例に従って、プロセッサ１４に
よって与えられるべき内部実行パラメータは内部キャッ
シュへの非順次のフェッチのための内部キャッシュ１３
および１５のアドレスである。これは、いつパイプライ
ンが進み、立往生し、分岐し、またはトラップをとって
いるかの情報と結合されたとき、回路内エミュレータに
それが必要とする命令追跡情報を与えることが可能であ
る。
【００２０】第２のまたはスレーブプロセッサ１４はそ
の多重ビットアドレス出力７０で非順次のフェッチアド
レスを与える。アドレス出力７０は他の外部アドレスバ
ス７１によって回路内エミュレータの第２のアドレス入
力７２に結合される。図２に関して理解されるように、
プロセッサ１２および１４がそれぞれその内部キャッシ
ュ１３および１５に初めてアクセスするときはいつで
も、第２のプロセッサ１４はその出力７０でアドレス指
定されている内部キャッシュ記憶場所の正確なアドレス
を与えるであろう。かかる非順次のアドレスはジャンプ
アドレスとして当該技術分野で既知である。また、図２
に関連して理解されるように、第２のプロセッサ１４は
次の非順次のフェッチが発生するまで現在の非順次のフ
ェッチアドレスを与え続けるであろう。
【００２１】マスタ／スレーブ構成において、プロセッ
サ１２および１４の双方は同時に外部メモリ１６からの
プログラムを実行するが、マスタプロセッサ１２のみが
外部バスを駆動することを許容される。これは２つのプ
ロセッサのすべての入力および出力を一体に結びつける
ことによって、かつプロセッサ１４をＪＴＡＧ入力５６
を介してスレーブモードに設定してそれが出力値を駆動
することを妨げることによって達成される。結果とし
て、双方のプロセッサは同一のプログラムを実行する
が、プロセッサ１２のみが外部メモリ１６へのストアの
ための値を駆動する。この関係のために、スレーブプロ
セッサ１４のアドレスバス７１はマスタプロセッサ１２
が値を駆動するので命令フェッチ、ロードおよびストア
のために必要とされない。
【００２２】前述に加えて、第２のプロセッサ１４はま
た回路内エミュレータの第２の状態入力７６に結合され
る３−ビット状態出力７４を含む。プロセッサ１２およ
び１４が１Ｘモードで動作しているとき（プロセッサ動
作速度が外部メモリ動作速度に等しいとき）、状態出力
７４で与えれらる状態信号は第１のプロセッサ１２の状
態出力５２で与えられる状態信号と同一であろう。しか
しながら、プロセッサ１２および１４が．５Ｘモードで
動作しているとき（プロセッサ動作速度が外部メモリの
動作速度の２倍であるとき）、出力７４で与えられる状
態信号はたとえば以下の表に例示される情報を当業者に
よって理解されるような態様でコード化して与えること
によって変更され得る。
【００２３】
【表２】 ．５Ｘモードにおいて、第１のプロセッサ１２はその状
態出力５２で外部メモリ１６の各動作サイクルに対する
実行状態を与え続けるであろう。しかしながら、第２の
プロセッサ１４はその状態出力７４でプロセッサの各動
作サイクルに対するプロセッサの実行状態を表わす状態
信号を与えるであろう。上の表からわかるように、．５
Ｘモードにおいて、プロセッサは外部メモリの各動作サ
イクルに対して２つの動作サイクルを実行するであろ
う。結果として、第２のプロセッサ１４の状態出力７４
は、プロセッサが．５Ｘモードで動作しているとき、プ
ロセッサ１２および１４の正確な実行状態を反映するで
あろう。出力７４でのこれらの状態信号、および出力７
０で与えられる対応するジャンプまたは非順次フェッチ
アドレスによって、回路内エミュレータ１８には全命令
キャッシュを外部から物理的に複写することなくプロセ
ッサ１２および１４の命令の流れの正確なサイクルごと
の破壊が与えられる。これは、したがって、プロセッサ
によって実行されるべき命令を検証するためのマイクロ
プロセッサ実行の高い程度の正確さおよびビジビリティ
（visibility）を与える。
【００２４】ここで図２を参照して、図２はプロセッサ
１２および１４が内部キャッシュ１３および１５にアク
セスするための非順次アドレスを発するとき、第２のプ
ロセッサ１４がその外部アドレスバス７１への非順次の
ジャンプアドレスを与える態様をより詳細に例示する。
第２のプロセッサ１４の内部キャッシュは参照番号１５
によって図２で参照される。双方のプロセッサに共通で
あるのはプログラムカウンタ８０、アドレスユニット８
２、ネクストブロック加算器８４、フェッチアヘッド加
算器８６、ラッチ８８、マルチプレクサ９０、内部命令
バス９２および第２の内部アドレスバス９４である。
【００２５】プログラムカウンタ８０はネクストブロッ
ク加算器８４およびフェッチアヘッド加算器８６によっ
て使用されて外部メモリ１６のアドレスブロック内で順
次アドレスを発生する初期アドレスを発生する。命令が
非順次のフェッチを必要とする外部命令／データバス３
４上で受信された場合、アドレスユニット８２はプログ
ラムカウンタ８０を第２の内部アドレスバス９４を介し
て命令キャッシュ１５に伝えられる非順次のフェッチア
ドレスに設定する。
【００２６】第２のプロセッサ１４による非順次のジャ
ンプアドレスの提供を制御するために、第２のプロセッ
サ１４は制御手段９６を含む。プログラムカウンタ８０
は第１の内部アドレスバス９８によって制御手段９６お
よびラッチ８８に結合される。
【００２７】制御手段９６はＪＴＡＧ入力５６がマスタ
／スレーブ動作のために第２のプロセッサ１４に条件を
設けるように設定された場合に設定される制御入力１０
０を含む。非順次のフェッチアドレスがプログラムカウ
ンタ８０によって与えられたとき、非順次のアドレスは
第１の内部アドレスバス９８によってラッチ８８および
制御手段９６に伝えられる。非順次のフェッチアドレス
の受信に応答して、制御手段９６は非順次アドレスがラ
ッチ８８でラッチされることを引起こす。制御手段９６
はまたマルチプレクサ９０に結合され、かつマルチプレ
クサがマルチプレクサ９０を介してラッチ８８から、か
つ第２のプロセッサ１４に結合された外部アドレスバス
７１上に非順次アドレスを伝えるための入力１０２を選
択することを引起こす。非順次アドレスは次の非順次ア
ドレスがプログラムカウンタ８０によって与えられ、か
つ制御手段９６によって検出されるまでバス７１上で保
持される。結果として、たとえ内部命令が内部命令キャ
ッシュからプロセッサによってフェッチされて、命令の
内部実行および第１のプロセッサ１２による外部アクテ
ィビティがないことを結果としてもたらしたとしても、
第２のプロセッサ１４は外部アドレスバス７１を介して
回路内エミュレータ１８に内部ジャンプアドレスを与え
るように配列される。当業者によって理解されるよう
に、付加的なスレーブプロセッサが現存のハードウェア
にほんのわずかな変更を加えるだけで他の内部実行パラ
メータを与えるように図１のシステム１０に加えられ得
る。
【００２８】ここで図３を参照して、図３はこの発明の
さらなる理解を与えるために参照され得る一連の波形図
を例示する。図３はＴ０からＴ１の第１のサイクル、Ｔ
１からＴ２の第２のサイクル、Ｔ２からＴ３の第３のサ
イクルおよびＴ３からＴ４の第４のサイクルを含む４つ
のメモリクロック動作サイクルを例示する。第１のサイ
クルの間、第１のプロセッサ１２はその状態出力５２で
それが現在命令に基づいて実行しているという表示を与
える。Ｔ１での第２のサイクルの始まりで、第１のプロ
セッサ１２はその要求出力２０からロード要求を与え、
かつそのアドレス出力２６でロードアドレスを与える。
これは外部メモリ１６への外部アクセスである。また第
２のサイクルの間、第１のプロセッサ１２はその状態出
力５２でそれが現在実行していることを表わす。
【００２９】例示の目的のため、Ｔ２での第３のサイク
ルの始まりで、プロセッサ１２および１４のプログラム
カウンタは外部キャッシュ１３および１５に非順次のフ
ェッチアドレスを発する。しかしながら、かかる内部ア
クセスは第１のプロセッサ１２の外部アクティビティに
よって明白ではない。しかしながら、図で認められるよ
うに、時間Ｔ２で、第２のまたはスレーブプロセッサ１
４はそのアドレス出力７０でアクセスされているキャッ
シュの正確なアドレスである内部キャッシュへの非順次
フェッチアドレスを発する。結果として、回路内エミュ
レータ１８には非順次フェッチアドレスが与えられ、か
つプロセッサ１２および１４の内部実行を追跡すること
が可能である。
【００３０】第３のサイクルの後半の間、外部メモリ１
６は時間Ｔ１で第１のプロセッサ１２によって始められ
たアクセスに応答して要求されたデータを与えることが
図３でさらに認められるであろう。そのデータは外部命
令／データバス３４上に現われ、かつ第１のプロセッサ
１２および第２のプロセッサ１４の双方によって受信さ
れる。また第３のサイクルの間、プロセッサ１２はその
状態出力５２でそれが前に述べられたようにそのアドレ
ス出力７０で第２のプロセッサ１４によって与えられる
非順次フェッチアドレスを与えたことを表わす。
【００３１】第４のサイクルの間、第１のプロセッサは
その状態出力５２でそれが現在実行していることを表わ
す。また第４のサイクルの間、第２のまたはスレーブプ
ロセッサ１４はそのアドレス出力７０で非順次フェッチ
アドレスを保持し続けることが認められるであろう。
【００３２】上に参照された波形図は１Ｘモードにある
場合のプロセッサ１２および１４の動作に関する。その
状態出力７４からの第２のプロセッサの状態出力はこの
動作モードに関して図３で図示されない、なぜならそれ
は第１のプロセッサ１２によって与えられたものと同一
の実行状態を示すであろうからである。しかしながら、
１番下の波形図はプロセッサ１２および１４が．５Ｘモ
ードで動作している場合に第２のまたはスレーブプロセ
ッサ１４によって与えられ得る状態表示を例示する。認
められるように、各メモリクロックサイクルの間、第２
のプロセッサ１４はプロセッサの各動作サイクルに対し
て双方のプロセッサの実行状態を表わす。．５Ｘモード
で動作しているときのプロセッサは外部メモリの動作速
度の２倍の速度で動作しているので、第２のプロセッサ
１４は各メモリクロックサイクルの間２つのプロセッサ
動作サイクルに対するプロセッサの実行状態を表わすで
あろう。たとえば、第３のサイクルの間、第２のプロセ
ッサ１４はプロセッサが第１のマイクロプロセッササイ
クルの間分岐状態にあり、かつそれから時間Ｔ２とＴ３
との間の第３のメモリクロックサイクルの第２のマイク
ロプロセッササイクルの間実行状態にあることを示す。
結果として、第２のまたはスレーブプロセッサ１４はプ
ロセッサ１２および１４に外部から内部実行パラメータ
を与えることができるだけでなく、それは付加的に各動
作サイクルに対してプロセッサの実行状態の正確な表示
を与えることが可能にされる一方で、第１のプロセッサ
１２は各メモリクロックサイクルに対してプロセッサの
実行の状態表示を与える。
【００３３】この好ましい実施例に従って、プロセッサ
１２および１４の各々はアドバンスト・マイクロ・ディ
バイシズ（Advanced Micro Devices）によって製造され
る好ましくはＡｍ 29030/35 マイクロプロセッサであ
る。しかしながら、当業者によって理解されるように、
この発明は事実上任意の類似の複数個のマイクロプロセ
ッサと関連して役立つように使用され得る。
【００３４】前述から、この発明はプロセッサによって
内部で実行されているすべての命令を回路内エミュレー
タに与える際の困難を克服することが理解され得る。加
えて、この発明によって、すべてのかかる命令はプロセ
ッサの実際のタイミングを複写するためにリアルタイム
ベースで回路内エミュレータに与えられる。加えて、付
加的なスレーブプロセッサが問題を切開く（break-poin
ting）目的のために外部の回路内エミュレータに異なる
キーの内部状態を与えるように各々が別個に構成された
状態で加えられ得る。これが可能にされるのは、スレー
ブプロセッサの外部アドレスバスが常にアイドルである
からである。結果として、この発明は外部の回路内エミ
ュレータに与えられるべき各かかる内部実行パラメータ
に対する別個のスレーブプロセッサの付加を伴う多くの
異なる内部実行パラメータを与えることが可能である。
前述はプロセッサによって実行されるべき命令を検出す
る際の強力な道具を表わす、なぜなら大きなオンチップ
キャッシュがマイクロプロセッサで使用するためにます
ますポピュラーになっているからである。
【００３５】好ましい実施例に従って、スレーブプロセ
ッサ１４はマスタプロセッサ１２によって得られた要求
および命令を監視しかつ複写し、マスタの実行を複写す
る。スレーブプロセッサ１４上の内部からの非順次のフ
ェッチのたびに、外部アドレスバス７１はジャンプのア
ドレス値をラッチし、かつそれを次のメモリクロックサ
イクル立上り縁上で外部から駆動する。結果として、ス
レーブプロセッサ１４は外部回路内エミュレータにジャ
ンプごとの正確なアドレスを与えるがプリフェッチアド
レスを与えないであろう。それは次の非順次のフェッチ
がプロセッサによって実行されるまでこの値を駆動し続
けるであろう。
【００３６】この発明の特定の実施例を示しかつ説明し
てきたが、修正が行なわれ、かつこの発明の真の精神お
よび範囲内にあるすべてのかかる変更および修正を前掲
の特許請求の範囲でカバーすることが意図されるものと
する。
【図面の簡単な説明】
【図１】マスタ／スレーブ構成で一体結合された第１お
よび第２のプロセッサを含むこの発明を実施するシステ
ムのブロック図である。
【図２】内部実行パラメータがスレーブプロセッサによ
って外部からマスタおよびスレーブプロセッサに与えら
れる態様を例示するスレーブマイクロプロセッサの一部
のブロック図である。
【図３】マスタおよびスレーブプロセッサの動作の数個
のクロックサイクルにわたる図１のシステムの動作を例
示する一連の波形図である。
【符号の説明】
１０ システム １２ 第１のプロセッサ １４ 第２のプロセッサ １６ メモリ １８ 回路内エミュレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・ビー・ウィット アメリカ合衆国、78759 テキサス州、オ ースティン、ディー・ケイ・ランチ・ロー ド、11602

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 外部から第１のプロセッサに、前記第１
    のプロセッサの内部命令キャッシュに記憶された内部命
    令の前記第１のプロセッサによる実行から生じる内部実
    行パラメータを与えるためのシステムであって、 やはり前記内部命令を記憶するための内部命令キャッシ
    ュを含む第２のプロセッサを含み、前記第２のプロセッ
    サはマスタ／スレーブ構成で前記第１のプロセッサに結
    合されて前記第２のプロセッサが前記第１のプロセッサ
    の命令実行を複写することを可能にし、前記第２のプロ
    セッサは前記内部実行パラメータを与えるための出力を
    含み、さらに前記第２のプロセッサ出力に結合されて、
    かつ前記第１および第２のプロセッサの外部にあって、
    前記実行パラメータを前記第１および第２のプロセッサ
    に外部から与えるためのバス手段を含む、システム。
  2. 【請求項２】 前記第２のプロセッサは前記出力で前記
    内部実行パラメータをラッチするためのラッチ手段を含
    む、請求項１に記載のシステム。
  3. 【請求項３】 前記第２のプロセッサはさらに前記内部
    実行パラメータの発生を検出するための制御手段を含
    み、前記制御手段は前記ラッチ手段に結合されて前記ラ
    ッチ手段が前記内部実行パラメータをラッチすることを
    引起こす、請求項２に記載のシステム。
  4. 【請求項４】 前記第２のプロセッサは前記内部実行パ
    ラメータを運ぶための内部バス手段を含み、かつ前記ラ
    ッチ手段および前記制御手段は前記内部バス手段に結合
    される、請求項３に記載のシステム。
  5. 【請求項５】 前記内部実行パラメータは前記第１およ
    び第２のプロセッサ内部命令キャッシュへの非順次フェ
    ッチアドレスである、請求項４に記載のシステム。
  6. 【請求項６】 前記第２のプロセッサは前記非順次フェ
    ッチアドレスを与えるためのプログラムカウンタをさら
    に含み、かつ前記プログラムカウンタは前記内部バス手
    段によって前記第２のプロセッサ内部命令キャッシュに
    結合される、請求項５に記載のシステム。
  7. 【請求項７】 前記内部バス手段は前記プログラムカウ
    ンタを前記ラッチ手段および前記制御手段に結合するた
    めの第１の内部アドレスバスと、前記プログラムカウン
    タを前記第２のプロセッサ内部命令キャッシュに結合す
    るための第２の内部アドレスバスとを含む、請求項６に
    記載のシステム。
  8. 【請求項８】 前記第２のプロセッサはさらに前記ラッ
    チ手段を前記出力に結合するためのマルチプレクサを含
    み、かつ前記マルチプレクサは前記制御手段に応答して
    前記内部実行パラメータを前記出力に与える、請求項４
    に記載のシステム。
  9. 【請求項９】 前記第２のプロセッサは前記プロセッサ
    の前記内部実行の実行状態を表わす状態信号を与えるた
    めの状態出力を含む、請求項１に記載のシステム。
  10. 【請求項１０】 外部命令を記憶するための外部メモリ
    をさらに含み、前記第１および第２のプロセッサは前記
    外部メモリに結合されて前記外部命令を受信し、かつ前
    記第１のプロセッサは前記第１および第２のプロセッサ
    に前記外部メモリから前記外部命令をフェッチするよう
    に構成される、請求項９に記載のシステム。
  11. 【請求項１１】 前記第１および第２のプロセッサは前
    記外部メモリの動作速度の倍数である動作速度で命令を
    実行するように構成可能であり、かつ前記第２のプロセ
    ッサは前記状態出力で前記プロセッサの各動作サイクル
    に対する前記プロセッサの実行状態を表わす前記状態信
    号を与えるように構成可能である、請求項１０に記載の
    システム。
  12. 【請求項１２】 前記第１のプロセッサは前記外部メモ
    リの前記動作サイクルに対する前記第１のプロセッサの
    前記命令実行の実行状態を表わす状態信号を与えるため
    の状態出力を含む、請求項１１に記載のシステム。
  13. 【請求項１３】 前記外部メモリに結合され、前記第２
    のプロセッサに結合されて前記内部実行パラメータを受
    信し、かつ前記第１および第２のプロセッサ状態出力に
    結合されて前記状態信号を受信するための回路内エミュ
    レータをさらに含む、請求項１２に記載のシステム。
  14. 【請求項１４】 回路内エミュレータを使ってプロセッ
    サによって実行されるべき命令を検証するための配列で
    あって、実行されるべき前記命令はアドレス指定可能な
    外部メモリに記憶された外部命令およびアドレス指定可
    能な内部命令キャッシュに記憶された内部命令を含み、
    前記配列は前記回路内エミュレータに前記内部命令の実
    行から生じる内部実行パラメータを与えるようにされ、 前記外部メモリに記憶された前記外部命令をフェッチす
    るための外部メモリアドレスを与えるためのアドレス出
    力と、前記外部メモリからフェッチされた前記外部命令
    を受信するための命令入力と、前記内部命令を記憶する
    ための内部命令キャッシュと、さらに前記回路内エミュ
    レータに結合されて前記回路内エミュレータに前記外部
    および内部命令の実行に対応する実行状態信号を与える
    ための第１の状態出力とを含む第１のプロセッサと、 前記第１のプロセッサアドレス出力を前記外部メモリお
    よび前記回路内エミュレータに結合する第１の外部アド
    レスバスと、 前記第１のプロセッサ命令入力と前記回路内エミュレー
    タを前記外部メモリに結合する外部命令バスと、さらに
    前記外部命令バスに結合された命令入力と前記内部命令
    を記憶するための内部命令キャッシュとを含む第２のプ
    ロセッサとを含み、前記第１および第２のプロセッサは
    マスタ／スレーブ構成に配列されて前記第２のプロセッ
    サが前記外部および内部命令の前記第１のプロセッサに
    よる実行を複写することを可能にし、かつ前記第２のプ
    ロセッサは前記回路内エミュレータに結合されて前記回
    路内エミュレータに前記内部実行パラメータを与えるた
    めのアドレス出力をさらに含む、配列。
  15. 【請求項１５】 前記第２のプロセッサアドレス出力を
    前記回路内エミュレータに結合して前記内部実行パラメ
    ータを前記回路内エミュレータに与えるための第２の外
    部アドレスバスをさらに含む、請求項１４に記載の配
    列。
  16. 【請求項１６】 前記第２のプロセッサは前記アドレス
    出力で前記内部実行パラメータをラッチするためのラッ
    チ手段を含む、請求項１５に記載の配列。
  17. 【請求項１７】 前記第２のプロセッサは前記内部実行
    パラメータの発生を検出するための制御手段をさらに含
    み、前記制御手段は前記ラッチ手段に結合されて前記ラ
    ッチ手段が前記内部実行パラメータをラッチすることを
    引起こす、請求項１６に記載の配列。
  18. 【請求項１８】 前記第２のプロセッサは前記内部実行
    パラメータを運ぶための内部バス手段を含み、かつ前記
    ラッチ手段および前記制御手段は前記内部バス手段に結
    合される、請求項１７に記載の配列。
  19. 【請求項１９】 前記内部実行パラメータは前記第１お
    よび第２のプロセッサ内部命令キャッシュへの非順次フ
    ェッチアドレスである、請求項１８に記載の配列。
  20. 【請求項２０】 前記第２のプロセッサは前記非順次フ
    ェッチアドレスを与えるためのプログラムカウンタをさ
    らに含み、かつ前記プログラムカウンタは前記内部バス
    手段によって前記第２のプロセッサ内部命令キャッシュ
    に結合される、請求項１９に記載の配列。
  21. 【請求項２１】 前記内部バス手段は前記プログラムカ
    ウンタを前記ラッチ手段および前記制御手段に結合する
    ための第１の内部アドレスバスと、前記プログラムカウ
    ンタを前記第２のプロセッサ内部命令キャッシュに結合
    するための第２の内部アドレスバスとを含む、請求項２
    ０に記載の配列。
  22. 【請求項２２】 前記第２のプロセッサはさらに前記ラ
    ッチ手段を前記アドレス出力に結合するためのマルチプ
    レクサを含み、かつ前記マルチプレクサは前記制御手段
    に応答して前記内部実行パラメータを前記アドレス出力
    に与える、請求項１７に記載の配列。
  23. 【請求項２３】 前記第２のプロセッサは前記回路内エ
    ミュレータに結合されて前記回路内エミュレータに前記
    プロセッサの前記命令実行の実行状態を表わす状態信号
    を与えるための第２の状態出力を含む、請求項１５に記
    載の配列。
  24. 【請求項２４】 前記第１および第２のプロセッサは前
    記外部メモリの動作速度の倍数である動作速度で命令を
    実行するように構成可能であり、かつ前記第２のプロセ
    ッサは前記プロセッサの各動作サイクルに対する前記プ
    ロセッサの実行状態を表わす前記状態信号を前記第２の
    状態出力で与えるように構成可能である、請求項２３に
    記載の配列。
  25. 【請求項２５】 前記第１のプロセッサは前記外部メモ
    リの各動作サイクルに対する前記プロセッサの実行状態
    を表わす状態信号を前記第１の状態出力で与えるように
    配列される、請求項２４に記載の配列。
JP4199642A 1991-08-12 1992-07-27 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 Withdrawn JPH05257710A (ja)

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