JPH10228393A - 二重プロセッサ回路の動作をシミュレーションするためのコンピュータ実行方法及び信号プロセッサシミュレータ - Google Patents
二重プロセッサ回路の動作をシミュレーションするためのコンピュータ実行方法及び信号プロセッサシミュレータInfo
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- JPH10228393A JPH10228393A JP9284063A JP28406397A JPH10228393A JP H10228393 A JPH10228393 A JP H10228393A JP 9284063 A JP9284063 A JP 9284063A JP 28406397 A JP28406397 A JP 28406397A JP H10228393 A JPH10228393 A JP H10228393A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】
【課題】 二重プロセッサ回路の動作をシミュレーショ
ンするためのコンピュータ実行方法及び信号プロセッサ
シミュレータを提供する。 【解決手段】 マルチプロセッサ回路シミュレータは、
デバッガーインタフェース２０２、同期装置２０４、Ａ
ＲＭ７プロセッサシミュレータ２０６、ベクトルプロセ
ッサシミュレータ２０８、共有されるメモリ２１０、コ
プロセッサインタフェースモジュール２１２及びイベン
トモジュール２１４を含む。マルチプロセッサシミュレ
ータは、ＡＲＭ７プロセッサシミュレータとベクトルプ
ロセッサシミュレータとを実行可能な単一プロセスと単
一アドレス領域に連結する。同期装置は、多数のプロセ
ッサシミュレータ間の命令実行のシミュレーションをイ
ンターリーブする。同期装置は、いずれプロセッサシミ
ュレータが最も遅いクロックキングに基づいて実行する
かを決定する。このクロックキングはプロセッサシミュ
レータに該当するクロックシミュレータ値を比較して実
行される。
ンするためのコンピュータ実行方法及び信号プロセッサ
シミュレータを提供する。 【解決手段】 マルチプロセッサ回路シミュレータは、
デバッガーインタフェース２０２、同期装置２０４、Ａ
ＲＭ７プロセッサシミュレータ２０６、ベクトルプロセ
ッサシミュレータ２０８、共有されるメモリ２１０、コ
プロセッサインタフェースモジュール２１２及びイベン
トモジュール２１４を含む。マルチプロセッサシミュレ
ータは、ＡＲＭ７プロセッサシミュレータとベクトルプ
ロセッサシミュレータとを実行可能な単一プロセスと単
一アドレス領域に連結する。同期装置は、多数のプロセ
ッサシミュレータ間の命令実行のシミュレーションをイ
ンターリーブする。同期装置は、いずれプロセッサシミ
ュレータが最も遅いクロックキングに基づいて実行する
かを決定する。このクロックキングはプロセッサシミュ
レータに該当するクロックシミュレータ値を比較して実
行される。
Description
【０００１】
【発明の属する技術分野】本発明は、回路のシミュレー
ションに係るもので、特に二重プロセッサ（dualproces
sor）回路の動作をシミュレーションするためのコンピ
ュータ実行方法及び信号プロセッサシミュレータに関す
る。
ションに係るもので、特に二重プロセッサ（dualproces
sor）回路の動作をシミュレーションするためのコンピ
ュータ実行方法及び信号プロセッサシミュレータに関す
る。
【０００２】
【従来の技術】一般的に、電子回路設計と、新しく設計
された回路の大量生産との間には多くの時間間隔がある
ので、大量生産に費用を投資する前に、製造業者は回路
設計が適合しているか否かを確認するために回路のテス
トを行っている。個々の回路段階に回路を製造するには
費用が嵩むことから、回路のテストに物理的な制限が伴
う。回路の少量生産にかかる費用を削減するために、回
路設計者は少ない費用で且つ新しい回路設計の正確なテ
ストを提供するコンピュータシミュレーションに関心を
持つようになってきている。
された回路の大量生産との間には多くの時間間隔がある
ので、大量生産に費用を投資する前に、製造業者は回路
設計が適合しているか否かを確認するために回路のテス
トを行っている。個々の回路段階に回路を製造するには
費用が嵩むことから、回路のテストに物理的な制限が伴
う。回路の少量生産にかかる費用を削減するために、回
路設計者は少ない費用で且つ新しい回路設計の正確なテ
ストを提供するコンピュータシミュレーションに関心を
持つようになってきている。
【０００３】従来、コンピュータシミュレータ間の信号
伝達に臨時ファイルを用いて行う方法がある。この方法
は、第１のシミュレータが臨時ファイルを割り当て、こ
の臨時ファイルに記入してから割り当てを取り消し、第
２のシミュレータは同じ臨時ファイルを割り当て、伝送
されるデータを読み出してから当該臨時ファイルの割り
当てを取り消すものである。
伝達に臨時ファイルを用いて行う方法がある。この方法
は、第１のシミュレータが臨時ファイルを割り当て、こ
の臨時ファイルに記入してから割り当てを取り消し、第
２のシミュレータは同じ臨時ファイルを割り当て、伝送
されるデータを読み出してから当該臨時ファイルの割り
当てを取り消すものである。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法では、第１、第２のシミュレータ間の情報伝達に一連
の長い命令を伴うので、シミュレータの性能が低下する
という問題点がある。
法では、第１、第２のシミュレータ間の情報伝達に一連
の長い命令を伴うので、シミュレータの性能が低下する
という問題点がある。
【０００５】シミュレータ間の情報伝達のための他の方
法として、パイプとバッファの構造を用いたものがある
が、このような構造を処理することもまた多くの費用が
かかる。また、伝統的なシミュレータでは、基礎となる
ハードウェアに存在する情報伝達能力をシミュレーショ
ンすることができない。例えば、回路要素は臨時ファイ
ルを通して情報を伝達しない。従って、従来のシミュレ
ーションより性能を向上させた二重プロセッサ回路のシ
ミュレータが要求される。また、基礎となる電子回路に
存在する信号伝達動作を正確にシミュレーションするシ
ミュレータも要求される。
法として、パイプとバッファの構造を用いたものがある
が、このような構造を処理することもまた多くの費用が
かかる。また、伝統的なシミュレータでは、基礎となる
ハードウェアに存在する情報伝達能力をシミュレーショ
ンすることができない。例えば、回路要素は臨時ファイ
ルを通して情報を伝達しない。従って、従来のシミュレ
ーションより性能を向上させた二重プロセッサ回路のシ
ミュレータが要求される。また、基礎となる電子回路に
存在する信号伝達動作を正確にシミュレーションするシ
ミュレータも要求される。
【０００６】そこで本発明は、従来のシミュレータに比
して向上された性能を有し、基礎となる電子回路に存在
する信号伝達動作を正確にシミュレーションできる二重
プロセッサ回路の動作をシミュレーションするためのコ
ンピュータ実行方法及び信号プロセッサシミュレータを
提供することを目的としている。
して向上された性能を有し、基礎となる電子回路に存在
する信号伝達動作を正確にシミュレーションできる二重
プロセッサ回路の動作をシミュレーションするためのコ
ンピュータ実行方法及び信号プロセッサシミュレータを
提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、請求項１記載の発明による信号
プロセッサシミュレータは、二重プロセッサ回路上の並
列実行をシミュレーションするための信号プロセッサシ
ミュレータであって、二重プロセッサの第１プロセッサ
上の命令の実行をシミュレーションするための第１プロ
セッサシミュレータと、二重プロセッサの第２プロセッ
サ上の命令の実行をシミュレーションするための第２プ
ロセッサシミュレータと、信号プロセッサシミュレータ
によりアクセスされた値を格納するための共有されるメ
モリと、第１プロセッサに関するクロックをシミュレー
ションするための第１クロックシミュレータと、第２プ
ロセッサに関するクロックをシミュレーションするため
の第２クロックシミュレータと、第１クロックシミュレ
ータと第２クロックシミュレータとを比較し、後のクロ
ックシミュレータに該当するプロセッサシミュレータ上
の命令を処理する同期装置とを備えるものである。
目的を達成するために、請求項１記載の発明による信号
プロセッサシミュレータは、二重プロセッサ回路上の並
列実行をシミュレーションするための信号プロセッサシ
ミュレータであって、二重プロセッサの第１プロセッサ
上の命令の実行をシミュレーションするための第１プロ
セッサシミュレータと、二重プロセッサの第２プロセッ
サ上の命令の実行をシミュレーションするための第２プ
ロセッサシミュレータと、信号プロセッサシミュレータ
によりアクセスされた値を格納するための共有されるメ
モリと、第１プロセッサに関するクロックをシミュレー
ションするための第１クロックシミュレータと、第２プ
ロセッサに関するクロックをシミュレーションするため
の第２クロックシミュレータと、第１クロックシミュレ
ータと第２クロックシミュレータとを比較し、後のクロ
ックシミュレータに該当するプロセッサシミュレータ上
の命令を処理する同期装置とを備えるものである。
【０００８】第１プロセッサシミュレータは、ＲＩＳＣ
プロセッサをシミュレーションするものであっても良
い。
プロセッサをシミュレーションするものであっても良
い。
【０００９】また、第１プロセッサシミュレータは、Ａ
ＲＭＵＬＡＴＯＲとしても良い。
ＲＭＵＬＡＴＯＲとしても良い。
【００１０】第２プロセッサシミュレータは、ベクトル
プロセッサをシミュレーションするものであっても良
い。
プロセッサをシミュレーションするものであっても良
い。
【００１１】前記共有されるメモリは、第１プロセッサ
シミュレータと第２プロセッサシミュレータとに示され
るものであっても良い。
シミュレータと第２プロセッサシミュレータとに示され
るものであっても良い。
【００１２】前記共有されるメモリは、第２プロセッサ
シミュレータにより変更できる第１プロセッサシミュレ
ータのレジスタ値を含むものであっても良い。
シミュレータにより変更できる第１プロセッサシミュレ
ータのレジスタ値を含むものであっても良い。
【００１３】同期装置は、第２プロセッサシミュレータ
に関する命令に要求されるクロック周期を含む検査表を
含み、第２プロセッサシミュレータ上の命令を実行する
前に、命令に必要なクロック周期を決定するために検査
表を検査し、命令を実行してから、第１プロセッサシミ
ュレータによりシミュレーションされる第１プロセッサ
動作が、少なくとも第２プロセッサシミュレータにより
シミュレーションされる第２プロセッサの動作期間程度
に遂行される時まで、第１プロセッサシミュレータ上の
１個以上の他の命令を実行するものであっても良い。
に関する命令に要求されるクロック周期を含む検査表を
含み、第２プロセッサシミュレータ上の命令を実行する
前に、命令に必要なクロック周期を決定するために検査
表を検査し、命令を実行してから、第１プロセッサシミ
ュレータによりシミュレーションされる第１プロセッサ
動作が、少なくとも第２プロセッサシミュレータにより
シミュレーションされる第２プロセッサの動作期間程度
に遂行される時まで、第１プロセッサシミュレータ上の
１個以上の他の命令を実行するものであっても良い。
【００１４】請求項８記載の発明による二重プロセッサ
回路の動作をシミュレーションするためのコンピュータ
実行方法は、二重プロセッサ回路上で実行される命令を
含む実行可能なプログラムと、二重プロセッサ回路の第
１プロセッサ上の命令実行をシミュレーションするため
の第１プロセッサシミュレータと、二重プロセッサ回路
の第２プロセッサ上の命令実行をシミュレーションする
ための第２プロセッサシミュレータと、第１プロセッサ
シミュレータと第２プロセッサシミュレータとの間の命
令実行をインターリーブするための同期装置と、第１プ
ロセッサクロックを示す第１クロック値と、第２プロセ
ッサクロックを示す第２クロック値と、第１プロセッサ
シミュレータと第２プロセッサシミュレータに示され
て、前記の第１プロセッサシミュレータに要求される一
個以上の第１レジスタ値及び第２プロセッサシミュレー
タに要求される一個以上の第２レジスタ値を含む、共有
されるメモリとを含むコンピュータ格納媒体に提供され
る二重プロセッサ回路の動作をシミュレーションするた
めのコンピュータ実行方法において、実行可能なプログ
ラムから第１命令をフェッチし、第１命令が並列処理の
ための信号でなければ、第１プロセッサシミュレータ上
の第１命令実行をシミュレーションし、第１命令が並列
処理のための信号であれば、並列処理をシミュレーショ
ンするコンピュータ実行段階を含む第１ループを遂行
し、前記の並列処理をシミュレーションする段階が、ク
ロック値と第２クロックとを比較し、第１クロック値が
第２クロック値より小さければ、前記の実行可能なプロ
グラムから第２命令をフェッチし、第１プロセッサシミ
ュレータ上の第２命令の実行をシミュレーションし、第
１プロセッサ上の第２命令の実行に必要な時間を第１ク
ロック値に加えて、第１クロック値が第２クロック値よ
り同一であるかまたは大きければ、前記の実行可能なプ
ログラムから第３命令をフェッチし、第２プロセッサシ
ミュレータ上の第３命令の実行をシミュレーションし、
第２プロセッサ上の第３命令を遂行するに必要な時間を
第２クロック値に加えて、第２プロセッサシミュレータ
がこれ以上必要となくなると第１ループに戻って、前記
の実行可能なプログラム内の第１プロセッサシミュレー
タと関連されているすべての命令がシミュレーションさ
れたら、第１ループを終了するコンピュータ実行段階を
含むことを特徴とする。
回路の動作をシミュレーションするためのコンピュータ
実行方法は、二重プロセッサ回路上で実行される命令を
含む実行可能なプログラムと、二重プロセッサ回路の第
１プロセッサ上の命令実行をシミュレーションするため
の第１プロセッサシミュレータと、二重プロセッサ回路
の第２プロセッサ上の命令実行をシミュレーションする
ための第２プロセッサシミュレータと、第１プロセッサ
シミュレータと第２プロセッサシミュレータとの間の命
令実行をインターリーブするための同期装置と、第１プ
ロセッサクロックを示す第１クロック値と、第２プロセ
ッサクロックを示す第２クロック値と、第１プロセッサ
シミュレータと第２プロセッサシミュレータに示され
て、前記の第１プロセッサシミュレータに要求される一
個以上の第１レジスタ値及び第２プロセッサシミュレー
タに要求される一個以上の第２レジスタ値を含む、共有
されるメモリとを含むコンピュータ格納媒体に提供され
る二重プロセッサ回路の動作をシミュレーションするた
めのコンピュータ実行方法において、実行可能なプログ
ラムから第１命令をフェッチし、第１命令が並列処理の
ための信号でなければ、第１プロセッサシミュレータ上
の第１命令実行をシミュレーションし、第１命令が並列
処理のための信号であれば、並列処理をシミュレーショ
ンするコンピュータ実行段階を含む第１ループを遂行
し、前記の並列処理をシミュレーションする段階が、ク
ロック値と第２クロックとを比較し、第１クロック値が
第２クロック値より小さければ、前記の実行可能なプロ
グラムから第２命令をフェッチし、第１プロセッサシミ
ュレータ上の第２命令の実行をシミュレーションし、第
１プロセッサ上の第２命令の実行に必要な時間を第１ク
ロック値に加えて、第１クロック値が第２クロック値よ
り同一であるかまたは大きければ、前記の実行可能なプ
ログラムから第３命令をフェッチし、第２プロセッサシ
ミュレータ上の第３命令の実行をシミュレーションし、
第２プロセッサ上の第３命令を遂行するに必要な時間を
第２クロック値に加えて、第２プロセッサシミュレータ
がこれ以上必要となくなると第１ループに戻って、前記
の実行可能なプログラム内の第１プロセッサシミュレー
タと関連されているすべての命令がシミュレーションさ
れたら、第１ループを終了するコンピュータ実行段階を
含むことを特徴とする。
【００１５】請求項９記載の発明による二重プロセッサ
回路の動作をシミュレーションするためのコンピュータ
実行方法は、二重プロセッサ回路上で実行される命令を
含む実行可能なプログラムと、二重プロセッサ回路の第
１プロセッサ上の命令の実行をシミュレーションするた
めの第１プロセッサシミュレータと、二重プロセッサ回
路の第２プロセッサ上の命令の実行をシミュレーション
するための第２プロセッサシミュレータと、第１プロセ
ッサシミュレートと第２プロセッサシミュレート間の命
令の実行をインターリーブするための同期装置と、第１
プロセッサクロックを示す第１クロック値と、第２プロ
セッサクロックを示す第２クロック値と、命令を実行す
ることに必要な時間を示す検査表と、第１プロセッサシ
ミュレータと第２プロセッサシミュレータで示されて、
第１プロセッサシミュレータに要求される１個以上の第
１レジスタ値及び第２プロセッサシミュレータに要求さ
れる１個以上の第２レジスタ値を含む、共有されるメモ
リと、を含むコンピュータ格納媒体に提供される二重プ
ロセッサ回路の動作をシミュレーションするためのコン
ピュータ実行方法において、前記の実行可能なプログラ
ムから第１命令をフェッチし、第１命令が並列プロセッ
シングのための信号でなければ、第１プロセッサシミュ
レータ上の第１命令の実行をシミュレーションし、第１
命令が、並列処理のための信号であれば、並列処理をシ
ミュレーションするコンピュータ実行段階を含む第１ル
ープを遂行し、前記の並列処理をシミュレーションする
段階が、クロック値と第２クロック値とを比較し、第１
クロック値が第２クロックより小さければ、前記の実行
可能なプログラムから第２命令をフェッチし、第１プロ
セッサシミュレータ上の第２命令の実行をシミュレーシ
ョンし、第１プロセッサ上の第２命令を実行することに
必要な時間を第１クロック値に加えて、第１クロック値
が第２クロック値より同一であるかまたは大きければ、
前記の実行可能なプログラムから第３命令をフェッチ
し、第３命令に必要な実行時間を決定するために検査表
をアクセスし、第２プロセッサシミュレータ上の第３命
令の実行をシミュレーションし、第２プロセッサ上の第
３命令を遂行することに必要な時間を第２クロック値に
加えて、第３命令に必要な実行時間を基準とし、実行可
能なプログラムから所定の命令の実行をシミュレーショ
ンし、第２プロセッサシミュレータがこれ以上必要とな
くなると第１ループに戻って、前記の実行可能なプログ
ラム内の第１プロセッサシミュレータと関連されている
すべての命令がシミュレーションされたら、第１ループ
を終了するコンピュータ実行段階を含むことを特徴とす
る。
回路の動作をシミュレーションするためのコンピュータ
実行方法は、二重プロセッサ回路上で実行される命令を
含む実行可能なプログラムと、二重プロセッサ回路の第
１プロセッサ上の命令の実行をシミュレーションするた
めの第１プロセッサシミュレータと、二重プロセッサ回
路の第２プロセッサ上の命令の実行をシミュレーション
するための第２プロセッサシミュレータと、第１プロセ
ッサシミュレートと第２プロセッサシミュレート間の命
令の実行をインターリーブするための同期装置と、第１
プロセッサクロックを示す第１クロック値と、第２プロ
セッサクロックを示す第２クロック値と、命令を実行す
ることに必要な時間を示す検査表と、第１プロセッサシ
ミュレータと第２プロセッサシミュレータで示されて、
第１プロセッサシミュレータに要求される１個以上の第
１レジスタ値及び第２プロセッサシミュレータに要求さ
れる１個以上の第２レジスタ値を含む、共有されるメモ
リと、を含むコンピュータ格納媒体に提供される二重プ
ロセッサ回路の動作をシミュレーションするためのコン
ピュータ実行方法において、前記の実行可能なプログラ
ムから第１命令をフェッチし、第１命令が並列プロセッ
シングのための信号でなければ、第１プロセッサシミュ
レータ上の第１命令の実行をシミュレーションし、第１
命令が、並列処理のための信号であれば、並列処理をシ
ミュレーションするコンピュータ実行段階を含む第１ル
ープを遂行し、前記の並列処理をシミュレーションする
段階が、クロック値と第２クロック値とを比較し、第１
クロック値が第２クロックより小さければ、前記の実行
可能なプログラムから第２命令をフェッチし、第１プロ
セッサシミュレータ上の第２命令の実行をシミュレーシ
ョンし、第１プロセッサ上の第２命令を実行することに
必要な時間を第１クロック値に加えて、第１クロック値
が第２クロック値より同一であるかまたは大きければ、
前記の実行可能なプログラムから第３命令をフェッチ
し、第３命令に必要な実行時間を決定するために検査表
をアクセスし、第２プロセッサシミュレータ上の第３命
令の実行をシミュレーションし、第２プロセッサ上の第
３命令を遂行することに必要な時間を第２クロック値に
加えて、第３命令に必要な実行時間を基準とし、実行可
能なプログラムから所定の命令の実行をシミュレーショ
ンし、第２プロセッサシミュレータがこれ以上必要とな
くなると第１ループに戻って、前記の実行可能なプログ
ラム内の第１プロセッサシミュレータと関連されている
すべての命令がシミュレーションされたら、第１ループ
を終了するコンピュータ実行段階を含むことを特徴とす
る。
【００１６】
＜付録Ａに関する参考＞本明細書の一部である表１〜表
５に示されている付録Ａは、本発明のコンピュータプロ
グラム実施例として以下で詳細に説明する。付録Ａは、
著作権が保護されなければならないもので、著作権者は
米国特許及び商標国の特許ファイル、または記録に示さ
れているように、誰も特許明細書をファクシミリ複写で
きることには異議ないが、そうでなければすべての著作
権が取り消される。
５に示されている付録Ａは、本発明のコンピュータプロ
グラム実施例として以下で詳細に説明する。付録Ａは、
著作権が保護されなければならないもので、著作権者は
米国特許及び商標国の特許ファイル、または記録に示さ
れているように、誰も特許明細書をファクシミリ複写で
きることには異議ないが、そうでなければすべての著作
権が取り消される。
【００１７】図１は本発明の実施の形態の信号プロセッ
サシミュレータの概略構成を示すブロック図である。
サシミュレータの概略構成を示すブロック図である。
【００１８】この図において、コアイメージ（core ima
ge) １０２は、２個の他のプログラムのための実行可能
なファイルからなる組み合わされた実行可能なファイル
である。一方のプログラムは、ＡＲＭ７プロセッサ
（“ＡＲＭ７プロセッサプログラム”）を動作させるた
めに設計されたもので、他方のプログラムはベクトルプ
ロセッサ（“ベクトルプロセッサプログラム”）を動作
させるために設計されたものである。
ge) １０２は、２個の他のプログラムのための実行可能
なファイルからなる組み合わされた実行可能なファイル
である。一方のプログラムは、ＡＲＭ７プロセッサ
（“ＡＲＭ７プロセッサプログラム”）を動作させるた
めに設計されたもので、他方のプログラムはベクトルプ
ロセッサ（“ベクトルプロセッサプログラム”）を動作
させるために設計されたものである。
【００１９】ＡＲＭ７プロセッサは、ＡＲＭプロセッサ
または“ＡＲＭ”とも呼ばれる。ベクトルプロセッサ
は、ベクトルコプロセッサまたは“ＶＣＰ”とも呼ばれ
る。それぞれのプログラムの実行可能なファイルは、コ
ード部分領域とデータ部分領域とを含んでいる。
または“ＡＲＭ”とも呼ばれる。ベクトルプロセッサ
は、ベクトルコプロセッサまたは“ＶＣＰ”とも呼ばれ
る。それぞれのプログラムの実行可能なファイルは、コ
ード部分領域とデータ部分領域とを含んでいる。
【００２０】２個の他のプログラムは、共有する変数及
びそれぞれの変数を有する。コアイメージ１０２の一例
を表６に示した付録Ｂに表した。付録Ｂにおいて、コア
イメージ１０２は、ＡＲＭ７プロセッサプログラムに関
するコード部分（Ａ１−Ａ４ライン）、ＡＲＭ７プロセ
ッサプログラムに関するデータ部分（Ａ５ライン）、ベ
クトルプロセッサプログラムに関するコード部分（Ａ６
−Ａ７ライン）、及びベクトルプロセッサプログラムに
関するデータ部分（Ａ８）を順序に含む。このコアイメ
ージ１０２は二重プロセッサシミュレータ１０４の入力
となる。
びそれぞれの変数を有する。コアイメージ１０２の一例
を表６に示した付録Ｂに表した。付録Ｂにおいて、コア
イメージ１０２は、ＡＲＭ７プロセッサプログラムに関
するコード部分（Ａ１−Ａ４ライン）、ＡＲＭ７プロセ
ッサプログラムに関するデータ部分（Ａ５ライン）、ベ
クトルプロセッサプログラムに関するコード部分（Ａ６
−Ａ７ライン）、及びベクトルプロセッサプログラムに
関するデータ部分（Ａ８）を順序に含む。このコアイメ
ージ１０２は二重プロセッサシミュレータ１０４の入力
となる。
【００２１】二重プロセッサシミュレータ１０４は、命
令−ラベルシミュレータである。二重プロセッサシミュ
レータ１０４は、２個のプロセッサシミュレータ間の命
令実行シミュレーションをインターリーブし、二プロセ
ッサ上の並列命令実行をシミュレーションする。
令−ラベルシミュレータである。二重プロセッサシミュ
レータ１０４は、２個のプロセッサシミュレータ間の命
令実行シミュレーションをインターリーブし、二プロセ
ッサ上の並列命令実行をシミュレーションする。
【００２２】一方のプロセッサシミュレータはＡＲＭ７
・ＲＩＳＣプロセッサの動作をシミュレーションし、他
方のプロセッサシミュレータはベクトルプロセッサの動
作をシミュレーションする。ＡＲＭ７・ＲＩＳＣプロセ
ッサのために設定された構造と命令は、英国ケンブリッ
ジのＡｄｖａｎｃｅ ＲＩＳＣ ＭａｃｈｉｎｅｓＬｔ
ｄ．により提供される文書番号：ＡＲＭ ＤＤＩ ００
１０Ｇの“ＡＲＭ７ＤＭ Ｄａｔａ Ｓｈｅｅｔ”に記
述されている。ＡＲＭ７ＤＭデータシートは本明細書の
参考文献として共に記述されている。
・ＲＩＳＣプロセッサの動作をシミュレーションし、他
方のプロセッサシミュレータはベクトルプロセッサの動
作をシミュレーションする。ＡＲＭ７・ＲＩＳＣプロセ
ッサのために設定された構造と命令は、英国ケンブリッ
ジのＡｄｖａｎｃｅ ＲＩＳＣ ＭａｃｈｉｎｅｓＬｔ
ｄ．により提供される文書番号：ＡＲＭ ＤＤＩ ００
１０Ｇの“ＡＲＭ７ＤＭ Ｄａｔａ Ｓｈｅｅｔ”に記
述されている。ＡＲＭ７ＤＭデータシートは本明細書の
参考文献として共に記述されている。
【００２３】ＡＲＭ７レジスタと命令は、本明細書の参
考文献として共に記述された米国特許出願番号０８／６
９９，３０３、弁理士事件番号Ｍ−４３６８の“Method
s and Apparatus for Processing Video Data ”にも記
述されている。
考文献として共に記述された米国特許出願番号０８／６
９９，３０３、弁理士事件番号Ｍ−４３６８の“Method
s and Apparatus for Processing Video Data ”にも記
述されている。
【００２４】ＡＲＭ７・ＲＩＳＣプロセッサシミュレー
タの一例であるＡＲＭＵＬＡＴＯＲは、英国ケンブリッ
ジのAdvance RISC Machine Ltd. により常用化されたも
のである。
タの一例であるＡＲＭＵＬＡＴＯＲは、英国ケンブリッ
ジのAdvance RISC Machine Ltd. により常用化されたも
のである。
【００２５】ベクトルプロセッサのために設定された構
造と命令は、本明細書の参考文献の一つであるカリフォ
ルニア・サンホセの三星半導体の“Preliminary MSP-IE
X System Specification”及び“MSP Architecture Spe
cification”に記述されている。
造と命令は、本明細書の参考文献の一つであるカリフォ
ルニア・サンホセの三星半導体の“Preliminary MSP-IE
X System Specification”及び“MSP Architecture Spe
cification”に記述されている。
【００２６】ベクトルプロセッサレジスタと命令は、米
国特許出願番号０８／６９９，５９７、弁理士事件番号
Ｍ−４３５５の“Single-Instruction-Multiple-Data P
rocessing in a Multimedia Signal Processor”に記述
されている。
国特許出願番号０８／６９９，５９７、弁理士事件番号
Ｍ−４３５５の“Single-Instruction-Multiple-Data P
rocessing in a Multimedia Signal Processor”に記述
されている。
【００２７】ベクトルプロセッサシミュレータの一例
は、マルチメディア命令ラベルシミュレーションツール
（Multimedia Instruction Level simulation Tool;MIN
T ）であり、これはカリフォルニア・サンホセの三星半
導体の“Architecture and Design Specification of M
INT ”に記述されている。
は、マルチメディア命令ラベルシミュレーションツール
（Multimedia Instruction Level simulation Tool;MIN
T ）であり、これはカリフォルニア・サンホセの三星半
導体の“Architecture and Design Specification of M
INT ”に記述されている。
【００２８】ＡＲＭ７・ＲＩＳＣプロセッサとベクトル
プロセッサは例示的なもので、本発明を特定なプロセッ
サシミュレータとして制限するものではない。本明細書
を考慮すると、本発明の原理は適切なプロセッサシミュ
レータを採用する限り、プロセッサの特定構造でも、す
べての二重プロセッサ回路のシミュレーションに使用さ
れる場合もある。例えば、ＡＲＭ７・ＲＩＳＣプロセッ
サは、従来の構造である多目的プロセッサに代替され得
る。
プロセッサは例示的なもので、本発明を特定なプロセッ
サシミュレータとして制限するものではない。本明細書
を考慮すると、本発明の原理は適切なプロセッサシミュ
レータを採用する限り、プロセッサの特定構造でも、す
べての二重プロセッサ回路のシミュレーションに使用さ
れる場合もある。例えば、ＡＲＭ７・ＲＩＳＣプロセッ
サは、従来の構造である多目的プロセッサに代替され得
る。
【００２９】二重プロセッサシミュレータ１０４は、Ａ
ＲＭ７プロセッサシミュレータとベクトルプロセッサと
を一つの共有するアドレス領域に丈夫に連結させる。こ
の２個の他のプロセッサシミュレータは、傘のような構
造のプロセッサの傘の骨の役割に該当するそれぞれのプ
ロセッサシミュレータ動作の一過程として共に実行され
る。
ＲＭ７プロセッサシミュレータとベクトルプロセッサと
を一つの共有するアドレス領域に丈夫に連結させる。こ
の２個の他のプロセッサシミュレータは、傘のような構
造のプロセッサの傘の骨の役割に該当するそれぞれのプ
ロセッサシミュレータ動作の一過程として共に実行され
る。
【００３０】二重プロセッサシミュレータ１０４は命令
実行のシミュレーションをインターリーブする。例え
ば、ＡＲＭ７プロセッサシミュレータが命令実行をシミ
ュレーションしてから、ベクトルプロセッサシミュレー
タが命令実行をシミュレーションし、それからＡＲＭ７
プロセッサシミュレータの動作が続く。シミュレータの
動作は、このように飛ばす（leap-frog ）形態で並列に
実行される命令がこれ以上存在しない時まで継続され
る。
実行のシミュレーションをインターリーブする。例え
ば、ＡＲＭ７プロセッサシミュレータが命令実行をシミ
ュレーションしてから、ベクトルプロセッサシミュレー
タが命令実行をシミュレーションし、それからＡＲＭ７
プロセッサシミュレータの動作が続く。シミュレータの
動作は、このように飛ばす（leap-frog ）形態で並列に
実行される命令がこれ以上存在しない時まで継続され
る。
【００３１】二重プロセッサシミュレータ１０４は、ど
んなプロセッサシミュレータが一番最後のクロックキン
グ技術を通して次に動作するかを決定する。別途のクロ
ックシミュレータがそれぞれのプロセッサシミュレータ
に対して提供される。命令をフェッチする前に２個のク
ロックシミュレータを比較して、いずれのものが最後の
ものであるかを決定する。一番最後のクロックシミュレ
ータと関連されたプロセッサシミュレータが命令の実行
をシミュレーションしてから、プロセッサシミュレータ
となる。
んなプロセッサシミュレータが一番最後のクロックキン
グ技術を通して次に動作するかを決定する。別途のクロ
ックシミュレータがそれぞれのプロセッサシミュレータ
に対して提供される。命令をフェッチする前に２個のク
ロックシミュレータを比較して、いずれのものが最後の
ものであるかを決定する。一番最後のクロックシミュレ
ータと関連されたプロセッサシミュレータが命令の実行
をシミュレーションしてから、プロセッサシミュレータ
となる。
【００３２】二重プロセッサシミュレータ１０４の動作
は、２個のプロセッサシミュレータ間の同期を維持する
ことによって、二重プロセッサ集積回路上での実行順序
と比較した時に、命令が一つの命令以上から外れて実行
されないようにする。このように命令の実行をシミュレ
ーションすることで費用を低く抑えることができる。二
重プロセッサシミュレータ１０４は、コアイメージ１０
２の入力で動作する二重プロセッサ集積回路から認可さ
れる結果を模写するシミュレーション結果１０６を生成
する。シミュレーション結果１０６はコアイメージ１０
２を処理することに必要な周期を表す作業データを含
む。シミュレーション結果１０６はコードをデバッグ
（debug ）し、作業数値を得るための正確な情報を提供
する。
は、２個のプロセッサシミュレータ間の同期を維持する
ことによって、二重プロセッサ集積回路上での実行順序
と比較した時に、命令が一つの命令以上から外れて実行
されないようにする。このように命令の実行をシミュレ
ーションすることで費用を低く抑えることができる。二
重プロセッサシミュレータ１０４は、コアイメージ１０
２の入力で動作する二重プロセッサ集積回路から認可さ
れる結果を模写するシミュレーション結果１０６を生成
する。シミュレーション結果１０６はコアイメージ１０
２を処理することに必要な周期を表す作業データを含
む。シミュレーション結果１０６はコードをデバッグ
（debug ）し、作業数値を得るための正確な情報を提供
する。
【００３３】本実施の形態による二重プロセッサシミュ
レータ１０４の構造を図２に詳細に示した。
レータ１０４の構造を図２に詳細に示した。
【００３４】二重プロセッサシミュレータ１０４の最上
部は、デバッガーインタフェース（debugger interfac
e）２０２である。このデバッガーインタフェース２０
２はプロセッサ制御及びデバッグ命令を使用者から受け
る。この場合、デバッガーインタフェース２０２はレジ
スタをディスプレイし、プログラム命令を目録化し、変
数を変更するような機能を遂行するための命令を受け
る。なお、デバッガーインタフェース２０２は、ＷＩＮ
ＤＯＷＳ９５TM使用者インタフェースのための仕様に適
合するように変形され得る。ＷＩＮＤＯＷＳ９５TMは、
ワシントン・レドモンドのマイクロソフト社により常用
化されたものである。
部は、デバッガーインタフェース（debugger interfac
e）２０２である。このデバッガーインタフェース２０
２はプロセッサ制御及びデバッグ命令を使用者から受け
る。この場合、デバッガーインタフェース２０２はレジ
スタをディスプレイし、プログラム命令を目録化し、変
数を変更するような機能を遂行するための命令を受け
る。なお、デバッガーインタフェース２０２は、ＷＩＮ
ＤＯＷＳ９５TM使用者インタフェースのための仕様に適
合するように変形され得る。ＷＩＮＤＯＷＳ９５TMは、
ワシントン・レドモンドのマイクロソフト社により常用
化されたものである。
【００３５】同期装置（synchronizer) ２０４は、デバ
ッガーインタフェース２０２と二重プロセッサシミュレ
ータ１０４の残余要素間の制御を行う部分である。デバ
ッガーインタフェース２０２は同期装置に命令を伝達
し、同期装置２０４からデータが印加される。
ッガーインタフェース２０２と二重プロセッサシミュレ
ータ１０４の残余要素間の制御を行う部分である。デバ
ッガーインタフェース２０２は同期装置に命令を伝達
し、同期装置２０４からデータが印加される。
【００３６】同期装置２０４は、メモリ位置ＡＲＭ７ｃ
ｌｋ２１６（ＡＲＭ７プロセッサクロックのシミュレー
ションのための）と、メモリ位置ＶＰｃｌｋ２１８（ベ
クトルプロセッサクロックのシミュレーションのため
の）とを含んでいる。同期装置２０４は２個のプロセッ
サシミュレータであるＡＲＭ７プロセッサシミュレータ
２０６（“ＡＲＭ７シミュレータ２０６”ともいう）と
ベクトルプロセッサシミュレータ２０８（“ＶＰシミュ
レータ２０８”ともいう）に連結される。情報は同期装
置２０４と２個のプロセッサシミュレータ２０６、２０
８間の両方向に伝達される。
ｌｋ２１６（ＡＲＭ７プロセッサクロックのシミュレー
ションのための）と、メモリ位置ＶＰｃｌｋ２１８（ベ
クトルプロセッサクロックのシミュレーションのため
の）とを含んでいる。同期装置２０４は２個のプロセッ
サシミュレータであるＡＲＭ７プロセッサシミュレータ
２０６（“ＡＲＭ７シミュレータ２０６”ともいう）と
ベクトルプロセッサシミュレータ２０８（“ＶＰシミュ
レータ２０８”ともいう）に連結される。情報は同期装
置２０４と２個のプロセッサシミュレータ２０６、２０
８間の両方向に伝達される。
【００３７】ＡＲＭ７プロセッサシミュレータ２０６と
ＶＰプロセッサシミュレータ２０８は、メモリアクセス
モジュール２１０、コプロセッサモジュール２１２及び
イベントモジュール２１４を共有する。メモリアクセス
モジュール２１０の一部はプロセッサシミュレータ２０
６，２０８に示される。メモリアクセスモジュール２１
０は、２個のプロセッサシミュレータがそれぞれの変数
と共有する変数を維持する。メモリアクセスモジュール
２１０はＡＲＭ７プロセッサのレジスタの内容を維持す
るためのメモリ位置（ARM7 reg mem）２２０と、ベクト
ルプロセッサのレジスタの内容を維持するためのメモリ
位置（VP reg mem）２２２とを備えている。
ＶＰプロセッサシミュレータ２０８は、メモリアクセス
モジュール２１０、コプロセッサモジュール２１２及び
イベントモジュール２１４を共有する。メモリアクセス
モジュール２１０の一部はプロセッサシミュレータ２０
６，２０８に示される。メモリアクセスモジュール２１
０は、２個のプロセッサシミュレータがそれぞれの変数
と共有する変数を維持する。メモリアクセスモジュール
２１０はＡＲＭ７プロセッサのレジスタの内容を維持す
るためのメモリ位置（ARM7 reg mem）２２０と、ベクト
ルプロセッサのレジスタの内容を維持するためのメモリ
位置（VP reg mem）２２２とを備えている。
【００３８】コプロセッサモジュール２１２は、ＡＲＭ
７プロセッサシミュレータ２０６とＶＰプロセッサシミ
ュレータ２０８との間のデータ伝送を遂行させる役割を
する。イベントモジュール２１４はリセット、排除（ex
ception)及びインタラプトのようなイベントを処理す
る。メモリアクセスモジュール２１０、コプロセッサモ
ジュール２１２及びイベントモジュール２１４は直接的
に連結されない。
７プロセッサシミュレータ２０６とＶＰプロセッサシミ
ュレータ２０８との間のデータ伝送を遂行させる役割を
する。イベントモジュール２１４はリセット、排除（ex
ception)及びインタラプトのようなイベントを処理す
る。メモリアクセスモジュール２１０、コプロセッサモ
ジュール２１２及びイベントモジュール２１４は直接的
に連結されない。
【００３９】ＡＲＭ７プロセッサシミュレータ２０６
は、ＶＰプロセッサシミュレータ２０８を丈夫に連結
し、二重プロセッサ回路構造を精密に複写できる。例え
ば、ベクトルプロセッサシミュレータ２０８は、二重プ
ロセッサ集積回路上の状態レジスタを表すメモリ位置
（VP reg mem）２２０に格納された状態レジスタ変数の
書き込みが可能であり、ＡＲＭ７プロセッサシミュレー
タ２０６は、ＡＲＭ７プロセッサシミュレータ２０６と
ＶＰプロセッサシミュレータ２０８との間の情報伝達の
ために前記と同一な状態レジスタ変数をポーリング（po
lling ）することができる。
は、ＶＰプロセッサシミュレータ２０８を丈夫に連結
し、二重プロセッサ回路構造を精密に複写できる。例え
ば、ベクトルプロセッサシミュレータ２０８は、二重プ
ロセッサ集積回路上の状態レジスタを表すメモリ位置
（VP reg mem）２２０に格納された状態レジスタ変数の
書き込みが可能であり、ＡＲＭ７プロセッサシミュレー
タ２０６は、ＡＲＭ７プロセッサシミュレータ２０６と
ＶＰプロセッサシミュレータ２０８との間の情報伝達の
ために前記と同一な状態レジスタ変数をポーリング（po
lling ）することができる。
【００４０】ＡＲＭ７プロセッサシミュレータ２０６
は、ＶＰプロセッサシミュレータ２０８によりポーリン
グされたレジスタに書き込みできる。メモリアクセスモ
ジュール２１０を通したこのような情報伝達は、ＡＲＭ
７プロセッサシミュレータ２０６とＶＰプロセッサシミ
ュレータ２０８との間の情報伝達のためにファイル、パ
イプ、または共有されるバッファを使用することより効
率的である。このような方法には、付加的な手段管理と
性能を落とす動作のアクセスが要求される。
は、ＶＰプロセッサシミュレータ２０８によりポーリン
グされたレジスタに書き込みできる。メモリアクセスモ
ジュール２１０を通したこのような情報伝達は、ＡＲＭ
７プロセッサシミュレータ２０６とＶＰプロセッサシミ
ュレータ２０８との間の情報伝達のためにファイル、パ
イプ、または共有されるバッファを使用することより効
率的である。このような方法には、付加的な手段管理と
性能を落とす動作のアクセスが要求される。
【００４１】例えば、ある動作システムにおいて、ファ
イルを通した情報伝達のためには、そのファイルを開
き、そのファイルに記入してファイルを閉じるためのＶ
Ｐプロセッサシミュレータ２０８が要求され、ＡＲＭ７
プロセッサシミュレータ２０６は前記ファイルを開き、
このファイルから読み出しを遂行してファイルを閉じる
べきである。上述のごとく、メモリアクセスモジュール
２１０を利用して正常的なプロセッサ動作のシミュレー
ションのための情報伝達により、余分の段階を除去でき
る。
イルを通した情報伝達のためには、そのファイルを開
き、そのファイルに記入してファイルを閉じるためのＶ
Ｐプロセッサシミュレータ２０８が要求され、ＡＲＭ７
プロセッサシミュレータ２０６は前記ファイルを開き、
このファイルから読み出しを遂行してファイルを閉じる
べきである。上述のごとく、メモリアクセスモジュール
２１０を利用して正常的なプロセッサ動作のシミュレー
ションのための情報伝達により、余分の段階を除去でき
る。
【００４２】二重プロセッサシミュレータ１０４の動作
を図３に詳細に図示した。
を図３に詳細に図示した。
【００４３】まず、“デバッガーインタフェースの始
動”ブロック３０２でデバッガーインタフェース２０２
（図２に図示されている）が始動される。“同期装置の
始動”ブロック３０４で使用者は二重プロセッサ回路上
で実行される命令のシミュレーションを要求し、デバッ
ガーインタフェース２０２は同期装置２０４（図２参
考）に信号を送る。
動”ブロック３０２でデバッガーインタフェース２０２
（図２に図示されている）が始動される。“同期装置の
始動”ブロック３０４で使用者は二重プロセッサ回路上
で実行される命令のシミュレーションを要求し、デバッ
ガーインタフェース２０２は同期装置２０４（図２参
考）に信号を送る。
【００４４】同期装置２０４は、ＡＲＭ７プロセッサシ
ミュレータ２０６とＶＰプロセッサシミュレータ２０８
との間の命令実行のシミュレーションをインターリーブ
する方式に同期させて、二重プロセッサ回路上で発生す
る並列実行に近づくようにする。
ミュレータ２０６とＶＰプロセッサシミュレータ２０８
との間の命令実行のシミュレーションをインターリーブ
する方式に同期させて、二重プロセッサ回路上で発生す
る並列実行に近づくようにする。
【００４５】同期装置２０４は、駆動を開始してから
“ＡＲＭ７プロセッサシミュレータの活性化”ブロック
３０６で、ＡＲＭ７シミュレータ２０６（図２参考）を
始動する。二重プロセッサ回路上でＡＲＭ７プロセッサ
とベクトルプロセッサは主従（master-slave) 関係を有
する。ベクトルプロセッサの動作はＡＲＭ７プロセッサ
で実行される命令“ＳＴＡＲＴＶＰ”（付録Ｂ、Ａ２ラ
イン）を通して始動される。このような関係をシミュレ
ーションするために、ＡＲＭ７プロセッサシミュレータ
２０６が先に活性化される。前記の命令がベクトルプロ
セッサを始動するための信号として使用されるために、
必ず“ＳＴＡＲＴＶＰ”と呼ばれる必要がないというこ
とは、当分野に通常の知識を有する者は理解できる。
“ＡＲＭ７プロセッサシミュレータの活性化”ブロック
３０６で、ＡＲＭ７シミュレータ２０６（図２参考）を
始動する。二重プロセッサ回路上でＡＲＭ７プロセッサ
とベクトルプロセッサは主従（master-slave) 関係を有
する。ベクトルプロセッサの動作はＡＲＭ７プロセッサ
で実行される命令“ＳＴＡＲＴＶＰ”（付録Ｂ、Ａ２ラ
イン）を通して始動される。このような関係をシミュレ
ーションするために、ＡＲＭ７プロセッサシミュレータ
２０６が先に活性化される。前記の命令がベクトルプロ
セッサを始動するための信号として使用されるために、
必ず“ＳＴＡＲＴＶＰ”と呼ばれる必要がないというこ
とは、当分野に通常の知識を有する者は理解できる。
【００４６】ＡＲＭ７プロセッサシミュレータ２０６が
活性化された後、同期装置２０４は“ＡＲＭ７部分から
命令をフェッチ”ブロック３０８を遂行する。ブロック
３０８で同期装置２０４は、ＡＲＭ７プロセッサプログ
ラム（表６に示されている付録Ｂ、Ａ１−Ａ４ライン）
に該当するコアイメージ１０２のコード部分から命令を
検索する。
活性化された後、同期装置２０４は“ＡＲＭ７部分から
命令をフェッチ”ブロック３０８を遂行する。ブロック
３０８で同期装置２０４は、ＡＲＭ７プロセッサプログ
ラム（表６に示されている付録Ｂ、Ａ１−Ａ４ライン）
に該当するコアイメージ１０２のコード部分から命令を
検索する。
【００４７】“ＡＲＭ７部分を終了するか？”決定３１
０段階で、同期装置２０４はＡＲＭ７プログラムが終了
されなかったこと、すなわちブロック３０８でＡＲＭ７
命令を成功的にフェッチしたことを確認する。ＡＲＭ７
プログラムが終了されると、同期装置２０４は動作を終
了し、デバッガーインタフェース２０２に戻る。
０段階で、同期装置２０４はＡＲＭ７プログラムが終了
されなかったこと、すなわちブロック３０８でＡＲＭ７
命令を成功的にフェッチしたことを確認する。ＡＲＭ７
プログラムが終了されると、同期装置２０４は動作を終
了し、デバッガーインタフェース２０２に戻る。
【００４８】同期装置２０４が、ブロック３０８で成功
的に命令をフェッチした場合、同期装置２０４は“ＳＴ
ＡＲＴＶＰ命令であるか？”決定ブロック３１２で、こ
の命令が“ＳＴＡＲＴＶＰ”であるかを決定する。ブロ
ック３０８で同期装置２０４がフェッチした命令が“Ｓ
ＴＡＲＴＶＰ”命令であると、処理過程は“並列処理の
シミュレーション”ブロック３１４に移動する。
的に命令をフェッチした場合、同期装置２０４は“ＳＴ
ＡＲＴＶＰ命令であるか？”決定ブロック３１２で、こ
の命令が“ＳＴＡＲＴＶＰ”であるかを決定する。ブロ
ック３０８で同期装置２０４がフェッチした命令が“Ｓ
ＴＡＲＴＶＰ”命令であると、処理過程は“並列処理の
シミュレーション”ブロック３１４に移動する。
【００４９】“ＳＴＡＲＴＶＰ”命令とぶつかる時まで
同期装置２０４の制御下の単一プロセッサは、単一流れ
（thread）を有する。この流れは、ＡＲＭ７プロセッサ
シミュレータ２０６の動作と関連する。“ＳＴＡＲＴＶ
Ｐ”命令は、ＶＰプロセッサシミュレータ２０８の動作
と関連している他の流れの生成を要求する。ブロック３
１４は、次に記述する“並列処理”で詳細に説明する。
同期装置２０４の制御下の単一プロセッサは、単一流れ
（thread）を有する。この流れは、ＡＲＭ７プロセッサ
シミュレータ２０６の動作と関連する。“ＳＴＡＲＴＶ
Ｐ”命令は、ＶＰプロセッサシミュレータ２０８の動作
と関連している他の流れの生成を要求する。ブロック３
１４は、次に記述する“並列処理”で詳細に説明する。
【００５０】ブロック３０８でフェッチされた命令が
“ＳＴＡＲＴＶＰ”でなければ、同期装置２０４は、Ａ
ＲＭ７プロセッサシミュレータ２０６が“ＡＲＭ７命令
のシミュレーション”ブロックでフェッチされた命令の
実行をシミュレーションする信号を送る機能を遂行す
る。
“ＳＴＡＲＴＶＰ”でなければ、同期装置２０４は、Ａ
ＲＭ７プロセッサシミュレータ２０６が“ＡＲＭ７命令
のシミュレーション”ブロックでフェッチされた命令の
実行をシミュレーションする信号を送る機能を遂行す
る。
【００５１】なお、本発明の他の実施の形態として、同
期装置２０４は、ＡＲＭ７プロセッサシミュレータ２０
６を使用するためのサブルーチン信号を送るようにして
もよい。この場合、同期装置２０４がＡＲＭ７プロセッ
サシミュレータ２０６を使用する特定な方法は、同期装
置２０４とＡＲＭ７プロセッサシミュレータのプログラ
ミング遂行に依存する。
期装置２０４は、ＡＲＭ７プロセッサシミュレータ２０
６を使用するためのサブルーチン信号を送るようにして
もよい。この場合、同期装置２０４がＡＲＭ７プロセッ
サシミュレータ２０６を使用する特定な方法は、同期装
置２０４とＡＲＭ７プロセッサシミュレータのプログラ
ミング遂行に依存する。
【００５２】ブロック３１６のプロセッシングが終了さ
れてから、ＡＲＭ７プロセッサシミュレータ２０６は同
期装置２０４に戻り、制御ループはブロック３０８に戻
って、ＡＲＭ７プログラム（付録Ｂ、Ａ１ライン）から
付加的な命令を読み出す。
れてから、ＡＲＭ７プロセッサシミュレータ２０６は同
期装置２０４に戻り、制御ループはブロック３０８に戻
って、ＡＲＭ７プログラム（付録Ｂ、Ａ１ライン）から
付加的な命令を読み出す。
【００５３】＜並列処理＞上述のごとくブロック３１４
は、二重プロセッサ集積回路のＡＲＭ７プロセッサとベ
クトルプロセッサ上の命令の並列実行をシミュレーショ
ンする。ここで、ブロック３１４を図４に図示した。プ
ロセッシングは同期装置２０４がＶＰプロセッサ２０８
を活性化する“ベクトルプロセッサシミュレータの活性
化”ブロック４０２で開始される。ＶＰプロセッサシミ
ュレータ２０８が命令をプロセッサするために用意して
から、同期装置２０４は“シミュレータクロックの開
始”ブロック４０４を実行する。
は、二重プロセッサ集積回路のＡＲＭ７プロセッサとベ
クトルプロセッサ上の命令の並列実行をシミュレーショ
ンする。ここで、ブロック３１４を図４に図示した。プ
ロセッシングは同期装置２０４がＶＰプロセッサ２０８
を活性化する“ベクトルプロセッサシミュレータの活性
化”ブロック４０２で開始される。ＶＰプロセッサシミ
ュレータ２０８が命令をプロセッサするために用意して
から、同期装置２０４は“シミュレータクロックの開
始”ブロック４０４を実行する。
【００５４】同期装置２０４は、２個の独立されたクロ
ックシミュレータを時間プロセッサシミュレータ２０
６，２０８に維持させるが、この中で一方のクロックシ
ミュレータはＡＲＭ７クロック（図５参考）をシミュレ
ーションし、他方のクロックシミュレータはベクトルク
ロック（図５参考）に該当する。ＡＲＭ７クロックシミ
ュレータはメモリ位置ＡＲＭ７ｃｌｋ２１６（図２参
考）を含む。ベクトルクロックシミュレータはメモリ位
置ＶＰｃｌｋ２１８（図２参考）を含む。
ックシミュレータを時間プロセッサシミュレータ２０
６，２０８に維持させるが、この中で一方のクロックシ
ミュレータはＡＲＭ７クロック（図５参考）をシミュレ
ーションし、他方のクロックシミュレータはベクトルク
ロック（図５参考）に該当する。ＡＲＭ７クロックシミ
ュレータはメモリ位置ＡＲＭ７ｃｌｋ２１６（図２参
考）を含む。ベクトルクロックシミュレータはメモリ位
置ＶＰｃｌｋ２１８（図２参考）を含む。
【００５５】ブロック４０４で同期装置２０４はメモリ
位置ＡＲＭ７ｃｌｋ２１６とＶＰｃｌｋ２１８をｔ１値
（図５参考）に初期化する。
位置ＡＲＭ７ｃｌｋ２１６とＶＰｃｌｋ２１８をｔ１値
（図５参考）に初期化する。
【００５６】なお、本発明の実施の形態において、ＡＲ
Ｍ７クロックは４０ＭＨｚ周波数で動作し、ベクトルク
ロックは８０ＭＨｚの周波数で動作する。なお、この二
クロックの周波数のみに制限されるのではなく、本発明
の原理はいずれの周波数のプロセッサでも使用可能であ
ることは言うまでもない。
Ｍ７クロックは４０ＭＨｚ周波数で動作し、ベクトルク
ロックは８０ＭＨｚの周波数で動作する。なお、この二
クロックの周波数のみに制限されるのではなく、本発明
の原理はいずれの周波数のプロセッサでも使用可能であ
ることは言うまでもない。
【００５７】同期装置２０４は、２個のプロセッサシミ
ュレータの中のいずれのものが命令を受けて次の命令を
遂行するかを決定するために、前記の二クロックシミュ
レータを利用する。同期装置２０４は、続いて“二重処
理流れがそのまま活性化の状態であるか？”決定ブロッ
ク４０６を実行する。両側の流れが活性化状態でなけれ
ば、プロセッサシミュレータの中の或る一つに対するプ
ロセッシングが終了され、これにより並列処理はこれ以
上必要なくなる。並列処理がこれ以上必要なくなると、
ブロック３１４は終了する。
ュレータの中のいずれのものが命令を受けて次の命令を
遂行するかを決定するために、前記の二クロックシミュ
レータを利用する。同期装置２０４は、続いて“二重処
理流れがそのまま活性化の状態であるか？”決定ブロッ
ク４０６を実行する。両側の流れが活性化状態でなけれ
ば、プロセッサシミュレータの中の或る一つに対するプ
ロセッシングが終了され、これにより並列処理はこれ以
上必要なくなる。並列処理がこれ以上必要なくなると、
ブロック３１４は終了する。
【００５８】両側の流れがまだ活性化状態であれば、プ
ロセッシングは“ＡＲＭ７クロックが後であるか？”を
決定するブロック４０８に移動する。決定段階４０８で
同期装置２０４は、ＡＲＭ７クロックシミュレータがベ
クトルクロックシミュレータより後であるかを決定す
る。このような決定はＡＲＭ７ｃｌｋ２１６とＶＰｃｌ
ｋ２１８を比較して遂行される。例えば、ＡＲＭ７ｃｌ
ｋ(216) ＝ｔ１で、ＶＰｃｌｋ(218) ＝ｔ３であれば
（図５参考）、ＡＲＭ７クロックシミュレータがもっと
後である。ＡＲＭ７クロックがもっと後であれば、これ
はＶＰプロセッサシミュレータ２０８が命令をプロセッ
シングし、ＡＲＭ７プロセッサシミュレータ２０６はア
イドル（idle）状態であることを表す。二重プロセッサ
回路において２個のプロセッサが存在するので、この二
プロセッサが同時に動作する。
ロセッシングは“ＡＲＭ７クロックが後であるか？”を
決定するブロック４０８に移動する。決定段階４０８で
同期装置２０４は、ＡＲＭ７クロックシミュレータがベ
クトルクロックシミュレータより後であるかを決定す
る。このような決定はＡＲＭ７ｃｌｋ２１６とＶＰｃｌ
ｋ２１８を比較して遂行される。例えば、ＡＲＭ７ｃｌ
ｋ(216) ＝ｔ１で、ＶＰｃｌｋ(218) ＝ｔ３であれば
（図５参考）、ＡＲＭ７クロックシミュレータがもっと
後である。ＡＲＭ７クロックがもっと後であれば、これ
はＶＰプロセッサシミュレータ２０８が命令をプロセッ
シングし、ＡＲＭ７プロセッサシミュレータ２０６はア
イドル（idle）状態であることを表す。二重プロセッサ
回路において２個のプロセッサが存在するので、この二
プロセッサが同時に動作する。
【００５９】ＡＲＭ７プロセッサシミュレータ２０６が
アイドル状態であれば、ＡＲＭ７プロセッサシミュレー
タ２０６は、次の命令をプロセッシングすることにより
命令実行の順序が維持され、並列処理がシミュレーショ
ンされる。例えば、図５を参考すると、ＶＰプロセッサ
シミュレータ２０８が時間ｔ４の間にベクトルプロセッ
サ動作をシミュレーションし、ＡＲＭ７プロセッサシミ
ュレータ２０６が時間ｔ２の間にＡＲＭ７プロセッサ動
作をシミュレーションすると、命令を実行する次のプロ
セッサはＡＲＭ７プロセッサシミュレータ２０６になる
はずである。ＡＲＭ７プロセッサシミュレータ２０６は
少なくともＶＰプロセッサシミュレータ２０８が動作す
る時間だけ、動作する間に命令の処理を継続する。或る
命令は終了されるための時間の量が異なるので、同期装
置２０４はアイドル状態で最後まで待機しているプロセ
ッサシミュレータがもっと多い命令を実行するように、
２個のプロセッサシミュレータ間の命令実行の厳しいイ
ンターリービングから外れるようになる。
アイドル状態であれば、ＡＲＭ７プロセッサシミュレー
タ２０６は、次の命令をプロセッシングすることにより
命令実行の順序が維持され、並列処理がシミュレーショ
ンされる。例えば、図５を参考すると、ＶＰプロセッサ
シミュレータ２０８が時間ｔ４の間にベクトルプロセッ
サ動作をシミュレーションし、ＡＲＭ７プロセッサシミ
ュレータ２０６が時間ｔ２の間にＡＲＭ７プロセッサ動
作をシミュレーションすると、命令を実行する次のプロ
セッサはＡＲＭ７プロセッサシミュレータ２０６になる
はずである。ＡＲＭ７プロセッサシミュレータ２０６は
少なくともＶＰプロセッサシミュレータ２０８が動作す
る時間だけ、動作する間に命令の処理を継続する。或る
命令は終了されるための時間の量が異なるので、同期装
置２０４はアイドル状態で最後まで待機しているプロセ
ッサシミュレータがもっと多い命令を実行するように、
２個のプロセッサシミュレータ間の命令実行の厳しいイ
ンターリービングから外れるようになる。
【００６０】ＡＲＭ７クロックシミュレータがベクトル
クロックシミュレータより後であれば（即ち、ＡＲＭ７
ｃｌｋ２１６＜ＶＰｃｌｋ２１８）、プロセッシングは
同期装置２０４がコアイメージ１０２のＡＲＭ７プログ
ラムのコード部分（付録Ｂ、Ａ２−Ａ４ライン）から命
令をフェッチする“ＡＲＭ７命令のフェッチ”ブロック
４１０に移動する。前記命令がフェッチされてから、プ
ロセッシングは同期装置２０４がＡＲＭ７シミュレータ
２０６によって、ＡＲＭ７プロセッサ命令の実行をシミ
ュレーションするように信号を送る“ＡＲＭ７命令のシ
ミュレーション”ブロック４１２に移動する。命令実行
のシミュレーションの一部として同期装置２０４はＡＲ
Ｍ７プロセッサ上のシミュレーティングされた命令を遂
行することにかかる時間をＡＲＭ７ｃｌｋ２１６に加え
る。例えば、図５を参考すると、ＡＲＭ７プロセッサシ
ミュレータ２０６がＡＲＭ７ｃｌｋ(216) ＝ｔ１で命令
の実行を開始し、命令を実行することに必要な時間がＡ
ＲＭ７プロセッサ上の１クロック周期であれば、ＡＲＭ
７ｃｌｋ(216) はｔ２にセットされる。ＡＲＭ７命令の
実行がシミュレーションされてから、プロセッシングは
決定段階４０６に移動し、命令の並列実行をシミュレー
ションするループを形成する。
クロックシミュレータより後であれば（即ち、ＡＲＭ７
ｃｌｋ２１６＜ＶＰｃｌｋ２１８）、プロセッシングは
同期装置２０４がコアイメージ１０２のＡＲＭ７プログ
ラムのコード部分（付録Ｂ、Ａ２−Ａ４ライン）から命
令をフェッチする“ＡＲＭ７命令のフェッチ”ブロック
４１０に移動する。前記命令がフェッチされてから、プ
ロセッシングは同期装置２０４がＡＲＭ７シミュレータ
２０６によって、ＡＲＭ７プロセッサ命令の実行をシミ
ュレーションするように信号を送る“ＡＲＭ７命令のシ
ミュレーション”ブロック４１２に移動する。命令実行
のシミュレーションの一部として同期装置２０４はＡＲ
Ｍ７プロセッサ上のシミュレーティングされた命令を遂
行することにかかる時間をＡＲＭ７ｃｌｋ２１６に加え
る。例えば、図５を参考すると、ＡＲＭ７プロセッサシ
ミュレータ２０６がＡＲＭ７ｃｌｋ(216) ＝ｔ１で命令
の実行を開始し、命令を実行することに必要な時間がＡ
ＲＭ７プロセッサ上の１クロック周期であれば、ＡＲＭ
７ｃｌｋ(216) はｔ２にセットされる。ＡＲＭ７命令の
実行がシミュレーションされてから、プロセッシングは
決定段階４０６に移動し、命令の並列実行をシミュレー
ションするループを形成する。
【００６１】この実施の形態において、ＡＲＭ７プロセ
ッサが、ベクトルプロセッサが実行（付録Ｂ、Ａ４ライ
ン）を完了することを待っている間、待機ループを形成
することも可能である。ＡＲＭ７プロセッサシミュレー
タ２０６が待機ループをシミュレーションする時、両側
の流れはまだ活性化状態であり、並列処理がシミュレー
ションされる。
ッサが、ベクトルプロセッサが実行（付録Ｂ、Ａ４ライ
ン）を完了することを待っている間、待機ループを形成
することも可能である。ＡＲＭ７プロセッサシミュレー
タ２０６が待機ループをシミュレーションする時、両側
の流れはまだ活性化状態であり、並列処理がシミュレー
ションされる。
【００６２】ＡＲＭ７クロックシミュレータがベクトル
クロックシミュレータより後でなければ（即ち、ＡＲＭ
７ｃｌｋ２１６＞＝ＶＰｃｌｋ２１８）、処理過程は
“ベクトル命令のフェッチ”ブロック４１４に移動して
から、“ベクトル命令のシミュレーション”ブロック４
１６に移動する。
クロックシミュレータより後でなければ（即ち、ＡＲＭ
７ｃｌｋ２１６＞＝ＶＰｃｌｋ２１８）、処理過程は
“ベクトル命令のフェッチ”ブロック４１４に移動して
から、“ベクトル命令のシミュレーション”ブロック４
１６に移動する。
【００６３】なお、本発明の他の実施の形態として、Ａ
ＲＭ７クロックシミュレータとベクトルクロックシミュ
レータとが同一であれば、ＡＲＭ７プロセッサシミュレ
ータ２０６がＡＲＭ７プログラム命令の実行をシミュレ
ーションする。図４のブロック４１４で、ＡＲＭ７クロ
ックシミュレータが後の場合の処理過程と類似して、同
期装置２０４はコアイメージ１０２のベクトルプログラ
ムのコード部分（付録Ｂ、Ａ６−Ａ７ライン）から命令
をフェッチする。ブロック４１６で、同期装置２０４は
ＶＰクロックシミュレータ２０８が命令の実行をシミュ
レーションする。ベクトルプログラム命令実行のシミュ
レーションの一部として、同期装置２０４はＶＰｃｌｋ
(216) をベクトルプロセッサ上の命令を実行することに
必要な時間だけ増加させる。ブロック４１６以後の処理
過程の制御は決定ブロック４１６に移動されて命令の並
列実行をシミュレーションするループを形成する。
ＲＭ７クロックシミュレータとベクトルクロックシミュ
レータとが同一であれば、ＡＲＭ７プロセッサシミュレ
ータ２０６がＡＲＭ７プログラム命令の実行をシミュレ
ーションする。図４のブロック４１４で、ＡＲＭ７クロ
ックシミュレータが後の場合の処理過程と類似して、同
期装置２０４はコアイメージ１０２のベクトルプログラ
ムのコード部分（付録Ｂ、Ａ６−Ａ７ライン）から命令
をフェッチする。ブロック４１６で、同期装置２０４は
ＶＰクロックシミュレータ２０８が命令の実行をシミュ
レーションする。ベクトルプログラム命令実行のシミュ
レーションの一部として、同期装置２０４はＶＰｃｌｋ
(216) をベクトルプロセッサ上の命令を実行することに
必要な時間だけ増加させる。ブロック４１６以後の処理
過程の制御は決定ブロック４１６に移動されて命令の並
列実行をシミュレーションするループを形成する。
【００６４】本発明の実施の形態において、ベクトルプ
ロセッサ命令“ＪＯＩＮ”（付録Ｂ、Ａ７ライン）に注
目する。ＡＲＭ７命令“ＳＴＡＲＴＶＰ”に対応する
“ＪＯＩＮ”は、ベクトルプログラムが終了され、ＶＰ
プロセッサシミュレータ２０８に対する処理流れが取り
消されなければならないし、処理過程が基本ＡＲＭ７プ
ログラムに戻るはずであるということを表す。前記の命
令をベクトルプロセッサを終了する信号として使用する
ためには、必ず“ＪＯＩＮ”としなくても良いというこ
とは、当分野の通常の知識を有する者は理解できる。
ロセッサ命令“ＪＯＩＮ”（付録Ｂ、Ａ７ライン）に注
目する。ＡＲＭ７命令“ＳＴＡＲＴＶＰ”に対応する
“ＪＯＩＮ”は、ベクトルプログラムが終了され、ＶＰ
プロセッサシミュレータ２０８に対する処理流れが取り
消されなければならないし、処理過程が基本ＡＲＭ７プ
ログラムに戻るはずであるということを表す。前記の命
令をベクトルプロセッサを終了する信号として使用する
ためには、必ず“ＪＯＩＮ”としなくても良いというこ
とは、当分野の通常の知識を有する者は理解できる。
【００６５】ＡＲＭ７プロセッサシミュレータ２０６と
ＶＰプロセッサシミュレータ２０８の丈夫な連結の一つ
の長所は、同期装置２０４がコンテキスト（context ）
とタスクスイッチング（task switching）でぶつかるよ
うになる費用の問題を避けることにある。同期装置２０
４はプロセッサシミュレータ（ブロック４１２のＡＲＭ
７プロセッサシミュレータ２０６とブロック４１６のＶ
Ｐプロセッサシミュレータ２０８）に信号することがで
きる。同期装置２０４が本来は二プロセッサ間のタスク
スイッチングであることは、当分野で通常の知識を有す
る者は理解できる。
ＶＰプロセッサシミュレータ２０８の丈夫な連結の一つ
の長所は、同期装置２０４がコンテキスト（context ）
とタスクスイッチング（task switching）でぶつかるよ
うになる費用の問題を避けることにある。同期装置２０
４はプロセッサシミュレータ（ブロック４１２のＡＲＭ
７プロセッサシミュレータ２０６とブロック４１６のＶ
Ｐプロセッサシミュレータ２０８）に信号することがで
きる。同期装置２０４が本来は二プロセッサ間のタスク
スイッチングであることは、当分野で通常の知識を有す
る者は理解できる。
【００６６】二つのプロセッサシミュレータ２０６，２
０８が丈夫に連結されなければ、命令の形態がその前に
シミュレーションされた形態から変更されるごとに、一
方のプロセッサシミュレータは停止し、他方のプロセッ
サシミュレータが始動されるはずであるので、実行され
る新しいプロセッサが必要である（すなわち、ARM7命令
からベクトルプロセッサ命令に変更され、またはベクト
ルプロセッサ命令からARM7命令に変更される）。
０８が丈夫に連結されなければ、命令の形態がその前に
シミュレーションされた形態から変更されるごとに、一
方のプロセッサシミュレータは停止し、他方のプロセッ
サシミュレータが始動されるはずであるので、実行され
る新しいプロセッサが必要である（すなわち、ARM7命令
からベクトルプロセッサ命令に変更され、またはベクト
ルプロセッサ命令からARM7命令に変更される）。
【００６７】なお、本発明の他の実施の形態として決定
ブロック４０６から開始される図４に図示したループ
は、クロック数を減らすために変更されることもある。
図４で同期装置２０４は、それぞれの命令を実行してか
ら、ＡＲＭ７ｃｌｋ(216) とＶＰｃｌｋ(218) とを比較
する。図６は前記の変更されたループを表したもので、
ブロック６０２，６０４が追加されたことを除外して
は、図４のループと同一である。
ブロック４０６から開始される図４に図示したループ
は、クロック数を減らすために変更されることもある。
図４で同期装置２０４は、それぞれの命令を実行してか
ら、ＡＲＭ７ｃｌｋ(216) とＶＰｃｌｋ(218) とを比較
する。図６は前記の変更されたループを表したもので、
ブロック６０２，６０４が追加されたことを除外して
は、図４のループと同一である。
【００６８】それぞれのベクトル命令が必要とするクロ
ック周期の数を含むクロック周期検査表（clock-cycle
lookup table）（図示されていない）が同期装置２０４
内に構成される。ブロック４１４が終了された後のブロ
ック４１６の前、ベクトル命令の実行がシミュレーショ
ンされる前に“命令周期時間の検査”ブロック６０２
で、同期措置２０４は命令が数個の周期を必要とするか
を決定するためにクロック周期検査表を検索する。
ック周期の数を含むクロック周期検査表（clock-cycle
lookup table）（図示されていない）が同期装置２０４
内に構成される。ブロック４１４が終了された後のブロ
ック４１６の前、ベクトル命令の実行がシミュレーショ
ンされる前に“命令周期時間の検査”ブロック６０２
で、同期措置２０４は命令が数個の周期を必要とするか
を決定するためにクロック周期検査表を検索する。
【００６９】一般的に、ＡＲＭ７プロセッサ上の命令は
１周期を必要とし、ベクトルプロセッサ上の命令は多数
のクロック周期を必要とする。ブロック６０２が終了さ
れてから、“ベクトル命令のシミュレーション”ブロッ
ク４１６が上述のごとく実行される。ベクトル命令のシ
ミュレーションの後、ＡＲＭ７ｃｌｋ(216) とＶＰｃｌ
ｋ(218) を比較する代わり、“ＡＲＭ７命令の反復実行
（loop）”ブロック６０４で、同期装置２０４はベクト
ル命令に要求されるクロック数の半分に該当する数のＡ
ＲＭ７命令をフェッチし、その命令の実行をシミュレー
ションする。例えば、処理過程が時間ｔ＝１から開始さ
れ（図５参考）、８個のクロック周期を必要とするベク
トルプロセッサ命令が実行されると仮定すると、ベクト
ルプロセッサは時間ｔ＝５で命令の実行を終了する。Ｖ
ＰクロックがＡＲＭ７クロックより２倍程度早いので、
ＡＲＭ７ｃｌｋ(216) はＶＰｃｌｋ(218) より８クロッ
ク周期でない４クロック周期遅れるようになる。
１周期を必要とし、ベクトルプロセッサ上の命令は多数
のクロック周期を必要とする。ブロック６０２が終了さ
れてから、“ベクトル命令のシミュレーション”ブロッ
ク４１６が上述のごとく実行される。ベクトル命令のシ
ミュレーションの後、ＡＲＭ７ｃｌｋ(216) とＶＰｃｌ
ｋ(218) を比較する代わり、“ＡＲＭ７命令の反復実行
（loop）”ブロック６０４で、同期装置２０４はベクト
ル命令に要求されるクロック数の半分に該当する数のＡ
ＲＭ７命令をフェッチし、その命令の実行をシミュレー
ションする。例えば、処理過程が時間ｔ＝１から開始さ
れ（図５参考）、８個のクロック周期を必要とするベク
トルプロセッサ命令が実行されると仮定すると、ベクト
ルプロセッサは時間ｔ＝５で命令の実行を終了する。Ｖ
ＰクロックがＡＲＭ７クロックより２倍程度早いので、
ＡＲＭ７ｃｌｋ(216) はＶＰｃｌｋ(218) より８クロッ
ク周期でない４クロック周期遅れるようになる。
【００７０】同期装置２０４は、４個のＡＲＭ７命令を
フェッチしてから、ＡＲＭ７プロセッサシミュレータ２
０６に信号を送ることにより、これらの命令の遂行をシ
ミュレーションする。図４に示したプロセッサ終了の
後、同期装置２０４はブロック４１４からフェッチされ
たベクトル命令がシミュレーションされた後、４回のク
ロック比較を行う。図６に示した方法はこのような４回
のクロック比較を必要としない。ブロック６０６後、処
理過程は図４のブロック４１６以後の過程と同様であ
る。
フェッチしてから、ＡＲＭ７プロセッサシミュレータ２
０６に信号を送ることにより、これらの命令の遂行をシ
ミュレーションする。図４に示したプロセッサ終了の
後、同期装置２０４はブロック４１４からフェッチされ
たベクトル命令がシミュレーションされた後、４回のク
ロック比較を行う。図６に示した方法はこのような４回
のクロック比較を必要としない。ブロック６０６後、処
理過程は図４のブロック４１６以後の過程と同様であ
る。
【００７１】付録Ａのコンピュータプログラムは、本発
明の実施の形態において、マイクロソフト社により常用
化されたマイクロソフトビジュアルＣ＋＋４．０の統合
された開発環境を利用し、コムファイルされリンクされ
たもので、マイクロソフト社により常用化されたマイク
ロソフトＷＩＮＤＯＷＳ９５TMを利用する個人用コンピ
ュータ上で使用されることである。
明の実施の形態において、マイクロソフト社により常用
化されたマイクロソフトビジュアルＣ＋＋４．０の統合
された開発環境を利用し、コムファイルされリンクされ
たもので、マイクロソフト社により常用化されたマイク
ロソフトＷＩＮＤＯＷＳ９５TMを利用する個人用コンピ
ュータ上で使用されることである。
【００７２】他の実施の形態において、付録Ａのコンピ
ュータプログラムは、ＵＮＩＸ Ｓｏｌａｒｉｓ２．５
駆動システムとＧＣＣコムファイラー及びリンカーを利
用してコムファイル、リンクされる。付録Ａのコンピュ
ータプログラムに使用される特定なコンピュータ言語
と、付録Ａのコンピュータプログラムにより規定される
コンピュータプロセッサが遂行される、コンピュータシ
ステムは、本発明の重要な面ではない。他のコンピュー
タ言語及び他のコンピュータシステムを利用して本発明
を具現できることは当分野の通常の知識を有する者は理
解できる。
ュータプログラムは、ＵＮＩＸ Ｓｏｌａｒｉｓ２．５
駆動システムとＧＣＣコムファイラー及びリンカーを利
用してコムファイル、リンクされる。付録Ａのコンピュ
ータプログラムに使用される特定なコンピュータ言語
と、付録Ａのコンピュータプログラムにより規定される
コンピュータプロセッサが遂行される、コンピュータシ
ステムは、本発明の重要な面ではない。他のコンピュー
タ言語及び他のコンピュータシステムを利用して本発明
を具現できることは当分野の通常の知識を有する者は理
解できる。
【００７３】なお、上述の実施の形態は例示的なので、
本発明を制限しない。例えば、前記の実施の形態では、
ＡＲＭ７プロセッサとベクトルプロセッサのシミュレー
ションに関して記述しているが、他のプロセッサにも本
発明を適用し、２個以上のプロセッサの実行をシミュレ
ーションし、マルチプロセッサ回路が集積回路ではない
場合もある。
本発明を制限しない。例えば、前記の実施の形態では、
ＡＲＭ７プロセッサとベクトルプロセッサのシミュレー
ションに関して記述しているが、他のプロセッサにも本
発明を適用し、２個以上のプロセッサの実行をシミュレ
ーションし、マルチプロセッサ回路が集積回路ではない
場合もある。
【００７４】また、本発明を特定の望ましい実施の形態
に関連して図示、説明したが、以下の特許請求の範囲に
より用意される本発明の精神や分野を逸脱しない限り、
本発明が多様に改造及び変化することができるというこ
とは、当業界で通常の知識を有する者は容易に知ること
ができる。
に関連して図示、説明したが、以下の特許請求の範囲に
より用意される本発明の精神や分野を逸脱しない限り、
本発明が多様に改造及び変化することができるというこ
とは、当業界で通常の知識を有する者は容易に知ること
ができる。
【００７５】このように、実施の形態では、新しい二重
プロセッサ回路シミュレータは、それぞれ分離されたシ
ミュレータを連結し、このシミュレータ間の命令の実行
をインターリーブする。この新しい二重プロセッサシミ
ュレータは、正確なシミュレーションと基礎となる集積
回路の動作において優秀な性能を提供する。
プロセッサ回路シミュレータは、それぞれ分離されたシ
ミュレータを連結し、このシミュレータ間の命令の実行
をインターリーブする。この新しい二重プロセッサシミ
ュレータは、正確なシミュレーションと基礎となる集積
回路の動作において優秀な性能を提供する。
【００７６】同期装置２０４は、ＲＩＳＣプロセッサシ
ミュレータとベクトルプロセッサシミュレータの調整さ
れた動作を処理する。二重プロセッサシミュレータの入
力は基礎となるＲＩＳＣプロセッサの実行可能なファイ
ルと、基礎となるベクトルプロセッサの実行可能なファ
イルとを組み合って構成された実行可能な組合ファイル
から構成される。同期装置２０４は外部ループ内のＲＩ
ＳＣプロセッサと関連される、組み合わされた実行可能
なファイルから命令をフェッチする。同期装置２０４は
ＲＩＳＣプロセッサと関連されたすべての命令が遂行さ
れるとき動作を終了する。
ミュレータとベクトルプロセッサシミュレータの調整さ
れた動作を処理する。二重プロセッサシミュレータの入
力は基礎となるＲＩＳＣプロセッサの実行可能なファイ
ルと、基礎となるベクトルプロセッサの実行可能なファ
イルとを組み合って構成された実行可能な組合ファイル
から構成される。同期装置２０４は外部ループ内のＲＩ
ＳＣプロセッサと関連される、組み合わされた実行可能
なファイルから命令をフェッチする。同期装置２０４は
ＲＩＳＣプロセッサと関連されたすべての命令が遂行さ
れるとき動作を終了する。
【００７７】同期装置２０４は、ベクトルプロセッサが
初期化しなければならないフェッチされた命令信号を除
外した前記フェッチされた命令実行をＲＩＳＣプロセッ
サシミュレータがシミュレーションするようにする。ベ
クトルプロセッサが要求される場合、同期装置２０４は
並列処理をシミュレーションする。
初期化しなければならないフェッチされた命令信号を除
外した前記フェッチされた命令実行をＲＩＳＣプロセッ
サシミュレータがシミュレーションするようにする。ベ
クトルプロセッサが要求される場合、同期装置２０４は
並列処理をシミュレーションする。
【００７８】並列処理をシミュレーションするために、
同期装置２０４は、まずベクトルプロセッサシミュレー
タを動作させた後、ＲＩＳＣプロセッサシミュレータに
該当するクロックシミュレータを初期時間にセットさせ
る。ベクトルプロセッサに該当するクロックシミュレー
タは同一な初期時間にセットされる。
同期装置２０４は、まずベクトルプロセッサシミュレー
タを動作させた後、ＲＩＳＣプロセッサシミュレータに
該当するクロックシミュレータを初期時間にセットさせ
る。ベクトルプロセッサに該当するクロックシミュレー
タは同一な初期時間にセットされる。
【００７９】同期装置２０４は、並列処理が要求される
間、内部ループを実行する。並列処理がこれ以上要求さ
れなければ、同期装置２０４は外部ループに戻る。内部
ループで、同期装置２０４はＲＩＳＣクロックシミュレ
ータとベクトルクロックシミュレータとを比較し、ＲＩ
ＳＣクロックシミュレータが遅ければ、同期装置２０４
は組み合わされた実行可能なプログラムからＲＩＳＣ命
令をフェッチする。この命令はＲＩＳＣプロセッサシミ
ュレータ上でシミュレーションされる。
間、内部ループを実行する。並列処理がこれ以上要求さ
れなければ、同期装置２０４は外部ループに戻る。内部
ループで、同期装置２０４はＲＩＳＣクロックシミュレ
ータとベクトルクロックシミュレータとを比較し、ＲＩ
ＳＣクロックシミュレータが遅ければ、同期装置２０４
は組み合わされた実行可能なプログラムからＲＩＳＣ命
令をフェッチする。この命令はＲＩＳＣプロセッサシミ
ュレータ上でシミュレーションされる。
【００８０】シミュレーションの後、ＲＩＳＣプロセッ
サが命令を実行するのに必要な時間がＲＩＳＣクロック
シミュレータ値に加えられる。その後、同期装置２０４
は内部ループの最初に戻る。
サが命令を実行するのに必要な時間がＲＩＳＣクロック
シミュレータ値に加えられる。その後、同期装置２０４
は内部ループの最初に戻る。
【００８１】ベクトルクロックシミュレータがＲＩＳＣ
クロックシミュレータと同一、またはＲＩＳＣクロック
シミュレータより遅ければ、同期装置２０４は組み合わ
された実行可能なプログラムからベクトルプロセッサ命
令をフェッチする。この命令はベクトルプロセッサシミ
ュレータ上でシミュレーションされる。シミュレーショ
ンした後、ベクトルプロセッサが命令を実行するのに必
要な時間がベクトルクロックシミュレータ値に加えられ
る。それから、同期装置２０４は内部ループの最初に戻
る。
クロックシミュレータと同一、またはＲＩＳＣクロック
シミュレータより遅ければ、同期装置２０４は組み合わ
された実行可能なプログラムからベクトルプロセッサ命
令をフェッチする。この命令はベクトルプロセッサシミ
ュレータ上でシミュレーションされる。シミュレーショ
ンした後、ベクトルプロセッサが命令を実行するのに必
要な時間がベクトルクロックシミュレータ値に加えられ
る。それから、同期装置２０４は内部ループの最初に戻
る。
【００８２】ＲＩＳＣプロセッサとベクトルプロセッサ
間の情報伝達は、共有されるメモリを利用して遂行され
る。ＲＩＳＣプロセッサはベクトルプロセッサレジスタ
への書き込みや読み出しを遂行し得る。
間の情報伝達は、共有されるメモリを利用して遂行され
る。ＲＩＳＣプロセッサはベクトルプロセッサレジスタ
への書き込みや読み出しを遂行し得る。
【００８３】本発明によると、多数のプロセッサ回路の
動作をシミュレーションする方法及び装置が提供され
る。本発明の実施の形態において、プロセッサ回路は二
重プロセッサ集積回路である。本発明の実施の形態によ
ると、新しい二重クロックシミュレーション方法は、丈
夫に連結された２個の独立的なプロセッサシミュレータ
間の命令実行シミュレーションをインターリーブする。
集積回路上の二重プロセッサを表す２個の独立的なプロ
セッサシミュレータは、一つの共有されるアドレス空間
で統合される。２個のプロセッサシミュレータは相互に
情報を伝達し得るメモリを共有する。一般的に、命令実
行が同期されることによりシミュレータプロセッサはシ
ミュレーション命令実行を交替に行う。
動作をシミュレーションする方法及び装置が提供され
る。本発明の実施の形態において、プロセッサ回路は二
重プロセッサ集積回路である。本発明の実施の形態によ
ると、新しい二重クロックシミュレーション方法は、丈
夫に連結された２個の独立的なプロセッサシミュレータ
間の命令実行シミュレーションをインターリーブする。
集積回路上の二重プロセッサを表す２個の独立的なプロ
セッサシミュレータは、一つの共有されるアドレス空間
で統合される。２個のプロセッサシミュレータは相互に
情報を伝達し得るメモリを共有する。一般的に、命令実
行が同期されることによりシミュレータプロセッサはシ
ミュレーション命令実行を交替に行う。
【００８４】このようにして、集積回路上で可能な並列
実行がシミュレーションされる。別途のクロックシミュ
レータはそれぞれのプロセッサシミュレータに備えられ
る。次の命令の実行をシミュレーションするために選択
された実際のプロセッサは、最後のクロックシミュレー
タと関連されたプロセッサである。このように命令実行
のシミュレーションが行われるようにすると、命令実行
の順序が実際の二重プロセッサ集積回路の実行順序の一
つの命令内にあることが確実になる。
実行がシミュレーションされる。別途のクロックシミュ
レータはそれぞれのプロセッサシミュレータに備えられ
る。次の命令の実行をシミュレーションするために選択
された実際のプロセッサは、最後のクロックシミュレー
タと関連されたプロセッサである。このように命令実行
のシミュレーションが行われるようにすると、命令実行
の順序が実際の二重プロセッサ集積回路の実行順序の一
つの命令内にあることが確実になる。
【００８５】
【発明の効果】本発明によると、従来のシミュレータに
比して向上された性能を有する二重プロセッサ回路のシ
ミュレータが提供され、基礎となる電子回路に存在する
信号伝達動作を正確にシミュレーションするシミュレー
タを提供できる。
比して向上された性能を有する二重プロセッサ回路のシ
ミュレータが提供され、基礎となる電子回路に存在する
信号伝達動作を正確にシミュレーションするシミュレー
タを提供できる。
【００８６】
【表１】
【００８７】
【表２】
【００８８】
【表３】
【００８９】
【表４】
【００９０】
【表５】
【００９１】
【表６】
【図１】本発明の実施の形態の信号プロセッサシミュレ
ータの概略構成を示す図である。
ータの概略構成を示す図である。
【図２】図１の信号プロセッサシミュレータの二重プロ
セッサシミュレーションの構造を示す図である。
セッサシミュレーションの構造を示す図である。
【図３】図１の信号プロセッサシミュレータの論理流れ
図である。
図である。
【図４】図３の並列処理のシミュレーションブロックで
遂行される処理過程を示す論理流れ図である。
遂行される処理過程を示す論理流れ図である。
【図５】図１の信号プロセッサシミュレータによりシミ
ュレーションされるプロセッサのクロックを示す図であ
る。
ュレーションされるプロセッサのクロックを示す図であ
る。
【図６】図４の処理過程よりクロックシミュレータの周
波数を減少させるための、本発明の他の実施の形態によ
る論理流れ図である。
波数を減少させるための、本発明の他の実施の形態によ
る論理流れ図である。
１０２ コアイメージ １０４ シミュレータ １０６ シミュレーション結果 ２０２ デバッガーインタフェース ２０４ 同期装置 ２０６ ＡＲＭ７プロセッサシミュレータ ２０８ ベクトルプロセッサシミュレータ ２１０ メモリアクセスモジュール ２１２ コプロセッサモジュール ２１４ イベントモジュール ２１６ メモリ位置ＡＲＭ７ｃｌｋ ２１８ メモリ位置ＶＰｃｌｋ ２２０ メモリ位置ＡＲＭ７ ＲＥＧ ＭＥＭ ２２２ メモリ位置ＶＰ ＲＥＧ ＭＥＭ
Claims (9)
- 【請求項１】 二重プロセッサ回路上の並列実行をシミ
ュレーションするための信号プロセッサシミュレータで
あって、 二重プロセッサの第１プロセッサ上の命令の実行をシミ
ュレーションするための第１プロセッサシミュレータ
と、 前記二重プロセッサの第２プロセッサ上の命令の実行を
シミュレーションするための第２プロセッサシミュレー
タと、 信号プロセッサシミュレータによりアクセスされた値を
格納するための共有されるメモリと、 前記第１プロセッサに関するクロックをシミュレーショ
ンするための第１クロックシミュレータと、 前記第２プロセッサに関するクロックをシミュレーショ
ンするための第２クロックシミュレータと、 前記第１クロックシミュレータと第２クロックシミュレ
ータとを比較し、後になるクロックシミュレータに該当
するプロセッサシミュレータ上の命令を処理する同期装
置と、 を備えたことを特徴とする信号プロセッサシミュレー
タ。 - 【請求項２】 前記第１プロセッサシミュレータは、Ｒ
ＩＳＣプロセッサをシミュレーションすることを特徴と
する請求項１記載の信号プロセッサシミュレータ。 - 【請求項３】 前記第１プロセッサシミュレータは、Ａ
ＲＭＵＬＡＴＯＲであることを特徴とする請求項１記載
の信号プロセッサシミュレータ。 - 【請求項４】 前記第２プロセッサシミュレータは、ベ
クトルプロセッサをシミュレーションすることを特徴と
する請求項１記載の信号プロセッサシミュレータ。 - 【請求項５】 前記共有されるメモリは、前記第１プロ
セッサシミュレータと第２プロセッサシミュレータとに
示されることを特徴とする請求項１乃至４のいずれかに
記載の信号プロセッサシミュレータ。 - 【請求項６】 前記共有されるメモリは、前記第２プロ
セッサシミュレータにより変更できる前記第１プロセッ
サシミュレータのレジスタ値を含むことを特徴とする請
求項５記載の信号プロセッサシミュレータ。 - 【請求項７】 前記同期装置は、前記第２プロセッサシ
ミュレータに関する命令に要求されるクロック周期を含
む検査表を含み、前記第２プロセッサシミュレータ上の
命令を実行する前に、命令に必要なクロック周期を決定
するために前記検査表を検査し、前記命令を実行してか
ら、前記第１プロセッサシミュレータによりシミュレー
ションされる第１プロセッサ動作が、少なくとも前記第
２プロセッサシミュレータによりシミュレーションされ
る第２プロセッサの動作期間程度に遂行される時まで、
前記第１プロセッサシミュレータ上の１個以上の他の命
令を実行することを特徴とする請求項１乃至６のいずれ
かに記載の信号プロセッサシミュレータ。 - 【請求項８】 二重プロセッサ回路上で実行される命令
を含む実行可能なプログラムと、 前記二重プロセッサ回路の第１プロセッサ上の命令実行
をシミュレーションするための第１プロセッサシミュレ
ータと、 前記二重プロセッサ回路の第２プロセッサ上の命令実行
をシミュレーションするための第２プロセッサシミュレ
ータと、 前記第１プロセッサシミュレータと第２プロセッサシミ
ュレータとの間の命令実行をインターリーブするための
同期装置と、 第１プロセッサクロックを示す第１クロック値と、 第２プロセッサクロックを示す第２クロック値と、 前記第１プロセッサシミュレータと第２プロセッサシミ
ュレータに示されて、前記第１プロセッサシミュレータ
に要求される一個以上の第１レジスタ値及び前記第２プ
ロセッサシミュレータに要求される一個以上の第２レジ
スタ値を含む、共有されるメモリと、を含むコンピュー
タ格納媒体に提供される二重プロセッサ回路の動作をシ
ミュレーションするためのコンピュータ実行方法におい
て、 前記実行可能なプログラムから第１命令をフェッチし、 前記第１命令が並列処理のための信号でなければ、前記
第１プロセッサシミュレータ上の第１命令実行をシミュ
レーションし、 前記第１命令が並列処理のための信号であれば、並列処
理をシミュレーションするコンピュータ実行段階を含む
第１ループを遂行し、 前記の並列処理をシミュレーションする段階が、 前記クロック値と第２クロックとを比較し、 前記第１クロック値が第２クロック値より小さければ、
前記の実行可能なプログラムから第２命令をフェッチ
し、前記第１プロセッサシミュレータ上の第２命令の実
行をシミュレーションし、前記第１プロセッサ上の第２
命令の実行に必要な時間を前記第１クロック値に加え
て、 前記第１クロック値が前記第２クロック値より同一であ
るかまたは大きければ、前記の実行可能なプログラムか
ら第３命令をフェッチし、前記第２プロセッサシミュレ
ータ上の第３命令の実行をシミュレーションし、前記第
２プロセッサ上の第３命令を遂行するに必要な時間を前
記第２クロック値に加えて、 前記第２プロセッサシミュレータがこれ以上必要となく
なると前記第１ループに戻って、 前記の実行可能なプログラム内の第１プロセッサシミュ
レータと関連されているすべての命令がシミュレーショ
ンされたら、前記第１ループを終了するコンピュータ実
行段階を含むことを特徴とする二重プロセッサ回路の動
作をシミュレーションするためのコンピュータ実行方
法。 - 【請求項９】 二重プロセッサ回路上で実行される命令
を含む実行可能なプログラムと、 前記二重プロセッサ回路の第１プロセッサ上の命令の実
行をシミュレーションするための第１プロセッサシミュ
レータと、 前記二重プロセッサ回路の第２プロセッサ上の命令の実
行をシミュレーションするための第２プロセッサシミュ
レータと、 前記第１プロセッサシミュレートと第２プロセッサシミ
ュレート間の命令の実行をインターリーブするための同
期装置と、 第１プロセッサクロックを示す第１クロック値と、 第２プロセッサクロックを示す第２クロック値と、 命令を実行することに必要な時間を示す検査表と、 前記第１プロセッサシミュレータと第２プロセッサシミ
ュレータで示されて、前記第１プロセッサシミュレータ
に要求される１個以上の第１レジスタ値及び前記第２プ
ロセッサシミュレータに要求される１個以上の第２レジ
スタ値を含む、共有されるメモリと、を含むコンピュー
タ格納媒体に提供される二重プロセッサ回路の動作をシ
ミュレーションするためのコンピュータ実行方法におい
て、 前記の実行可能なプログラムから第１命令をフェッチ
し、 前記第１命令が、並列プロセッシングのための信号でな
ければ、前記第１プロセッサシミュレータ上の第１命令
の実行をシミュレーションし、 前記第１命令が、並列処理のための信号であれば、並列
処理をシミュレーションするコンピュータ実行段階を含
む第１ループを遂行し、 前記の並列処理をシミュレーションする段階が、 前記クロック値と第２クロック値とを比較し、 前記第１クロック値が第２クロックより小さければ、前
記の実行可能はプログラムから第２命令をフェッチし、
前記第１プロセッサシミュレータ上の第２命令の実行を
シミュレーションし、前記第１プロセッサ上の第２命令
を実行することに必要な時間を前記第１クロック値に加
えて、 前記第１クロック値が前記第２クロック値より同一であ
るかまたは大きければ、前記の実行可能なプログラムか
ら第３命令をフェッチし、前記第３命令に必要な実行時
間を決定するために検査表をアクセスし、前記第２プロ
セッサシミュレータ上の第３命令の実行をシミュレーシ
ョンし、前記第２プロセッサ上の第３命令を遂行するこ
とに必要な時間を前記第２クロック値に加えて、前記第
３命令に必要な実行時間を基準とし、前記実行可能なプ
ログラムから所定の命令の実行をシミュレーションし、 前記第２プロセッサシミュレータがこれ以上必要となく
なると前記第１ループに戻って、 前記の実行可能なプログラム内の第１プロセッサシミュ
レータと関連されているすべての命令がシミュレーショ
ンされたら、前記第１ループを終了するコンピュータ実
行段階を含むことを特徴とする二重プロセッサ回路の動
作をシミュレーションするためのコンピュータ実行方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/730866 | 1996-10-16 | ||
| US08/730,866 US6014512A (en) | 1996-10-18 | 1996-10-18 | Method and apparatus for simulation of a multi-processor circuit |
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| JP28406397A Expired - Fee Related JP4564110B2 (ja) | 1996-10-18 | 1997-10-16 | 二重プロセッサ回路の動作をシミュレーションするためのコンピュータ実行方法及び信号プロセッサシミュレータ |
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-
1996
- 1996-10-18 US US08/730,866 patent/US6014512A/en not_active Expired - Lifetime
-
1997
- 1997-06-02 KR KR1019970022726A patent/KR100257516B1/ko not_active IP Right Cessation
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