JP3085730B2 - 複合ｃｐｕシステムの並列シミュレーション方式 - Google Patents
複合ｃｐｕシステムの並列シミュレーション方式Info
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- JP3085730B2 JP3085730B2 JP03127416A JP12741691A JP3085730B2 JP 3085730 B2 JP3085730 B2 JP 3085730B2 JP 03127416 A JP03127416 A JP 03127416A JP 12741691 A JP12741691 A JP 12741691A JP 3085730 B2 JP3085730 B2 JP 3085730B2
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Description
【０００１】
【産業上の利用分野】本発明は複数のＣＰＵにより構成
される疎結合システムの実機動作を、ソフトウェアによ
り擬似環境下でシミュレーションするための複合ＣＰＵ
システムの並列シミュレーション方式に関する。
される疎結合システムの実機動作を、ソフトウェアによ
り擬似環境下でシミュレーションするための複合ＣＰＵ
システムの並列シミュレーション方式に関する。
【０００２】
【従来の技術】近年、通信システムの保守／監視制御装
置のネットワーク化・階層化に伴って、全体が複合ＣＰ
Ｕで構成される疎結合システムがシステム構成の主流と
なってきている。ここで疎結合システムとは、それぞれ
のＣＰＵ毎にＯＳ（Operatingsystem) を持ち、各々の
ＯＳの制御のもとでそれぞれのＣＰＵが動作するシステ
ムのことである。
置のネットワーク化・階層化に伴って、全体が複合ＣＰ
Ｕで構成される疎結合システムがシステム構成の主流と
なってきている。ここで疎結合システムとは、それぞれ
のＣＰＵ毎にＯＳ（Operatingsystem) を持ち、各々の
ＯＳの制御のもとでそれぞれのＣＰＵが動作するシステ
ムのことである。
【０００３】このような疎結合システムに限らず、複合
ＣＰＵにて構成されるシステムに搭載されるソフトウェ
アのＣＰＵ間通信試験は、ソフトウェアを実機に直接搭
載し、各種測定器を実機に接続して実施するのが一般的
な方法である。
ＣＰＵにて構成されるシステムに搭載されるソフトウェ
アのＣＰＵ間通信試験は、ソフトウェアを実機に直接搭
載し、各種測定器を実機に接続して実施するのが一般的
な方法である。
【０００４】ところが、このようなソフトウェアは、通
常、実機と同時に開発が進められるため、ソフトウェア
側が試験可能な状態になっても、実際にＣＰＵ間通信試
験が行えるのは実機が完成した後となる。つまり、ソフ
トウェアの試験は実機の完成を待たなければ実施できな
いことになる。しかし、実機の完成後にソフトウェアの
試験を行うのでは、システムの開発に長い期間を費やし
てしまうという問題があった。これを解決するための手
段として、汎用的な大型計算機やワークステーションを
利用した擬似環境上でのシミュレーションを実施する方
法がある。
常、実機と同時に開発が進められるため、ソフトウェア
側が試験可能な状態になっても、実際にＣＰＵ間通信試
験が行えるのは実機が完成した後となる。つまり、ソフ
トウェアの試験は実機の完成を待たなければ実施できな
いことになる。しかし、実機の完成後にソフトウェアの
試験を行うのでは、システムの開発に長い期間を費やし
てしまうという問題があった。これを解決するための手
段として、汎用的な大型計算機やワークステーションを
利用した擬似環境上でのシミュレーションを実施する方
法がある。
【０００５】従来の複合ＣＰＵシステムに対する擬似環
境上でのシミュレーションにおいては、順次シミュレー
ションと並列シミュレーションの二つの方法が提唱され
ている。
境上でのシミュレーションにおいては、順次シミュレー
ションと並列シミュレーションの二つの方法が提唱され
ている。
【０００６】しかし、複合ＣＰＵシステムの高速なシミ
ュレーションを実現するという観点に立つと、一つのシ
ミュレーション対象ＣＰＵに対して、シミュレーション
実行計算機のプロセッサを、一つ割り当てて並列動作で
きるシミュレーション方式が有効である。
ュレーションを実現するという観点に立つと、一つのシ
ミュレーション対象ＣＰＵに対して、シミュレーション
実行計算機のプロセッサを、一つ割り当てて並列動作で
きるシミュレーション方式が有効である。
【０００７】従来から用いられている並列シミュレーシ
ョン方式を図５に示す。図５において、１はシミュレー
ションを実行するための計算機システムであり、シミュ
レーションモデル２1 ，２2 ，・・・，２n 、これら各
シミュレーションモデル２1 ，２2 ，・・・，２n に対
応して専用に設けられた計算機プロセッサ３1 ，３2 ，
・・・，３n 、各シミュレーションモデル２1 ，２2 ，
・・・，２n 間でのデータ通信を行うＣＰＵ間共用メモ
リ４を有している。
ョン方式を図５に示す。図５において、１はシミュレー
ションを実行するための計算機システムであり、シミュ
レーションモデル２1 ，２2 ，・・・，２n 、これら各
シミュレーションモデル２1 ，２2 ，・・・，２n に対
応して専用に設けられた計算機プロセッサ３1 ，３2 ，
・・・，３n 、各シミュレーションモデル２1 ，２2 ，
・・・，２n 間でのデータ通信を行うＣＰＵ間共用メモ
リ４を有している。
【０００８】上記シミュレーションモデル２1 ，２2 ，
・・・２n は、シミュレートされる複合ＣＰＵシステム
の各ＣＰＵ毎のシミュレーションモデルであり、被試験
プログラムとそれを解析・実行するシミュレータプログ
ラムを有している。
・・・２n は、シミュレートされる複合ＣＰＵシステム
の各ＣＰＵ毎のシミュレーションモデルであり、被試験
プログラムとそれを解析・実行するシミュレータプログ
ラムを有している。
【０００９】また、上記共用メモリ４は各ＣＰＵが共用
するものであり、各シミュレーションモデル２1 ，
２2 ，・・・，２n から読み書きが可能な領域を持って
いる。このような構成の従来のシミュレーション方式で
は、通信相手の特定方法として、データ送信側シミュレ
ーションモデルが共用メモリ４内の通信相手に対応する
アドレス部分にデータを書き込み、データ受信側シミュ
レーションモデルが共用メモリ４内の該当アドレスから
データを読み出すといった動作を行うものであり、被試
験プログラムがＣＰＵ間通信領域として共用メモリ４の
使用を前提とした結合システムの並列シミュレーション
方式である。
するものであり、各シミュレーションモデル２1 ，
２2 ，・・・，２n から読み書きが可能な領域を持って
いる。このような構成の従来のシミュレーション方式で
は、通信相手の特定方法として、データ送信側シミュレ
ーションモデルが共用メモリ４内の通信相手に対応する
アドレス部分にデータを書き込み、データ受信側シミュ
レーションモデルが共用メモリ４内の該当アドレスから
データを読み出すといった動作を行うものであり、被試
験プログラムがＣＰＵ間通信領域として共用メモリ４の
使用を前提とした結合システムの並列シミュレーション
方式である。
【００１０】すなわち、この従来の方式は前記した疎結
合システムに対し密結合システムと呼ばれるシステムに
おけるシミュレーション方式である。この密結合システ
ムとは、複数のＣＰＵが１つのＯＳを共用して、そのＯ
Ｓの制御のもとでそれぞれのＣＰＵが動作するようなシ
ステムのことである。
合システムに対し密結合システムと呼ばれるシステムに
おけるシミュレーション方式である。この密結合システ
ムとは、複数のＣＰＵが１つのＯＳを共用して、そのＯ
Ｓの制御のもとでそれぞれのＣＰＵが動作するようなシ
ステムのことである。
【００１１】
【発明が解決しようとする課題】ところで、疎結合で構
成される複合ＣＰＵシステムを前記従来の方式でシミュ
レーションするには、被試験プログラムを、従来の方式
に合わせてＣＰＵ間の共用メモリ４を使用するような内
容に変更する必要が生じる。これは、疎結合システムは
もともと各ＣＰＵ間の共用メモリを使用せず、通信ＬＳ
Ｉを介してデータ通信を行うものであり、被試験プログ
ラムもそのような内容となっているからである。
成される複合ＣＰＵシステムを前記従来の方式でシミュ
レーションするには、被試験プログラムを、従来の方式
に合わせてＣＰＵ間の共用メモリ４を使用するような内
容に変更する必要が生じる。これは、疎結合システムは
もともと各ＣＰＵ間の共用メモリを使用せず、通信ＬＳ
Ｉを介してデータ通信を行うものであり、被試験プログ
ラムもそのような内容となっているからである。
【００１２】したがって、通信相手を共用メモリ４内の
アドレスにより特定する従来方式では、疎結合で構成さ
れる複合ＣＰＵシステムの場合は、被試験プログラムを
密結合のシミュレーション向けに書き換える必要があ
る。しかし、密結合システムにおける被試験プログラム
は、ＣＰＵ間の共用メモリ４のあるアドレスを用いて、
データ交換を行うというような内容となっているため、
疎結合システムの被試験プログラムを密結合用に書き換
えた場合、その書き換えた被試験プログラムは実際の疎
結合システムの被試験用プログラムとしては内容的に何
の意味も持たないものとなってしまう。
アドレスにより特定する従来方式では、疎結合で構成さ
れる複合ＣＰＵシステムの場合は、被試験プログラムを
密結合のシミュレーション向けに書き換える必要があ
る。しかし、密結合システムにおける被試験プログラム
は、ＣＰＵ間の共用メモリ４のあるアドレスを用いて、
データ交換を行うというような内容となっているため、
疎結合システムの被試験プログラムを密結合用に書き換
えた場合、その書き換えた被試験プログラムは実際の疎
結合システムの被試験用プログラムとしては内容的に何
の意味も持たないものとなってしまう。
【００１３】つまり、結果的には従来の方式では、疎結
合システムのシミュレーションは行えないということに
なり、疎結合システムにおける複合ＣＰＵシステムのＣ
ＰＵ間通信試験は、実機による実際の試験に依存するし
か方法がないという問題があった。
合システムのシミュレーションは行えないということに
なり、疎結合システムにおける複合ＣＰＵシステムのＣ
ＰＵ間通信試験は、実機による実際の試験に依存するし
か方法がないという問題があった。
【００１４】本発明は、最近、急速に普及してきている
一般的なネットワークで結ばれた複数台の計算機（ワー
クステーションやパソコン）上で、疎結合の複合ＣＰＵ
システムのＣＰＵ結合関係を定義するデータを新たに設
けて、その定義データを利用して通信を実行すること
で、疎結合システムに搭載されるソフトウェアを、全く
変更することなくシミュレーションすることを可能とし
た複合ＣＰＵシステムの並列シミュレーション方式を実
現することを目的としている。
一般的なネットワークで結ばれた複数台の計算機（ワー
クステーションやパソコン）上で、疎結合の複合ＣＰＵ
システムのＣＰＵ結合関係を定義するデータを新たに設
けて、その定義データを利用して通信を実行すること
で、疎結合システムに搭載されるソフトウェアを、全く
変更することなくシミュレーションすることを可能とし
た複合ＣＰＵシステムの並列シミュレーション方式を実
現することを目的としている。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明するためのシステム構成を示す図である。ここでは疎
結合で構成される２つのＣＰＵ１１，ＣＰＵ１２を、ネ
ットワークで結合された２つの計算機Ａ，Ｂにてシミュ
レートする場合について説明する。つまり、図１におい
て、点線で囲った部分が実システムとしてのＣＰＵ１
１，１２であり、このＣＰＵ１１とＣＰＵ１２とは互い
に接続関係にあり、所定のプログラムにて相互のデータ
通信を行うように構成されるが、そのシステム完成前に
計算機Ａ，Ｂを利用して擬似環境上でのシミュレーショ
ンを実施する場合について説明する。
明するためのシステム構成を示す図である。ここでは疎
結合で構成される２つのＣＰＵ１１，ＣＰＵ１２を、ネ
ットワークで結合された２つの計算機Ａ，Ｂにてシミュ
レートする場合について説明する。つまり、図１におい
て、点線で囲った部分が実システムとしてのＣＰＵ１
１，１２であり、このＣＰＵ１１とＣＰＵ１２とは互い
に接続関係にあり、所定のプログラムにて相互のデータ
通信を行うように構成されるが、そのシステム完成前に
計算機Ａ，Ｂを利用して擬似環境上でのシミュレーショ
ンを実施する場合について説明する。
【００１６】計算機Ａには、単体ＣＰＵ擬似機能を持つ
ＣＰＵシミュレータプロセス２１1 、通信イベントを格
納したイベントテーブル２２1 、疎結合システムのＣＰ
Ｕ結合関係を定義したデータを有し通信イベント発生時
に通信相手を特定するために使用するＣＰＵ定義体２３
1 、実際にＣＰＵ間でのデータ通信を行うメッセージ送
信プロセス２４1 とメッセージ受信プロセス２５1 、そ
して、これら送信プロセス２４1 、受信プロセス２５1
と上記ＣＰＵシミュレータプロセス２１1 との間のデー
タ処理時に用いられるＣＰＵ内共用メモリ２６1 が設け
られている。
ＣＰＵシミュレータプロセス２１1 、通信イベントを格
納したイベントテーブル２２1 、疎結合システムのＣＰ
Ｕ結合関係を定義したデータを有し通信イベント発生時
に通信相手を特定するために使用するＣＰＵ定義体２３
1 、実際にＣＰＵ間でのデータ通信を行うメッセージ送
信プロセス２４1 とメッセージ受信プロセス２５1 、そ
して、これら送信プロセス２４1 、受信プロセス２５1
と上記ＣＰＵシミュレータプロセス２１1 との間のデー
タ処理時に用いられるＣＰＵ内共用メモリ２６1 が設け
られている。
【００１７】一方、計算機Ｂも計算機Ａと同様の構成で
あり、ＣＰＵシミュレータプロセス２１2 、イベントテ
ーブル２２2 、ＣＰＵ定義体２３2 、メッセージ送信プ
ロセス２４2 、メッセージ受信プロセス２５2 、ＣＰＵ
内共用メモリ２６2 を有している。
あり、ＣＰＵシミュレータプロセス２１2 、イベントテ
ーブル２２2 、ＣＰＵ定義体２３2 、メッセージ送信プ
ロセス２４2 、メッセージ受信プロセス２５2 、ＣＰＵ
内共用メモリ２６2 を有している。
【００１８】そして、これら各計算機Ａ，Ｂにおいて、
イベントテーブル２２1 ，２２2 とメッセージ送信プロ
セス２４1 ，２４2 とメッセージ受信プロセス２５1 ，
２５ 2 とでそれぞれ通信制御部２７1 ，２７2 を構成
し、各ＣＰＵシミュレータプロセス２１1 ，２１2 間で
のデータの通信制御を行う。
イベントテーブル２２1 ，２２2 とメッセージ送信プロ
セス２４1 ，２４2 とメッセージ受信プロセス２５1 ，
２５ 2 とでそれぞれ通信制御部２７1 ，２７2 を構成
し、各ＣＰＵシミュレータプロセス２１1 ，２１2 間で
のデータの通信制御を行う。
【００１９】ところで、ＣＰＵ定義体２３1 ，２３
2 は、イベントテーブル２２1 に格納されている通信イ
ベント（例えば、ＣＰＵ１１とＣＰＵ１２とが接続され
たというような通信イベント）が発生されることによ
り、通信相手を特定するための種々の情報が定義されて
いるもので、具体的には図２のような構成となってい
る。つまり、ＣＰＵ定義体２３1 ，２３2 の構成とし
て、送信情報テーブルＳＴ1 ，ＳＴ2 ，・・・、および
受信情報テーブルＲＴ1 ，ＲＴ2，・・・がそれぞれ設
けられている。これら送信情報テーブルＳＴ1 ，Ｓ
Ｔ2 ，・・・および受信情報テーブルＲＴ1 ，ＲＴ2 ，
・・・は、それぞれイベントに対応した数だけ設けられ
ている。例えば、実システムにおけるＣＰＵが、ＣＰＵ
１１，ＣＰＵ１２，ＣＰＵ１３（図示せず）と設けられ
ているものとし、ＣＰＵ１１とＣＰＵ１２とが接続され
ているという情報を第１のイベント、ＣＰＵ１２とＣＰ
Ｕ１３とが接続されているという情報を第２のイベント
とすると、第１のイベントに対応した種々の情報が定義
体２３1 の送信情報テーブルＳＴ1 に書き込まれてお
り、第２のイベントに対応した種々の情報が定義体２３
1 の送信情報テーブルＳＴ2 に書き込まれている。
2 は、イベントテーブル２２1 に格納されている通信イ
ベント（例えば、ＣＰＵ１１とＣＰＵ１２とが接続され
たというような通信イベント）が発生されることによ
り、通信相手を特定するための種々の情報が定義されて
いるもので、具体的には図２のような構成となってい
る。つまり、ＣＰＵ定義体２３1 ，２３2 の構成とし
て、送信情報テーブルＳＴ1 ，ＳＴ2 ，・・・、および
受信情報テーブルＲＴ1 ，ＲＴ2，・・・がそれぞれ設
けられている。これら送信情報テーブルＳＴ1 ，Ｓ
Ｔ2 ，・・・および受信情報テーブルＲＴ1 ，ＲＴ2 ，
・・・は、それぞれイベントに対応した数だけ設けられ
ている。例えば、実システムにおけるＣＰＵが、ＣＰＵ
１１，ＣＰＵ１２，ＣＰＵ１３（図示せず）と設けられ
ているものとし、ＣＰＵ１１とＣＰＵ１２とが接続され
ているという情報を第１のイベント、ＣＰＵ１２とＣＰ
Ｕ１３とが接続されているという情報を第２のイベント
とすると、第１のイベントに対応した種々の情報が定義
体２３1 の送信情報テーブルＳＴ1 に書き込まれてお
り、第２のイベントに対応した種々の情報が定義体２３
1 の送信情報テーブルＳＴ2 に書き込まれている。
【００２０】一方、受信情報テーブルＲＴ1 ，ＲＴ2 も
同様にイベントの数に対応して設けられている。そし
て、上記送信情報テーブルＳＴ1 ，ＳＴ2 の内容として
は、(1) 送信元イベントアドレス、(2) 送信先論理計算
機名、(3) 送信データ先頭アドレス、(4)送信データ長
が書き込まれている。また、受信情報テーブルＲＴ1 ，
ＲＴ2 の内容としては、(a) 送信元論理計算機名、(b)
送信元イベントアドレス、(c) 受信データ先頭アドレス
が書き込まれている。
同様にイベントの数に対応して設けられている。そし
て、上記送信情報テーブルＳＴ1 ，ＳＴ2 の内容として
は、(1) 送信元イベントアドレス、(2) 送信先論理計算
機名、(3) 送信データ先頭アドレス、(4)送信データ長
が書き込まれている。また、受信情報テーブルＲＴ1 ，
ＲＴ2 の内容としては、(a) 送信元論理計算機名、(b)
送信元イベントアドレス、(c) 受信データ先頭アドレス
が書き込まれている。
【００２１】図２では便宜上、送信情報テーブルの内容
として、定義体２３1 の送信情報テーブルＳＴ1 を例に
とって図示し、また受信情報テーブルの内容として、定
義体２３2 の受信情報テーブルＲＴ1 を例にとって図示
しているが、他の送信・受信の各情報テーブルの内容の
パターンは同じであり、ただその定義内容が対応するＣ
ＰＵの動作内容に基づいた定義内容となっている。
として、定義体２３1 の送信情報テーブルＳＴ1 を例に
とって図示し、また受信情報テーブルの内容として、定
義体２３2 の受信情報テーブルＲＴ1 を例にとって図示
しているが、他の送信・受信の各情報テーブルの内容の
パターンは同じであり、ただその定義内容が対応するＣ
ＰＵの動作内容に基づいた定義内容となっている。
【００２２】ところで、上記送信情報テーブルの内容
(1) 〜(4) および受信情報テーブル(a) 〜(c) の各情報
は次のような内容となっている。 (1) 送信元イベントアドレス 送信元ＣＰＵがシミュレーション実行中に自己のＣＰＵ
内メモリ領域あるいはＩ／Ｏ領域の、このアドレスにア
クセスした場合、ＣＰＵ間通信が開始されるという条件
（アドレス）を指定するものである。 (2) 送信先論理計算機名 疎結合の複合ＣＰＵシステムにおける送信元ＣＰＵと送
信先ＣＰＵとの関係を定義するもので、実際には上記
(1) の送信元イベントアドレスがアクセスされたとき
に、通信相手となるＣＰＵの被試験プログラムが動作し
ている計算機のネットワーク上での論理的な計算機名を
指定するものである。 (3) 送信データ先頭アドレス 送信元ＣＰＵ内において、送信するデータが格納されて
いるメモリの先頭アドレスを指定するものである。 (4) 送信データ長 送信元ＣＰＵ内において、送信するためにメモリから取
り出すデータの長さを指定するものである。 (a) 送信元論理計算機名 受信データの送信元論理計算機名を指定するもので、受
信側計算機において、データの送信元を試験実施者に対
して表示・通知するために使用するものである。 (b) 送信元イベントアドレス 送信元の通信イベントを指定するもので、受信側ＣＰＵ
は、この送信元イベントアドレスに従って受信データの
処理を行う。 (c) 受信データ先頭アドレス 受信側ＣＰＵにおいて、受信したデータを格納する場所
を指定するものである。
(1) 〜(4) および受信情報テーブル(a) 〜(c) の各情報
は次のような内容となっている。 (1) 送信元イベントアドレス 送信元ＣＰＵがシミュレーション実行中に自己のＣＰＵ
内メモリ領域あるいはＩ／Ｏ領域の、このアドレスにア
クセスした場合、ＣＰＵ間通信が開始されるという条件
（アドレス）を指定するものである。 (2) 送信先論理計算機名 疎結合の複合ＣＰＵシステムにおける送信元ＣＰＵと送
信先ＣＰＵとの関係を定義するもので、実際には上記
(1) の送信元イベントアドレスがアクセスされたとき
に、通信相手となるＣＰＵの被試験プログラムが動作し
ている計算機のネットワーク上での論理的な計算機名を
指定するものである。 (3) 送信データ先頭アドレス 送信元ＣＰＵ内において、送信するデータが格納されて
いるメモリの先頭アドレスを指定するものである。 (4) 送信データ長 送信元ＣＰＵ内において、送信するためにメモリから取
り出すデータの長さを指定するものである。 (a) 送信元論理計算機名 受信データの送信元論理計算機名を指定するもので、受
信側計算機において、データの送信元を試験実施者に対
して表示・通知するために使用するものである。 (b) 送信元イベントアドレス 送信元の通信イベントを指定するもので、受信側ＣＰＵ
は、この送信元イベントアドレスに従って受信データの
処理を行う。 (c) 受信データ先頭アドレス 受信側ＣＰＵにおいて、受信したデータを格納する場所
を指定するものである。
【００２３】ところで、計算機Ａと計算機Ｂとの間で送
信されるＣＰＵ定義体２３1 ，２３ 2 の送信情報として
は、送信元論理計算機名、送信元イベントアドレス、デ
ータの３つの機能を有したデータが送信情報パケットＰ
Ｃとして送信される。図２では、ＣＰＵ定義体２３1 の
送信情報テーブルＳＴ1 からの送信情報を例にとって図
示している。
信されるＣＰＵ定義体２３1 ，２３ 2 の送信情報として
は、送信元論理計算機名、送信元イベントアドレス、デ
ータの３つの機能を有したデータが送信情報パケットＰ
Ｃとして送信される。図２では、ＣＰＵ定義体２３1 の
送信情報テーブルＳＴ1 からの送信情報を例にとって図
示している。
【００２４】
【作用】このような構成において、ＣＰＵ１１を送信元
のＣＰＵとし、通信相手としてＣＰＵ１２を特定して通
信を行う場合についての擬似動作を図３のフローチャー
トを参照しながら説明する。ここで、ＣＰＵ１１，ＣＰ
Ｕ１２というのは実システム上での実機の名称であり、
これらＣＰＵ１１とＣＰＵ１２間の通信を、計算機Ａ，
Ｂを利用した擬似環境上でのシミュレーションにて実施
する。
のＣＰＵとし、通信相手としてＣＰＵ１２を特定して通
信を行う場合についての擬似動作を図３のフローチャー
トを参照しながら説明する。ここで、ＣＰＵ１１，ＣＰ
Ｕ１２というのは実システム上での実機の名称であり、
これらＣＰＵ１１とＣＰＵ１２間の通信を、計算機Ａ，
Ｂを利用した擬似環境上でのシミュレーションにて実施
する。
【００２５】まず、ＣＰＵシミュレータプロセス２１1
にて、ＣＰＵ１１のシミュレーション処理中、イベント
（このイベントを前述した第１のイベントとする）が発
生（図３のステップＳ１）すると、これによりＣＰＵ定
義体２３1 の送信情報テーブルＳＴ1 ，ＳＴ2 ，・・・
から、第１のイベントに対応した送信情報テーブルＳＴ
1 を読み出す（ステップＳ２）。この送信情報テーブル
ＳＴ1 には、(1) 送信元イベントアドレス、(2) 送信先
論理計算機名、(3) 送信データ先頭アドレス、(4) 送信
データ長に関するデータが格納されている。つまり、こ
の送信情報テーブルＳＴ1 では、上記(2)によりＣＰＵ
１１の通信相手となるＣＰＵ１２に対応する計算機が計
算機Ｂであることを特定しているとともに、上記(3) と
(4) により送信すべきデータがどれであるかを特定して
いる。そして、これらの各送信情報は共用メモリ２６1
に書き込まれる（ステップＳ３）。
にて、ＣＰＵ１１のシミュレーション処理中、イベント
（このイベントを前述した第１のイベントとする）が発
生（図３のステップＳ１）すると、これによりＣＰＵ定
義体２３1 の送信情報テーブルＳＴ1 ，ＳＴ2 ，・・・
から、第１のイベントに対応した送信情報テーブルＳＴ
1 を読み出す（ステップＳ２）。この送信情報テーブル
ＳＴ1 には、(1) 送信元イベントアドレス、(2) 送信先
論理計算機名、(3) 送信データ先頭アドレス、(4) 送信
データ長に関するデータが格納されている。つまり、こ
の送信情報テーブルＳＴ1 では、上記(2)によりＣＰＵ
１１の通信相手となるＣＰＵ１２に対応する計算機が計
算機Ｂであることを特定しているとともに、上記(3) と
(4) により送信すべきデータがどれであるかを特定して
いる。そして、これらの各送信情報は共用メモリ２６1
に書き込まれる（ステップＳ３）。
【００２６】これまでの処理においては、メッセージ送
信プロセス２４1 とメッセージ受信プロセス２５1 は動
作しておらず、待ち状態であるが、上記ステップＳ３に
て送信情報が共用メモリ２６1 に書き込まれた後、割込
み信号が発生（ステップＳ４）すると、メッセージ送信
プロセス２４1 が動作し、割込み信号を受信（ステップ
Ｓ５）し、上記送信情報を共用メモリ２６1 から読み出
し（ステップＳ６）、次にその送信情報をパケット化、
つまり図２に示す如く送信元論理計算機名と送信元イベ
ントアドレスとデータという３つの機能情報として（ス
テップＳ７）計算機Ｂへ送る。
信プロセス２４1 とメッセージ受信プロセス２５1 は動
作しておらず、待ち状態であるが、上記ステップＳ３に
て送信情報が共用メモリ２６1 に書き込まれた後、割込
み信号が発生（ステップＳ４）すると、メッセージ送信
プロセス２４1 が動作し、割込み信号を受信（ステップ
Ｓ５）し、上記送信情報を共用メモリ２６1 から読み出
し（ステップＳ６）、次にその送信情報をパケット化、
つまり図２に示す如く送信元論理計算機名と送信元イベ
ントアドレスとデータという３つの機能情報として（ス
テップＳ７）計算機Ｂへ送る。
【００２７】受信側の計算機Ｂでは、受信したデータの
中から、送信元イベントアドレスをキーとして、ＣＰＵ
定義体２３2 の受信情報テーブルＲＴ1 ，ＲＴ2 ，・・
・のうち該当する受信情報テーブルＲＴ1 を検索し、そ
の受信情報テーブルＲＴ1 に定義された前述の(a) ，
(b) ，(c) の内容を読み出して、受信したデータを格納
すべきＣＰＵ１２内のメモリアドレスを特定して、その
アドレスに格納する。
中から、送信元イベントアドレスをキーとして、ＣＰＵ
定義体２３2 の受信情報テーブルＲＴ1 ，ＲＴ2 ，・・
・のうち該当する受信情報テーブルＲＴ1 を検索し、そ
の受信情報テーブルＲＴ1 に定義された前述の(a) ，
(b) ，(c) の内容を読み出して、受信したデータを格納
すべきＣＰＵ１２内のメモリアドレスを特定して、その
アドレスに格納する。
【００２８】そして、計算機Ｂからその受信情報に対す
る応答を計算機Ａに送る場合、計算機Ｂのメッセージ送
信プロセス２４2 から発信する。計算機Ａの受信プロセ
ス２５1 は、これまで待ちの状態であったが、計算機Ｂ
からの応答信号を受信し（ステップＳ８）、この受信し
た情報を共用メモリ２６1 に書き込む（ステップＳ
９）。その後、割込み信号が発生（ステップＳ１０）す
ると、ＣＰＵシミュレータプロセス２１1 がこの割込み
信号を受信（ステップＳ１１）して、上記受信情報を共
用メモリ２６1から読み出し（ステップＳ１２）、ＣＰ
Ｕ定義体２３1 の情報テーブルＲＴ1 ，ＲＴ2 ，・・・
のうち該当イベント（この場合、第１のイベント）に対
応した受信情報テーブルＲＴ1 を検索する。そして、こ
の受信情報テーブルＲＴ1 の定義内容、つまり前述した
(a) ，(b) ，(c) の内容（第１のイベントに対応した内
容）を読み出す（ステップＳ１３）。
る応答を計算機Ａに送る場合、計算機Ｂのメッセージ送
信プロセス２４2 から発信する。計算機Ａの受信プロセ
ス２５1 は、これまで待ちの状態であったが、計算機Ｂ
からの応答信号を受信し（ステップＳ８）、この受信し
た情報を共用メモリ２６1 に書き込む（ステップＳ
９）。その後、割込み信号が発生（ステップＳ１０）す
ると、ＣＰＵシミュレータプロセス２１1 がこの割込み
信号を受信（ステップＳ１１）して、上記受信情報を共
用メモリ２６1から読み出し（ステップＳ１２）、ＣＰ
Ｕ定義体２３1 の情報テーブルＲＴ1 ，ＲＴ2 ，・・・
のうち該当イベント（この場合、第１のイベント）に対
応した受信情報テーブルＲＴ1 を検索する。そして、こ
の受信情報テーブルＲＴ1 の定義内容、つまり前述した
(a) ，(b) ，(c) の内容（第１のイベントに対応した内
容）を読み出す（ステップＳ１３）。
【００２９】このように本発明では、従来の如く、各Ｃ
ＰＵ間の共用メモリ（図５の共用メモリ４）を使用する
ことなく、ＣＰＵ１１側のメモリ内の指定アドレスに格
納されているデータをＣＰＵ１２側のメモリ内の指定ア
ドレスに格納することができるため、疎結合の複合ＣＰ
Ｕシステムに搭載されるソフトウェアを全く変更するこ
となくＣＰＵ間での通信をシミュレーションすることが
可能となる。
ＰＵ間の共用メモリ（図５の共用メモリ４）を使用する
ことなく、ＣＰＵ１１側のメモリ内の指定アドレスに格
納されているデータをＣＰＵ１２側のメモリ内の指定ア
ドレスに格納することができるため、疎結合の複合ＣＰ
Ｕシステムに搭載されるソフトウェアを全く変更するこ
となくＣＰＵ間での通信をシミュレーションすることが
可能となる。
【００３０】
【実施例】図４は本発明の一実施例を示す構成図であ
り、本発明をＵＮＩＸネットワークに展開したものであ
る。同実施例では、図１で示した計算機Ａ，Ｂとして２
つのワークステーションを用いて２つのＣＰＵを有する
システムをシミュレーションする場合を示している。同
図において、ＷＳ１，ＷＳ２はそれぞれワークステーシ
ョンであり、これらはＵＮＩＸネットワークで結合され
ている。ワークステーションＷＳ１にはシミュレーショ
ン試験の対象となる、ここでは図示しないＣＰＵのプロ
グラム（アプリケーションプログラムと実機ターゲット
ＯＳおよび実機のＩ／Ｏドライバを動かすためのプログ
ラムを結合したもの）ＰＧ１と、この試験対象プログラ
ムＰＧ１をシミュレーションするＣＰＵシミュレータプ
ロセス３１1 、メッセージ送信プロセス３２1 、メッセ
ージ受信プロセス３３1 を有している。
り、本発明をＵＮＩＸネットワークに展開したものであ
る。同実施例では、図１で示した計算機Ａ，Ｂとして２
つのワークステーションを用いて２つのＣＰＵを有する
システムをシミュレーションする場合を示している。同
図において、ＷＳ１，ＷＳ２はそれぞれワークステーシ
ョンであり、これらはＵＮＩＸネットワークで結合され
ている。ワークステーションＷＳ１にはシミュレーショ
ン試験の対象となる、ここでは図示しないＣＰＵのプロ
グラム（アプリケーションプログラムと実機ターゲット
ＯＳおよび実機のＩ／Ｏドライバを動かすためのプログ
ラムを結合したもの）ＰＧ１と、この試験対象プログラ
ムＰＧ１をシミュレーションするＣＰＵシミュレータプ
ロセス３１1 、メッセージ送信プロセス３２1 、メッセ
ージ受信プロセス３３1 を有している。
【００３１】ワークステーションＷＳ２もワークステー
ションＷＳ１と同様、ここでは図示しないもう一方のＣ
ＰＵの試験対象プログラムＰＧ２と、この試験対象プロ
グラムＰＧ２をシミュレーションするＣＰＵシミュレー
タプロセス３１2 、メッセージ送信プロセス３２2 、メ
ッセージ受信プロセス３３2 を有している。
ションＷＳ１と同様、ここでは図示しないもう一方のＣ
ＰＵの試験対象プログラムＰＧ２と、この試験対象プロ
グラムＰＧ２をシミュレーションするＣＰＵシミュレー
タプロセス３１2 、メッセージ送信プロセス３２2 、メ
ッセージ受信プロセス３３2 を有している。
【００３２】上記アプリケーションプログラム、ターゲ
ットＯＳ、ドライバなどは一体なものとして、それぞれ
のワークステーションＷＳ１，ＷＳ２に搭載されてシミ
ュレーションされるが、実際の試験対象となるのは、ア
プリケーションプログラムである。そして、例えばワー
クステーションＷＳ１を例にとると、ＣＰＵシミュレー
タプロセスが試験対象プログラムＰＧ１を動作させるこ
とにより、実際のＣＰＵを擬似環境上でシミュレーショ
ンする。このシミュレーション中、イベントの発生があ
ると、ワークステーションＷＳ１，ＷＳ２間でのデータ
通信が開始される。ここで、送信元のワークステーショ
ンが送信先のワークステーションを特定する場合、ＵＮ
ＩＸネットワーク上での論理計算機名として、例えばワ
ークステーションＷＳ１のホスト名をＡＰＰＬＥ、ワー
クステーションＷＳ２のホスト名をＬＥＭＯＮとして、
それを送信情報テーブルに書き込んでおけば、イベント
の発生により、ワークステーションＷＳ２が特定され
る。
ットＯＳ、ドライバなどは一体なものとして、それぞれ
のワークステーションＷＳ１，ＷＳ２に搭載されてシミ
ュレーションされるが、実際の試験対象となるのは、ア
プリケーションプログラムである。そして、例えばワー
クステーションＷＳ１を例にとると、ＣＰＵシミュレー
タプロセスが試験対象プログラムＰＧ１を動作させるこ
とにより、実際のＣＰＵを擬似環境上でシミュレーショ
ンする。このシミュレーション中、イベントの発生があ
ると、ワークステーションＷＳ１，ＷＳ２間でのデータ
通信が開始される。ここで、送信元のワークステーショ
ンが送信先のワークステーションを特定する場合、ＵＮ
ＩＸネットワーク上での論理計算機名として、例えばワ
ークステーションＷＳ１のホスト名をＡＰＰＬＥ、ワー
クステーションＷＳ２のホスト名をＬＥＭＯＮとして、
それを送信情報テーブルに書き込んでおけば、イベント
の発生により、ワークステーションＷＳ２が特定され
る。
【００３３】これにより、ワークステーションＷＳ１，
ＷＳ２でのデータ通信が開始され、ワークステーション
の画面上に表示される通信データを確認することで、Ｃ
ＰＵ間通信試験を実施することができる。
ＷＳ２でのデータ通信が開始され、ワークステーション
の画面上に表示される通信データを確認することで、Ｃ
ＰＵ間通信試験を実施することができる。
【００３４】
【発明の効果】本発明によれば、複数のＣＰＵにより構
成される疎結合システムの実機動作を、上記各ＣＰＵ毎
に割り当てられたネットワーク結合の各計算機にてソフ
トウェアによる擬似環境下でシミュレーションする複合
ＣＰＵシステムの並列シミュレーション方式において、
疎結合の複合ＣＰＵシステムに搭載されるソフトウェア
を全く変更することなく、ＣＰＵ間通信試験を実機に依
存しない環境で、効率的に実施することが可能となり、
複合ＣＰＵシステムの開発期間の短縮化と高品質に大き
く寄与することができる。
成される疎結合システムの実機動作を、上記各ＣＰＵ毎
に割り当てられたネットワーク結合の各計算機にてソフ
トウェアによる擬似環境下でシミュレーションする複合
ＣＰＵシステムの並列シミュレーション方式において、
疎結合の複合ＣＰＵシステムに搭載されるソフトウェア
を全く変更することなく、ＣＰＵ間通信試験を実機に依
存しない環境で、効率的に実施することが可能となり、
複合ＣＰＵシステムの開発期間の短縮化と高品質に大き
く寄与することができる。
【図１】本発明の原理を説明するための構成図である。
【図２】図１におけるＣＰＵ定義体の構成を説明するた
めの図である。
めの図である。
【図３】本発明の原理の処理動作を説明するためのフロ
ーチャートである。
ーチャートである。
【図４】本発明の一実施例を示すシステム構成図であ
る。
る。
【図５】従来の複合ＣＰＵシステムの並列シミュレーシ
ョン方式を説明するためのシステム構成図である。
ョン方式を説明するためのシステム構成図である。
Ａ，Ｂ 計算機 ２１1 ，２１2 ＣＰＵシミュレータプロセス ２３1 ，２３2 ＣＰＵ定義体 ２７1 ，２７2 通信制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/00 G06F 11/00 G06F 15/00 G06F 9/00
Claims (3)
- 【請求項１】 複数のＣＰＵにより構成される疎結合シ
ステムの実機動作を、上記各ＣＰＵ毎に割り当てられた
ネットワーク結合の各計算機上にてソフトウェアによる
擬似環境下にてシミュレーションする複合ＣＰＵシステ
ムの並列シミュレーション方式において、ネットワーク
結合された各計算機（Ａ，Ｂ）毎にネットワーク上での
一意の論理計算機名を付し、上記各計算機毎に、その計
算機上で並列動作して単体のＣＰＵ動作を擬似するＣＰ
Ｕシミュレータプロセス（２１1 ，２１2 ）を設けると
ともに、これら各ＣＰＵシミュレータプロセス（２
１1 ，２１2 ）間でのデータ通信を制御する通信制御部
（２７1 ，２７2 ）を設け、さらに通信相手となるＣＰ
Ｕを特定するためにシミュレーション対象である疎結合
の複合ＣＰＵシステムのＣＰＵ結合関係を、各計算機
（Ａ，Ｂ）のネットワーク上での結合関係に対応付けた
情報として定義したＣＰＵ定義体（２３1 ，２３2）を
設け、各ＣＰＵ毎に割り当てられた計算機（Ａ，Ｂ）を
並列動作させながら、各ＣＰＵシミュレータプロセス
（２１1 ，２１2 ）によりデータ通信の開始条件を検出
し、この検出時にＣＰＵ定義体（２３1，２３2 ）の定
義内容に従って相手ＣＰＵシミュレータプロセスを特定
して通信を行うことを特徴とする複合ＣＰＵシステムの
並列シミュレーション方式。 - 【請求項２】 疎結合で構成される複合ＣＰＵシステム
におけるＣＰＵ結合関係を、ネットワーク上のシミュレ
ーションを行う計算機の結合関係に対応させるための手
段として、ＣＰＵ名を論理計算機名に対応付け、これら
の関係を、前記ＣＰＵ定義体に定義データの１つとして
設けることを特徴とする請求項１記載の複合ＣＰＵシス
テムの並列シミュレーション方式。 - 【請求項３】 疎結合で構成される複合ＣＰＵシステム
におけるＣＰＵ間通信の擬似動作を行うために、送信元
ＣＰＵの送信開始を示す情報がアクセスされたときに、
ＣＰＵ定義体に定義されたネットワーク上の送信先論理
計算機名で示される送信先の指定メモリのアドレスに通
信データを送信することを特徴とする請求項１記載の複
合ＣＰＵシステムの並列シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03127416A JP3085730B2 (ja) | 1991-05-30 | 1991-05-30 | 複合ｃｐｕシステムの並列シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03127416A JP3085730B2 (ja) | 1991-05-30 | 1991-05-30 | 複合ｃｐｕシステムの並列シミュレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352262A JPH04352262A (ja) | 1992-12-07 |
| JP3085730B2 true JP3085730B2 (ja) | 2000-09-11 |
Family
ID=14959426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03127416A Expired - Fee Related JP3085730B2 (ja) | 1991-05-30 | 1991-05-30 | 複合ｃｐｕシステムの並列シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085730B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07317807A (ja) * | 1994-03-30 | 1995-12-08 | Ntn Corp | プーリユニット |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4667206B2 (ja) | 2005-10-31 | 2011-04-06 | 富士通セミコンダクター株式会社 | マルチコアモデルシミュレーションプログラム、該プログラムを記録した記録媒体、マルチコアモデルシミュレータ、およびマルチコアモデルシミュレーション方法 |
| JP4820654B2 (ja) | 2006-02-06 | 2011-11-24 | 富士通セミコンダクター株式会社 | サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ |
-
1991
- 1991-05-30 JP JP03127416A patent/JP3085730B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 土井敬介，外２名，"システムシミュレータの開発"，情報処理学会第３９回全国大会講演論文集（▲ＩＩ▼），１９８９年１０月，７Ｒ−７，ｐ．１４９５−１４９６ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07317807A (ja) * | 1994-03-30 | 1995-12-08 | Ntn Corp | プーリユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04352262A (ja) | 1992-12-07 |
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