JP4820654B2 - サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ - Google Patents
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- 238000000034 method Methods 0.000 title claims description 79
- 238000004088 simulation Methods 0.000 title claims description 45
- 230000008569 process Effects 0.000 claims description 53
- 238000012545 processing Methods 0.000 claims description 25
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000007781 pre-processing Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Description
まず、この発明の実施の形態にかかるサイクルシミュレータのハードウェア構成について説明する。図1は、この発明の実施の形態にかかるサイクルシミュレータのハードウェア構成を示すブロック図である。
つぎに、この発明の実施の形態にかかるサイクルシミュレーション処理手順について説明する。図2−1は、この発明の実施の形態にかかるサイクルシミュレーション処理手順を示すフローチャートである。図2−1において、まず初期化して(ステップS201)、サイクルシミュレーションの命令実行処理をおこなう(ステップS202)。このあと、後処理をおこなう(ステップS203)。
・RegH[31]=0x8xxx_xxxxまたはRegH.v=1
・RegW[31]=0x8xxx_xxxxまたはRegW.v=1
PB 周辺ブロックモデル
PE# プロセッサコアモデル
1200 LSIモデル
Claims (3)
- 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータが、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記所定数の命令の終了時のサイクル数を検出する第1の検出工程と、
前記プロセッサにより、前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断工程と、
前記第1の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定工程と、
前記第1の判定工程によって一致すると判定された場合、前記プロセッサにより、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出工程によって検出されたサイクル数とを比較する第1の比較工程と、
前記第1の比較工程により前記現在のサイクル数が大きい場合、前記プロセッサにより、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納工程と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出工程と、
前記プロセッサにより、前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断工程と、
前記第2の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定工程と、
前記第2の判定工程によって一致すると判定された場合、前記プロセッサにより、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出工程によって検出されたサイクル数とを比較する第2の比較工程と、
前記第2の比較工程により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す工程と、
を実行することを特徴とするサイクルシミュレーション方法。 - 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータに、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記所定数の命令の終了時のサイクル数を検出する第1の検出工程と、
前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断工程と、
前記第1の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定工程と、
前記第1の判定工程によって一致すると判定された場合、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出工程によって検出されたサイクル数とを比較する第1の比較工程と、
前記第1の比較工程により前記現在のサイクル数が大きい場合、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納工程と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出工程と、
前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断工程と、
前記第2の判断工程によって前記記憶モデルからの読出し命令であると判断された場合、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定工程と、
前記第2の判定工程によって一致すると判定された場合、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出工程によって検出されたサイクル数とを比較する第2の比較工程と、
前記第2の比較工程により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す工程と、
を実行させることを特徴とするサイクルシミュレーションプログラム。 - 複数のプロセッサモデルと記憶モデルとで構成されるLSIモデルを記憶する記憶装置とプロセッサとを有し、前記LSIモデルのサイクルシミュレーションを実行するシミュレータであって、
前記複数のプロセッサモデルの中の第1のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記所定数の命令の終了時のサイクル数を検出する第1の検出処理と、
前記プロセッサにより、前記複数のプロセッサモデルの中の第2のプロセッサモデルの現在実行中の命令が前記記憶モデルからの読出し命令であるか否かを判断する第1の判断処理と、
前記第1の判断処理によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第1のプロセッサモデルが前記所定数の命令のいずれかの命令により前記記憶モデルにデータを書き込んだアドレスと前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第1の判定処理と、
前記第1の判定処理によって一致すると判定された場合、前記プロセッサにより、前記第2のプロセッサモデルの現在のサイクル数と、前記第1の検出処理によって検出されたサイクル数とを比較する第1の比較処理と、
前記第1の比較処理により前記現在のサイクル数が大きい場合、前記プロセッサにより、前記第2のプロセッサモデルの現在実行中の命令で前記記憶モデルから読み出すアドレスおよび当該アドレスに記憶されているデータを、前記記憶モデルとは異なる記憶領域に格納する格納処理と、
前記第2のプロセッサモデルが所定数の命令を実行した場合、前記プロセッサにより、前記第2のプロセッサモデルの前記所定数の命令の終了時のサイクル数を検出する第2の検出処理と、
前記プロセッサにより、前記第2のプロセッサモデルの所定数の命令の実行後における前記第1のプロセッサモデルの現在実行中の命令が、前記記憶モデルからの読出し命令であるか否かを判断する第2の判断処理と、
前記第2の判断処理によって前記記憶モデルからの読出し命令であると判断された場合、前記プロセッサにより、前記第2のプロセッサモデルが前記記憶モデルから前記データを読み出したアドレスと前記第1のプロセッサの現在実行中の命令で前記記憶モデルから読み出すアドレスとが一致するか否かを判定する第2の判定処理と、
前記第2の判定処理によって一致すると判定された場合、前記プロセッサにより、前記第1のプロセッサモデルの現在のサイクル数と、前記第2の検出処理によって検出されたサイクル数とを比較する第2の比較処理と、
前記第2の比較処理により前記現在のサイクル数が小さい場合、前記プロセッサにより、前記記憶領域に記憶された、前記記憶モデルのアドレスから当該アドレスに記憶されているデータを読み出す処理と、
を実行することを特徴とするシミュレータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006028227A JP4820654B2 (ja) | 2006-02-06 | 2006-02-06 | サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ |
US11/439,124 US7729896B2 (en) | 2006-02-06 | 2006-05-24 | Cycle simulation method, cycle simulator, and computer product |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006028227A JP4820654B2 (ja) | 2006-02-06 | 2006-02-06 | サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007207158A JP2007207158A (ja) | 2007-08-16 |
JP4820654B2 true JP4820654B2 (ja) | 2011-11-24 |
Family
ID=38486542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006028227A Expired - Fee Related JP4820654B2 (ja) | 2006-02-06 | 2006-02-06 | サイクルシミュレーション方法、サイクルシミュレーションプログラム、該プログラムを記録した記録媒体、およびサイクルシミュレータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7729896B2 (ja) |
JP (1) | JP4820654B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012133518A (ja) * | 2010-12-21 | 2012-07-12 | Fuji Electric Co Ltd | パワーエレクトロニクス機器シミュレータ |
JP6394341B2 (ja) | 2014-07-23 | 2018-09-26 | 富士通株式会社 | 計算装置、計算方法、および計算プログラム |
WO2017158786A1 (ja) * | 2016-03-17 | 2017-09-21 | 三菱電機株式会社 | シミュレーション装置、シミュレーション方法及びシミュレーションプログラム |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4345309A (en) * | 1980-01-28 | 1982-08-17 | Digital Equipment Corporation | Relating to cached multiprocessor system with pipeline timing |
JP3085730B2 (ja) | 1991-05-30 | 2000-09-11 | 富士通株式会社 | 複合cpuシステムの並列シミュレーション方式 |
JPH0535534A (ja) | 1991-07-31 | 1993-02-12 | Mitsubishi Electric Corp | シミユレーシヨンシステム |
US5623628A (en) * | 1994-03-02 | 1997-04-22 | Intel Corporation | Computer system and method for maintaining memory consistency in a pipelined, non-blocking caching bus request queue |
JP3746371B2 (ja) * | 1998-04-09 | 2006-02-15 | 株式会社日立製作所 | 性能シミュレーション方法 |
US7143401B2 (en) * | 2000-02-17 | 2006-11-28 | Elbrus International | Single-chip multiprocessor with cycle-precise program scheduling of parallel execution |
JP2001256267A (ja) | 2000-03-09 | 2001-09-21 | Hitachi Ltd | 並列分散シミュレーション方式 |
US6718294B1 (en) * | 2000-05-16 | 2004-04-06 | Mindspeed Technologies, Inc. | System and method for synchronized control of system simulators with multiple processor cores |
JP4825357B2 (ja) * | 2001-04-05 | 2011-11-30 | 富士通株式会社 | シミュレーション方法、その方法をコンピュータに実行させるプログラムおよびそのプログラムを記録した記録媒体 |
JP4175953B2 (ja) * | 2003-05-23 | 2008-11-05 | シャープ株式会社 | 高位合成装置、ハードウェア検証用モデル生成方法、ハードウェア検証方法、制御プログラムおよび可読記録媒体 |
US8219379B2 (en) * | 2004-11-29 | 2012-07-10 | Arm Limited | System, method and computer program product for testing software |
US7742905B2 (en) * | 2005-02-25 | 2010-06-22 | Coware, Inc. | Method and system for dynamically adjusting speed versus accuracy of computer platform simulation |
JP4352262B2 (ja) | 2005-03-15 | 2009-10-28 | 株式会社島津製作所 | 衝撃試験機 |
US7650273B2 (en) * | 2005-09-21 | 2010-01-19 | Intel Corporation | Performance simulation of multiprocessor systems |
JP4667206B2 (ja) * | 2005-10-31 | 2011-04-06 | 富士通セミコンダクター株式会社 | マルチコアモデルシミュレーションプログラム、該プログラムを記録した記録媒体、マルチコアモデルシミュレータ、およびマルチコアモデルシミュレーション方法 |
-
2006
- 2006-02-06 JP JP2006028227A patent/JP4820654B2/ja not_active Expired - Fee Related
- 2006-05-24 US US11/439,124 patent/US7729896B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070233451A1 (en) | 2007-10-04 |
US7729896B2 (en) | 2010-06-01 |
JP2007207158A (ja) | 2007-08-16 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100602 |
|
A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110815 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110905 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
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|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |