JP2001256267A - 並列分散シミュレーション方式 - Google Patents
並列分散シミュレーション方式Info
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- JP2001256267A JP2001256267A JP2000070999A JP2000070999A JP2001256267A JP 2001256267 A JP2001256267 A JP 2001256267A JP 2000070999 A JP2000070999 A JP 2000070999A JP 2000070999 A JP2000070999 A JP 2000070999A JP 2001256267 A JP2001256267 A JP 2001256267A
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- signal
- processors
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Abstract
(57)【要約】
【課題】シミュレーション対象論理を分割して並列実行
させる並列論理シミュレータにおいて分割したそれぞれ
の対象論理は、独立したメモリ空間上でシミュレーショ
ンさせるが分割した場合、プロセッサ間にまたがる信号
のイベント情報及び同期のための時刻情報をネットワー
クを介して通信しなければならない。そのため、論理の
分割数が増加するに従い通信のボトルネックとなり並列
化の効果が薄れる。 【解決手段】分割した内部の信号については独立したメ
モリ空間でイベントの受け渡しを行うがプロセッサ間の
信号情報と各シミュレータの時刻情報は共有メモリに格
納し、全プロセッサから参照更新可能とさせるようにし
て通信を不要化させ性能向上を図る。また、シミュレー
タの時刻情報も共有メモリに格納し、通信不要化させ
る。
させる並列論理シミュレータにおいて分割したそれぞれ
の対象論理は、独立したメモリ空間上でシミュレーショ
ンさせるが分割した場合、プロセッサ間にまたがる信号
のイベント情報及び同期のための時刻情報をネットワー
クを介して通信しなければならない。そのため、論理の
分割数が増加するに従い通信のボトルネックとなり並列
化の効果が薄れる。 【解決手段】分割した内部の信号については独立したメ
モリ空間でイベントの受け渡しを行うがプロセッサ間の
信号情報と各シミュレータの時刻情報は共有メモリに格
納し、全プロセッサから参照更新可能とさせるようにし
て通信を不要化させ性能向上を図る。また、シミュレー
タの時刻情報も共有メモリに格納し、通信不要化させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は並列分散論理シミュ
レータに関し、特に共有メモリ型マルチプロセッサにお
いてシミュレーション対象論理を分割して別々のメモリ
空間のシミュレーションプロセッサに割り当て分散して
シミュレーションを実行させる際にシミュレーションプ
ロセッサ間にまたがる信号情報及び各シミュレーション
プロセッサ及び各シミュレーションプロセッサの時間制
御情報を共有メモリ領域に格納し処理する分散論理シミ
ュレータに関するものである。
レータに関し、特に共有メモリ型マルチプロセッサにお
いてシミュレーション対象論理を分割して別々のメモリ
空間のシミュレーションプロセッサに割り当て分散して
シミュレーションを実行させる際にシミュレーションプ
ロセッサ間にまたがる信号情報及び各シミュレーション
プロセッサ及び各シミュレーションプロセッサの時間制
御情報を共有メモリ領域に格納し処理する分散論理シミ
ュレータに関するものである。
【０００２】
【従来の技術】従来の論理回路の分散シミュレーション
方式としては、特開平１０−９１６５７号公報に示され
た方式があり、図７にその例を示す。この分散シミュレ
ーション方式ではシミュレーション対象論理を、各々の
シミュレーションプロセッサ（７２０、７２１、・・・
７２ｎ）に割り振り自立させ負荷を均一化することによ
り、分散処理の並列度をあげている。この時あるシミュ
レーションプロセッサがプロセッサ間の信号にイベント
が発生した場合、そのイベント情報をネットワークを介
して接続先のシミュレーションプロセッサに情報を伝播
させなければならない。
方式としては、特開平１０−９１６５７号公報に示され
た方式があり、図７にその例を示す。この分散シミュレ
ーション方式ではシミュレーション対象論理を、各々の
シミュレーションプロセッサ（７２０、７２１、・・・
７２ｎ）に割り振り自立させ負荷を均一化することによ
り、分散処理の並列度をあげている。この時あるシミュ
レーションプロセッサがプロセッサ間の信号にイベント
が発生した場合、そのイベント情報をネットワークを介
して接続先のシミュレーションプロセッサに情報を伝播
させなければならない。
【０００３】
【発明が解決しようとする課題】問題点は、異なるシミ
ュレーションプロセッサのシミュレータ間で論理信号の
接続が多くその信号のイベント発生率が高い場合、ネッ
トワーク通信量が増加し、性能劣化する。また、イベン
ト情報の送受信が複雑になり、場合によってはデッドロ
ックが発生する可能性がある。
ュレーションプロセッサのシミュレータ間で論理信号の
接続が多くその信号のイベント発生率が高い場合、ネッ
トワーク通信量が増加し、性能劣化する。また、イベン
ト情報の送受信が複雑になり、場合によってはデッドロ
ックが発生する可能性がある。
【０００４】
【課題を解決するための手段】解決手段として、共有メ
モリ型マルチプロセッサで論理シミュレーションを行う
複数のシミュレーションプロセッサに対して、シミュレ
ーション対象モデルの論理記述を前記シミュレーション
プロセッサの別々のメモリ空間に夫々割付けて分散処理
するようにした分散並列論理シミュレータにおいて、シ
ミュレーションプロセッサ間にまたがる信号接続情報及
び信号イベント情報を共有メモリ領域に格納し、各シミ
ュレーションプロセッサ側から参照更新可能となるよう
な信号情報を作成する。このとき、シミュレーションプ
ロセッサ間にまたがる信号イベント情報を夫々のシミュ
レーションプロセッサから自由に更新可能とすること
で、シミュレーションプロセッサが必要とする信号イベ
ント情報を更新直後次の処理を続行させられる。
モリ型マルチプロセッサで論理シミュレーションを行う
複数のシミュレーションプロセッサに対して、シミュレ
ーション対象モデルの論理記述を前記シミュレーション
プロセッサの別々のメモリ空間に夫々割付けて分散処理
するようにした分散並列論理シミュレータにおいて、シ
ミュレーションプロセッサ間にまたがる信号接続情報及
び信号イベント情報を共有メモリ領域に格納し、各シミ
ュレーションプロセッサ側から参照更新可能となるよう
な信号情報を作成する。このとき、シミュレーションプ
ロセッサ間にまたがる信号イベント情報を夫々のシミュ
レーションプロセッサから自由に更新可能とすること
で、シミュレーションプロセッサが必要とする信号イベ
ント情報を更新直後次の処理を続行させられる。
【０００５】そして、シミュレータがシミュレーション
プロセッサ間の信号イベント情報を参照する場合、信号
接続情報をもとに共有メモリ領域より該当信号イベント
情報を参照し、該当する信号に対して複数のシミュレー
ションプロセッサがイベント登録可能である場合、演算
すべき結線論理関数を用いて信号イベント情報を更新す
ることにより、シミュレーションプロセッサ間の信号イ
ベント情報の参照が可能である。
プロセッサ間の信号イベント情報を参照する場合、信号
接続情報をもとに共有メモリ領域より該当信号イベント
情報を参照し、該当する信号に対して複数のシミュレー
ションプロセッサがイベント登録可能である場合、演算
すべき結線論理関数を用いて信号イベント情報を更新す
ることにより、シミュレーションプロセッサ間の信号イ
ベント情報の参照が可能である。
【０００６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００７】図１は本発明の一実施例の構成図である。
図２は分割され、各プロセッサに割り振られた回路の例
である。図１においてシミュレータ１２０〜１２ｎは自
由に共有メモリ領域１００にアクセスすることができ
る。プロセッサ１１０において、図２のようにシミュレ
ーションプロセッサ間にまたがる信号に接続している信
号にイベントが発生した場合、共有メモリ領域に信号接
続情報１３０と信号イベント情報１３１、１３２を格納
しておいて、シミュレータ１２０は共有メモリ領域内の
信号接続情報１３０の信号値を更新し、接続先のイベン
ト情報にイベントフラグをたてる。この時接続先のプロ
セッサ１１１〜１１ｎは信号イベント情報１３１、１３
２を任意のタイミングで監視し、信号イベント情報のイ
ベントフラグがたっていた場合、信号接続情報１３０の
信号値を読み込み、シミュレーションを継続する。
図２は分割され、各プロセッサに割り振られた回路の例
である。図１においてシミュレータ１２０〜１２ｎは自
由に共有メモリ領域１００にアクセスすることができ
る。プロセッサ１１０において、図２のようにシミュレ
ーションプロセッサ間にまたがる信号に接続している信
号にイベントが発生した場合、共有メモリ領域に信号接
続情報１３０と信号イベント情報１３１、１３２を格納
しておいて、シミュレータ１２０は共有メモリ領域内の
信号接続情報１３０の信号値を更新し、接続先のイベン
ト情報にイベントフラグをたてる。この時接続先のプロ
セッサ１１１〜１１ｎは信号イベント情報１３１、１３
２を任意のタイミングで監視し、信号イベント情報のイ
ベントフラグがたっていた場合、信号接続情報１３０の
信号値を読み込み、シミュレーションを継続する。
【０００８】図３、図４においてシミュレーションプロ
セッサ間の一つの信号に対して、複数のシミュレーショ
ンプロセッサが信号値を出力する結線論理処理について
説明する。シミュレーションプロセッサ間信号に接続し
ている３１０、３１３のいずれか又は両方にイベントが
発生した場合、その信号がシミュレーションプロセッサ
間かつ結線論理信号である場合、３００の共有メモリに
展開してある結線論理情報テーブルの各プロセッサ出力
値を更新、３０６の結線論理処理存在フラグをオンにす
る。あるプロセッサ３０３の１時刻のシミュレーション
終了時、３０２のプロセッサ状態テーブルに１時刻シミ
ュレーション終了状態を設定し、次に３０６の結線論理
処理存在フラグがオンになっているか判定する。３０６
がオンの場合、他プロセッサの状態を３０２のプロセッ
サ状態テーブルで確認し他プロセッサで結線論理演算処
理が行われていない場合のみ、自プロセッサで３０２の
プロセッサ状態テーブルに結線論理演算処理状態を設定
し、３００の共有メモリ上にある３０１結線論理情報テ
ーブルをもとに、すべての結線論理演算を行う。また、
結線論理種は信号３１１に結線論理種定義がされている
場合は、３０１結線論理情報テーブルの結線論理種に登
録されているので、結線論理演算を実行するプロセッサ
では、この情報をもとに自プロセッサ上にある結線論理
解決処理部３０４で結線論理種別に結線論理演算を行
い、結果を該当３０１結線論理情報テーブルの演算結果
に格納する。この演算の結果イベントがある場合は、プ
ロセッサ３用のイベント情報にイベント情報が登録され
プロセッサ３のシミュレータ部にその情報が渡される。
これにより、シミュレーションプロセッサ間の結線論理
となっている信号値解決ができる。
セッサ間の一つの信号に対して、複数のシミュレーショ
ンプロセッサが信号値を出力する結線論理処理について
説明する。シミュレーションプロセッサ間信号に接続し
ている３１０、３１３のいずれか又は両方にイベントが
発生した場合、その信号がシミュレーションプロセッサ
間かつ結線論理信号である場合、３００の共有メモリに
展開してある結線論理情報テーブルの各プロセッサ出力
値を更新、３０６の結線論理処理存在フラグをオンにす
る。あるプロセッサ３０３の１時刻のシミュレーション
終了時、３０２のプロセッサ状態テーブルに１時刻シミ
ュレーション終了状態を設定し、次に３０６の結線論理
処理存在フラグがオンになっているか判定する。３０６
がオンの場合、他プロセッサの状態を３０２のプロセッ
サ状態テーブルで確認し他プロセッサで結線論理演算処
理が行われていない場合のみ、自プロセッサで３０２の
プロセッサ状態テーブルに結線論理演算処理状態を設定
し、３００の共有メモリ上にある３０１結線論理情報テ
ーブルをもとに、すべての結線論理演算を行う。また、
結線論理種は信号３１１に結線論理種定義がされている
場合は、３０１結線論理情報テーブルの結線論理種に登
録されているので、結線論理演算を実行するプロセッサ
では、この情報をもとに自プロセッサ上にある結線論理
解決処理部３０４で結線論理種別に結線論理演算を行
い、結果を該当３０１結線論理情報テーブルの演算結果
に格納する。この演算の結果イベントがある場合は、プ
ロセッサ３用のイベント情報にイベント情報が登録され
プロセッサ３のシミュレータ部にその情報が渡される。
これにより、シミュレーションプロセッサ間の結線論理
となっている信号値解決ができる。
【０００９】次に、シミュレーション時刻の制御手段と
して、図５を用いて説明する。各プロセッサ５２０〜５
２ｎ上のシミュレータ５１０〜５１ｎは、共有メモリ領
域５００に夫々タイムホイール５３０〜５３ｎとイベン
ト情報テーブル５４０〜５４ｎを持っており、このタイ
ムホイールを使用して、シミュレーション時刻制御を行
う。シミュレーション時刻制御のアルゴリズムを図６に
示す。シミュレータ５１０〜５１ｎは、当該時刻のシミ
ュレーション要素があるかどうかを判断する。
して、図５を用いて説明する。各プロセッサ５２０〜５
２ｎ上のシミュレータ５１０〜５１ｎは、共有メモリ領
域５００に夫々タイムホイール５３０〜５３ｎとイベン
ト情報テーブル５４０〜５４ｎを持っており、このタイ
ムホイールを使用して、シミュレーション時刻制御を行
う。シミュレーション時刻制御のアルゴリズムを図６に
示す。シミュレータ５１０〜５１ｎは、当該時刻のシミ
ュレーション要素があるかどうかを判断する。
【００１０】シミュレーション要素があればシミュレー
ションを行い、その対象論理中に遅延が含まれる場合に
イベント情報テーブル５４０〜５４ｎ、タイムホイール
５３０〜５３ｎへの登録を行う。シミュレータ５１０〜
５１ｎでは、当該時刻のシミュレーション要素がなくな
るまで上記処理を繰り返す。当該時刻のシミュレーショ
ン要素がなくなったときに、シミュレーションを継続す
るかを判定し、継続する場合は次時刻の制御を行う。次
時刻制御では、各シミュレータ５１０〜５１ｎがプロセ
ッサ制御状態テーブル５６０を参照し、他プロセッサの
シミュレータの当該時刻のシミュレーションがすべて終
了しているかどうかを判定する。全プロセッサの当該時
刻のシミュレーションがすべて終了していたなら、各プ
ロセッサ用のタイムホイール５３０〜５３ｎを参照し、
登録された時刻の中から一番早い時刻を抽出して次時刻
格納テーブル５５０に登録する。次時刻の制御は、当該
時刻のシミュレーションがすべて終了しないと決定でき
ないため、各プロセッサのシミュレータの中で一番最後
までシミュレーションを継続していたシミュレータが行
うこととなる。これにより、次シミュレーション時刻が
決定し、全プロセッサのシミュレータが次時刻を参照す
ることができ、シミュレーション時刻を進める。
ションを行い、その対象論理中に遅延が含まれる場合に
イベント情報テーブル５４０〜５４ｎ、タイムホイール
５３０〜５３ｎへの登録を行う。シミュレータ５１０〜
５１ｎでは、当該時刻のシミュレーション要素がなくな
るまで上記処理を繰り返す。当該時刻のシミュレーショ
ン要素がなくなったときに、シミュレーションを継続す
るかを判定し、継続する場合は次時刻の制御を行う。次
時刻制御では、各シミュレータ５１０〜５１ｎがプロセ
ッサ制御状態テーブル５６０を参照し、他プロセッサの
シミュレータの当該時刻のシミュレーションがすべて終
了しているかどうかを判定する。全プロセッサの当該時
刻のシミュレーションがすべて終了していたなら、各プ
ロセッサ用のタイムホイール５３０〜５３ｎを参照し、
登録された時刻の中から一番早い時刻を抽出して次時刻
格納テーブル５５０に登録する。次時刻の制御は、当該
時刻のシミュレーションがすべて終了しないと決定でき
ないため、各プロセッサのシミュレータの中で一番最後
までシミュレーションを継続していたシミュレータが行
うこととなる。これにより、次シミュレーション時刻が
決定し、全プロセッサのシミュレータが次時刻を参照す
ることができ、シミュレーション時刻を進める。
【００１１】
【発明の効果】本発明の効果として、シミュレーション
プロセッサにまたがる信号情報及び各シミュレーション
プロセッサ上の時刻情報を共有メモリ空間に格納し、各
シミュレーションプロセッサから直接参照更新可能とさ
せることにより、通信不要とさせる。そのため、シミュ
レーション対象論理の分割するに従い、従来方式では、
通信のボトルネックは増えるが本方式では、通信による
無駄な情報の複写がないため、従来方式に比べ数倍のシ
ミュレーション性能向上が図れる。
プロセッサにまたがる信号情報及び各シミュレーション
プロセッサ上の時刻情報を共有メモリ空間に格納し、各
シミュレーションプロセッサから直接参照更新可能とさ
せることにより、通信不要とさせる。そのため、シミュ
レーション対象論理の分割するに従い、従来方式では、
通信のボトルネックは増えるが本方式では、通信による
無駄な情報の複写がないため、従来方式に比べ数倍のシ
ミュレーション性能向上が図れる。
【図１】本発明の実施例を示すブロック図である。
【図２】論理信号の分割例を示す図である。
【図３】結線論理解決手段の一例を示す図である。
【図４】結線論理解決のアルゴリズムを示す図である。
【図５】シミュレーション時刻制御手段の一例を示す図
である。
である。
【図６】時刻制御のアルゴリズムを示す図である。
【図７】従来の分散論理シミュレータのブロック図であ
る。
る。
１００…共有メモリ領域、１１１〜１１ｎ…プロセッ
サ、１２０〜１２ｎ…シミュレータ、１３０…信号接続
情報、１３１…イベント情報、１３２…イベント情報、
３００…共有メモリ、３０１…結線論理情報テーブル、
３０２…プロセッサ状態テーブル、３０３…プロセッ
サ、３０４…結線論理解決処理部、３０６…結線論理処
理存在フラグ、３１０…プロセッサ間信号、３１３…プ
ロセッサ間信号、５００…共有メモリ領域、５１０〜５
１ｎ…シミュレータ、５２０〜５２ｎ…プロセッサ、５
３０〜５３ｎ…タイムホイール、５４０〜５４ｎ…イベ
ント情報テーブル、５５０…次時刻格納テーブル、５６
０…プロセッサ制御状態テーブル。
サ、１２０〜１２ｎ…シミュレータ、１３０…信号接続
情報、１３１…イベント情報、１３２…イベント情報、
３００…共有メモリ、３０１…結線論理情報テーブル、
３０２…プロセッサ状態テーブル、３０３…プロセッ
サ、３０４…結線論理解決処理部、３０６…結線論理処
理存在フラグ、３１０…プロセッサ間信号、３１３…プ
ロセッサ間信号、５００…共有メモリ領域、５１０〜５
１ｎ…シミュレータ、５２０〜５２ｎ…プロセッサ、５
３０〜５３ｎ…タイムホイール、５４０〜５４ｎ…イベ
ント情報テーブル、５５０…次時刻格納テーブル、５６
０…プロセッサ制御状態テーブル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 深瀬 善広 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 福真 武 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 Ｆターム(参考） 5B045 CC09 DD01 GG11 KK04 5B046 AA08 CA03 JA05
Claims (3)
- 【請求項１】 共有メモリ型マルチプロセッサで論理シ
ミュレーションを行う複数のシミュレーションプロセッ
サに対して、シミュレーション対象モデルの論理記述を
分割して前記シミュレーションプロセッサに夫々割付け
て分散処理するようにした分散並列論理シミュレータで
あって、 シミュレーションプロセッサ間にまたがる信号接続情報
及び信号イベント情報を共有メモリ領域に格納し、各シ
ミュレーションプロセッサ側から参照更新可能となるよ
うな信号情報作成手段と各シミュレーションプロセッサ
上のシミュレーション時刻情報を共有メモリ領域に格納
し、各シミュレーションプロセッサ側がその格納したシ
ミュレーション時刻情報をもとに同期がとれるようにす
るシミュレーション時刻制御手段と、を含み、各シミュ
レーションプロセッサが並行してシミュレーションする
際にシミュレーションプロセッサ間にまたがる信号にイ
ベントが発生した場合は、前期シミュレーション時刻情
報を使用して同期をとりながら共有メモリ領域の前記信
号情報を更新し、シミュレータ間にまたがる前記信号情
報にイベントが発生している場合は、イベントが発生し
ている信号に接続するシミュレーションプロセッサが共
有メモリ領域の信号情報を参照し、シミュレーションを
行う事を特徴とした分散並列論理シミュレータ。 - 【請求項２】 前記信号情報作成手段は、シミュレーシ
ョンプロセッサ間の一つの信号に対して複数のシミュレ
ーションプロセッサがイベント登録する場合、その信号
の回路特性により複数のイベントを入力とした演算すべ
き結線論理関数の種類を認識する手段と、結線論理演算
を任意のシミュレーションプロセッサに割り振る手段
と、その結線論理演算結果が前時刻の演算結果と異なっ
た場合、イベント情報として参照すべきシミュレーショ
ンプロセッサが認識可能な情報を作成する手段と、を有
する請求項１の分散並列論理シミュレータ。 - 【請求項３】 シミュレーション時刻制御手段は、各シ
ミュレーションプロセッサが共有メモリ領域に登録した
各々の時刻情報を読み込み時間軸のもっとも早い時刻を
次時刻として計算し、その次時刻を共有メモリに格納す
る次時刻計算手段と、その次時刻計算手段を任意のシミ
ュレーションプロセッサ実行させる手段と次時刻情報を
全シミュレーションプロセッサから参照可能とさせ各シ
ミュレーションプロセッサが次の時刻に進めて同期がと
れる手段を、有する請求項１の分散並列論理シミュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070999A JP2001256267A (ja) | 2000-03-09 | 2000-03-09 | 並列分散シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070999A JP2001256267A (ja) | 2000-03-09 | 2000-03-09 | 並列分散シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256267A true JP2001256267A (ja) | 2001-09-21 |
Family
ID=18589653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070999A Pending JP2001256267A (ja) | 2000-03-09 | 2000-03-09 | 並列分散シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256267A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007043786A1 (en) * | 2005-10-10 | 2007-04-19 | Seiyang Yang | Dynamic-based verification apparatus for verification from electronic system level to gate level, and verification method using the same |
| US7496490B2 (en) | 2005-10-31 | 2009-02-24 | Fujitsu Microelectronics Limited | Multi-core-model simulation method, multi-core model simulator, and computer product |
| US7729896B2 (en) | 2006-02-06 | 2010-06-01 | Fujitsu Microelectronics Limited | Cycle simulation method, cycle simulator, and computer product |
| US8781808B2 (en) | 2005-10-10 | 2014-07-15 | Sei Yang Yang | Prediction-based distributed parallel simulation method |
| CN109101456A (zh) * | 2018-08-30 | 2018-12-28 | 浪潮电子信息产业股份有限公司 | 一种仿真ssd中的数据交互通信方法、装置及终端 |
| JPWO2021039845A1 (ja) * | 2019-08-26 | 2021-03-04 |
-
2000
- 2000-03-09 JP JP2000070999A patent/JP2001256267A/ja active Pending
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| JPWO2021039845A1 (ja) * | 2019-08-26 | 2021-03-04 | ||
| WO2021039845A1 (ja) * | 2019-08-26 | 2021-03-04 | 株式会社グローバルセキュリティー | シミュレーションシステム、シミュレーションプログラム及びシミュレーション方法 |
| JP7182042B2 (ja) | 2019-08-26 | 2022-12-02 | 株式会社Gsec | シミュレーションシステム、シミュレーションプログラム及びシミュレーション方法 |
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