CN108431790A - 用于高速迁移(EXTRA)NoC的路由器的专用SSR管线级 - Google Patents

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Abstract

本发明涉及一种包括多个高速迁移(Express Traversal，EXTRA)路由器的EXTRA片上网络(Network on Chip，NoC)。所述EXTRA NoC包括：缓冲器写入和路由计算(Buffer Write and Route Computation，BW/RC)管线、本地交换机分配(Switch Allocation‑Local，SA‑L)管线、建立请求(Setup Request，SR)管线、全局交换机分配(Switch Allocation‑Global，SA‑G)管线以及交换机迁移和链路迁移(Switch Traversal and Link Traversal，ST/LT)管线。所述BW/RC管线用于将迁入微片写入起始EXTRA路由器的一个或多个输入缓冲器，并通过选择离开所述起始EXTRA路由器的输出端口来为迁入头微片计算路线。所述SA‑L管线用于对所述起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口。所述SR管线用于处理多个SR信号从所述起始EXTRA路由器到下游EXTRA路由器的传输。所述SA‑G管线用于基于从所述起始EXTRA路由器接收到的所述SR信号对缓冲器写使能(Buffer write enable，BWena)、旁路多路复用(Bypass Mux，BMsel)和纵横交换机选择信号(Crossbar select signal，XBsel)进行仲裁，从而为所述优胜微片构建高速路径。所述ST/LT管线用于将所述优胜微片迁移到所述起始EXTRA路由器的所选输出端口，并将所述优胜微片传输到目的地EXTRA路由器，绕过所述起始EXTRA路由器与目的地EXTRA路由器之间的EXTRA路由器。

Description

用于高速迁移(EXTRA)NoC的路由器的专用SSR管线级
技术领域
本发明涉及一种高速迁移(Express Traversal，EXTRA)片上网络(Network onChip，NoC)。具体地说，本发明涉及将单周期多跳异步中继迁移(Single-cycle Multiple-hop Asynchronous Repeated Traversal，SMART)NoC中的其中一个管线级分开，以提高SMART路由器的时钟频率。优化后的NoC被称作EXTRA NoC。
背景技术
计算机系统中的片上核心数量在过去数十年间一直在显著增加。多核设计的可扩展性和性能很大程度上取决于连接核心的互连子系统(例如，片上网络)。
数据包通过片上网络(Network on Chip，NoC)的时延对于NoC和系统的性能而言是极其重要的。已经提出多种方法来减小时延。
一种已知方法是单周期多跳异步中继迁移(Single-cycle Multiple-hopAsynchronous Repeated Traversal，SMART)[T Krishna等人，“利用SMART打破片上时延障壁(Breaking the On-Ship Latency Barrier Using SMART)”，高性能计算机体系结构(High-Performance Computer Architecture，HPCA)，2013年]。SMART的目标是提供从源侧到目标侧整个路线上的单周期数据路径。为了支持SMART，需要重新设计路由器架构和流控制。
图1示出SMART路由器微架构100。为简洁起见，仅示出Corein(Cin)、Westin(Win)和Eastout(Eout)端口。所有其他输入端口与Win相同，所有其他输出端口与Eout相同。增加了以下三种主要控制信号：
1.输入触发器111处的缓冲器写使能(Buffer write enable，BWena)110确定输入微片是否写入到输入缓冲器112；
2.旁路多路复用(Bypass Mux，BMsel)120在纵横交换机121的输入端处选择信号以在链路上的本地缓冲微片112与旁路微片113之间进行选择；
3.纵横交换机选择信号(Crossbar select signal，XBsel)130将选中的输入线连接到输出线。
Eout_xb可以连接到Cin_xb或者Win_xb。取决于BMsel，Win_xb可以由旁路或者本地驱动。通过这三种主要控制信号，路由器具有两个模式：正常模式和旁路模式。正常模式如标准路由器一样运行，而旁路模式可以将迁入微片直接旁通到下游路由器。
SMART NoC由用于在数据包(或数据包的一部分，称为“微片”)中发送消息的SMART路由器构成，其中通过相应地设置三种主要控制信号，微片可以在一个周期内迁移多个跳。图2示出SMART NoC的实例。在此实例中，假设微片需要从R0传送到R3，中间路由器R1和R2被设置为旁路模式，纵横交换机被设置为将Win连接到Eout，使得来自路由器R0的微片在一个周期内迁移3跳到达R3，如线210所示。
SMART路由器具有四个管线级：
1.BW/RC：用于迁入微片的缓冲器写入和用于迁入头微片的路由计算，以选择离开的输出端口，
2.SA-L：本地交换机分配(即，用于本地消息的交换机分配)，
3.SA-G：全局交换机分配(即SSR请求与本地消息之间的交换机分配)，
4.ST/LT：交换机迁移和链路迁移。
出于本发明的目的，消息在多个数据包中传输并且这些数据包被进一步分成更小的片，称为微片。
在第一管线级，SMART路由器将迁入头微片写入到一个或多个输入缓冲器，并通过选择用于迁入头微片离开SMART路由器的输出端口来计算迁入头微片的目的地。基于迁入头微片中的目的地信息来选择输出端口。
在基线路由器中，第二管线级包括交换机分配(Switch Allocation，SA)，所述交换机分配用于确定纵横交换机的优胜迁入端口和输出端口。然而，在SMART路由器中，SA管线级出现在两个管线级上，即本地交换机分配(SA-L)管线级和全局交换机分配(SA-G)管线级。SA-L管线级与常规基线路由器中的SA管线级相同，其中每个起始路由器从其缓冲的(本地的)微片中为每个输出端口选择优胜微片。在SA-G管线级中，优胜微片通过专用中继线路(SSR线路)广播SMART跳建立请求(SMART-hop setup request，SSR)，而非直接迁移纵横交换机。
在第四管线级，优胜微片迁移纵横交换机，所述纵横交换机将优胜微片路由到适当的输出端口。优胜微片随后迁移到目的地节点。目的地节点可以将微片存储在输入缓冲器中。
基本上，在SMART路由器中，为了横跨多个跳构建高速SMART链路，所有路由器需要进行同步以便协作来一起工作。这种同步是通过SMART跳建立请求(SMART-hop setuprequest，SSR)和传播SSR的SSR线路实现的。以SSR信号作为输入，每个路由器具有仲裁组件(SA-G)，以在全局SSR与本地微片传送请求之间进行仲裁，从而将路由器配置为合适的模式：旁路模式或者正常模式。这一仲裁过程被称作全局仲裁。
全局仲裁确定每个路由器中的三个信号的值，即BWena、BMsel和XBsel的值，以构建用于微片在一个周期内迁移多个跳的高速路径。为了进行这种全局仲裁，SMART路由器需要来自微片递送路径中上游路由器的SSR信号。图3示出SMART NoC架构的实例，其中HPCmax＝4，HPC表示每周期跳数。上游SSR通过SSR线路310连接到下游SA-G。相应地，R0的SSR通信连接到R1至R4的SA-G，R1的SSR通信连接到R2至R4的SA-G，R2的SSR通信连接到R3至R4的SA-G，R3的SSR通信连接到R4的SA-G。
在SMART设计中，SSR迁移和SA-G处于同一管线级。由于SSR迁移和SA-G均要求一定量的时间来完成其任务，因此这一管线级成为关键路径并且严重限制路由器的时钟频率。因此，本领域的技术人员一直在寻求改进以提高路由器的时钟频率。
发明内容
通过根据本发明的EXTRA路由器能解决以上和其他问题并在本领域中取得进步。EXTRA路由器的优点在于EXTRA路由器将SMART路由器中的其中一个管线级分成两个管线级。具体地说，EXTRA路由器将SA-G管线级分成第一和第二管线级。这允许EXTRA路由器使用更高的时钟频率，进而与原始SMART路由器相比减少时延。更具体地说，用于BW/RC、SA-L和ST/LT管线级的空闲时间减少，因为与原始SMART路由器配置相比使用了更高的时钟频率。
根据本发明的一个方面，提供了一种包括多个高速迁移(Express Traversal，EXTRA)路由器的EXTRA片上网络(Network on Chip，NoC)。所述EXTRA NoC包括：缓冲器写入和路由计算(Buffer Write and Route Computation，BW/RC)管线、本地交换机分配(Switch Allocation-Local，SA-L)管线、建立请求(Setup Request，SR)管线、全局交换机分配(Switch Allocation-Global，SA-G)管线以及交换机迁移和链路迁移(SwitchTraversal and Link Traversal，ST/LT)管线。这些管线配置如下：
1.BW/RC管线用于将迁入微片写入到起始EXTRA路由器的一个或多个输入缓冲器，并通过选择离开起始EXTRA路由器的输出端口来为迁入头微片计算路线；
2.SA-L管线用于对起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口；
3.SR管线用于处理SR信号从起始EXTRA路由器到下游EXTRA路由器的传输；
4.SA-G管线用于基于从起始EXTRA路由器接收到的SR信号对缓冲器写使能(Buffer write enable，BWena)、旁路多路复用(Bypass Mux，BMsel)和纵横交换机选择信号(Crossbar select signal，XBsel)进行仲裁，从而为优胜微片构建高速路径；
5.ST/LT管线用于将优胜微片迁移到起始EXTRA路由器的所选输出端口，并将优胜微片传输到目的地EXTRA路由器，绕过起始EXTRA路由器与目的地EXTRA路由器之间的至少一个EXTRA路由器。
根据本发明的另一方面，提供了一种在具有多个EXTRA路由器的EXTRANoC中迁移微片的方法。所述方法在根据以上管线的各级中执行步骤。具体地说，在BW/RC管线中，所述方法将迁入微片写入到起始EXTRA路由器的一个或多个输入缓冲器，并通过选择离开起始EXTRA路由器的输出端口来为迁入头微片计算路线。在SA-L管线中，所述方法对起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口。在SR管线中，所述方法处理SR信号从起始EXTRA路由器到下游EXTRA路由器的传输。在SA-G管线中，所述方法基于从起始EXTRA路由器接收到的SR信号对缓冲器写使能(Buffer write enable，BWena)、旁路多路复用(Bypass Mux，BMsel)和纵横交换机选择信号(Crossbar select signal，XBsel)进行仲裁，从而为优胜微片构建高速路径。在ST/LT管线中，所述方法将优胜微片迁移到起始EXTRA路由器的所选输出端口并将优胜微片传输到目的地EXTRA路由器，以及绕过起始EXTRA路由器与目的地EXTRA路由器之间的至少一个EXTRA路由器。
根据本发明的实施例，SR信号由SA-L管线生成。或者，SR信号由SR管线生成。另外，在BW/RC、SA-L、SSR、SA-G和ST/LT管线中的任两个相邻管线之间插入寄存器以调控管线的时段。这些寄存器被同步计时。
附图说明
在以下详细描述中描述并在以下图式中示出根据本发明的以上优点和特征：
图1示出SMART路由器微架构；
图2示出迁移SMART NoC的微片的实例；
图3示出将SSR连接到每个下游SA-G的SSR线路；
图4示出SMART路由器管线的时序图；
图5示出SMART路由器的路由器架构；
图6示出根据本发明的实施例的EXTRA路由器管线的时序图；
图7示出根据本发明的实施例的EXTRA路由器的路由器架构；
图8示出SMART路由器的管线级和寄存器的布置的代表性框图；
图9示出根据本发明的实施例的EXTRA路由器的管线级和寄存器的布置的代表性框图。
具体实施方式
本发明涉及一种EXTRA NoC。具体地说，本发明涉及将SMART NoC中的其中一个管线级分开以提高EXTRA路由器的时钟频率。
SMART路由器的细节可以在以下参考文献中找到：T Krishna等人，“利用SMART打破片上时延障壁(Breaking the On-Ship Latency Barrier Using SMART)”，高性能计算机体系结构(High-Performance Computer Architecture，HPCA)，2013年。由于本发明是对SMART路由器的修改，为简洁起见省略了SMART路由器的某些细节。
为了实现更高的时钟频率，提出将SA-G管线级分成两个管线级。通过这种方法，可以提高EXTRA路由器的时钟频率。因此，微片和数据包迁移EXTRA NoC的时延可以大大缩短。现在将描述其他细节。
图4示出图2中所示实例的SMART路由器管线的时序图。图5示出SMART路由器的路由器架构。为简单起见，仅示出两个输入端口，即Corein610和Westin620，和两个输出端口，即Northout630和Eastout640。
如上所述，SMART路由器具有四个管线级。在图4所示实例中，路由器R0中的优胜微片需要迁移到路由器R3。换句话说，路由器R0中其缓冲(本地)微片615a或615b当中的优胜微片希望跳三次到达路由器R3。因此，在第三管线级期间，生成用于指示3跳路径请求的SSR信号并将其传输到下游路由器R1至R3，使得在SA-G管线级期间相应地设置相应的BWena、BMsel和XBsel信号，以构建用于R0的优胜微片在一个周期内迁移多个跳到达路由器R3的高速路径。
图4所示实例以第一管线级(即BW/RC管线)开始，其间将迁入头微片写入到一个或多个输入缓冲器，并通过基于迁入头微片中的目的地信息选择离开起始路由器的输出端口来计算迁入头微片的目的地。在此实例中，起始路由器是路由器R0。在第二管线级(即SA-L管线)中，路由器R0进行本地仲裁来选择输入/输出端口优胜者。具体地说，路由器R0从其缓冲(本地)微片当中为每个输出端口选择优胜微片。在此实例中，假设优胜微片选自615a的缓冲(本地)微片，路由器R0进行本地仲裁，将Cin610选作输入端口，将Eout选作输出端口。
在第三管线级(即SA-G管线)中，路由器R0至R3在它们接收到的SSR信号之中进行仲裁，相应地设置BWena、BMsel和XBsel信号以构建用于路由器R0中的优胜微片在一个周期内迁移多个跳到达路由器R3的高速路径。因此，R0在第三周期中通过经由SSR生成器710生成SSR信号开始第三管线级(即SA-G管线)。R0随后通过寄存器720将SSR信号传输到下游路由器R1、R2和R3。响应于从R0接收到SSR信号，R1的SA-G将BMsel设置为旁路并将XBsel设置为Win至Eout，R2的SA-G将BMsel设置为旁路并将XBsel设置为Win至Eout，R3的SA-G将BWena设置为1以接收输入并将BMsel设置为0以停止旁路。在第三管线级期间，优胜微片通过寄存器660被延迟一个周期，而非优胜微片迁移到纵横交换机670。
在第四周期中，路由器R0至R3继续到第四管线级(即ST/LT管线)，其中优胜微片迁移纵横交换机到路由器R0中的所选输出端口，随后绕过路由器R1和R2传输到路由器R3。
如图4中的实例所示，在第三管线级期间，生成适当的SSR信号并将其传输到下游路由器，以便相应的SA-G仲裁路由器应处于的适当模式：旁路模式或者正常模式。由于SA-G在从上游路由器接收SSR之后出现，因此SSR和SA-G在第三管线级期间依序出现。因此，必需的时间通常比其他三个管线级长。每个管线级需要一定量的时间来完成。然而，为了确保可以使用一个时钟频率，必须基于要求最长时间量的管线推导出所述时钟频率。在此实例中，时钟频率是基于第三管线级。例如，假设第一管线级(即BW/RC管线)花费0.8ns，第二管线级(即SA-L管线)花费0.9ns，第三管线级(即SSR和SA-G管线)花费2ns，第四管线级(即ST/LT管线)花费0.9ns，最小时钟频率必须基于第三管线级，等于0.5GHz(即2ns的倒数)。
类似于SMART NoC，EXTRA NoC由多个用于在数据包(或数据包的一部分，称为“微片”)中发送消息的EXTRA路由器构成，其中通过相应地设置三个主要控制信号，微片可以在一个周期内迁移多个跳。根据本发明的实施例，EXTRA路由器由五个管线级构成：1)BW/RC管线，2)SA-L管线，3)建立请求(Setup Request，SR)管线，4)SA-G管线，和5)ST/LT管线。在EXTRA路由器中，SR和SA-G被分成两个管线级。因此，SR和SA-G可以在两个分开的管线级中依序进行。这提高了时钟频率，并降低了微片迁移EXTRA NoC的时延，如将在下面图6和图7中所示。
图6示出EXTRA路由器管线级的时序图，所述EXTRA路由器管线级具有4个路由器，即R0、R1、R2和R3的。类似于图4所示实例，图6也示出R0中的优胜微片希望跳三次到R3的实例。
图6中处理的第一、第二和第五管线级类似于图4中的第一、第二和第四管线级。图4和图6之间的主要差别是图4中的第三管线级被分成两个管线级。在EXTRA路由器管线级中，对于图6所示的实例，需要5个周期来完成5个管线级。
为简洁起见，将仅论述第三和第四管线级，因为第一、第二和第五管线级保持不变。在第三管线级(即SR管线)中，为SA-L管线级中确定的优胜微片生成SR信号。随后将SR信号通过SR线路711传输到下游路由器(即从R0传输到R1至R3)。类似SSR线路310，SR线路是用于连接EXTRA路由器使得上游SR通信连接到下游EXTRA路由器的SA-G的专用中继线路。在第三管线级期间，SA-L优胜微片通过寄存器660被延迟一个周期。将SR信号传输到下游路由器所需的时间取决于SR线路711的长度。因此，将SR信号传输到下游路由器所花的时间将随着HPC的增加而增加，因为需要更长的SR线路711来将上游路由器连接到下游路由器。因此，或者，为了缩短第三管线级的时段，可以在第二管线级(即SA-L管线)中生成SR信号。基本上，SR管线是用于处理SR信号从起始路由器R0到下游路由器R1至R3的传输。换句话说，SR信号可以在SA-L管线或者SR管线中生成。
在第四管线级(即SA-G管线)中，SA-G接收来自上游路由器R0的SR信号，并继续相应地仲裁BWena、BMsel和XBsel。在此实例中，R1将BMsel设置为旁路并将XBsel设置为Win至Eout，R2将BMsel设置为旁路并将XBsel设置为Win至Eout，R3将BWena设置为1以接收输入并将BMsel设置为0以停止旁路。在第四级期间，SA-L管线级中确定的优胜微片通过寄存器650再被延迟一个周期。
图7示出根据本发明的EXTRA路由器的路由器架构。为简单起见，仅示出两个输入端口，即Corein610和Westin620，以及两个输出端口，即Northout630和Eastout640。
为了将原始SMART架构中的SSR/SA-G管线分成两个管线级，即SR管线和SA-G管线，在纵横交换机670的输入端之前增加了额外寄存器650。具体地说，在SA-L管线的输出端处的寄存器660与ST/LT管线的输入端处的寄存器661之间提供额外寄存器650。需要额外寄存器650使来自起始路由器的优胜微片延迟一个周期迁移到纵横交换机670。换句话说，需要两个寄存器650和660来使优胜微片延迟两个周期，因为原始第三管线级被分成了第三和第四管线级。
在管线级之间插入寄存器并同步计时。因此，在SA-G的输入端之前增加寄存器680来使SA-G管线与SR管线分开。本领域技术人员将认识到，图5和图7意在示出SA-G管线被分成两个管线。因此，图5和图7仅示出用于展示SA-G管线的分开的相关寄存器。
图8和图9分别是用于示出SMART路由器和EXTRA路由器的寄存器和管线级的布置的代表性框图。如图8中所示，SMART路由器包括4个管线级810至840，其中寄存器851至855插入在每个管线级之间，这4个管线级即BW/RC管线、SA-L管线、SA-G管线和ST/LT管线。如图9中所示，EXTRA路由器包括5个管线级910至950，其中寄存器961至966插入在每个管线级之间，这5个管线级即BW/RC管线、SA-L管线、SR管线、SA-G管线和ST/LT管线。
每个时钟信号之间的时间设置为大于管线级之间的最长延迟，使得在对寄存器进行计时的时候，写入到寄存器的数据是前一级的最终结果。由于原始第三管线级被分成两个管线级(即第三和第四管线级)，因此原始第三管线级中所需的时间也被分割。例如，在此实例中，假设第一管线级(即BW/RC)花费0.8ns，第二管线级(即SA-L)花费0.9ns，第三管线级(即SR)花费1ns，第四管线级(即SA-G)花费0.9ns，第五管线级(即ST/LT)花费0.9ns，时钟频率必须基于第三管线级，等于1GHz(即1ns的倒数)。必然，与原始SMART路由器相比，这也降低了时延，因为使用了更高的时钟频率。具体地说，由于与原始SMART路由器配置相比使用了更高的时钟频率，因此用于EXTRA路由器中的BW/RC、SA-L和ST/LT管线的空闲时间减少。
以上是对根据本发明的EXTRA NoC的实施例的描述。可预见的是，本领域的技术人员能够并将设计基于本发明的作为所附权利要求书中阐述的本发明的变化形式的可替代EXTRA NoC。

Claims (10)

1.一种包括多个高速迁移(Express Traversal，EXTRA)路由器的EXTRA片上网络(Network on Chip，NoC)，其特征在于，所述EXTRA NoC包括：
缓冲器写入和路由计算(Buffer Write and Route Computation，BW/RC)管线，用于将迁入微片写入到起始EXTRA路由器的一个或多个输入缓冲器，并通过选择离开所述起始EXTRA路由器的输出端口来为迁入头微片计算路线；
本地交换机分配(Switch Allocation-Local，SA-L)管线，用于对所述起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口；
建立请求(Setup Request，SR)管线，用于处理多个SR信号从所述起始EXTRA路由器到下游EXTRA路由器的传输；
全局交换机分配(Switch Allocation-Global，SA-G)管线，用于基于从所述起始EXTRA路由器接收到的所述SR信号对缓冲器写使能(Buffer write enable，BWena)、旁路多路复用(Bypass Mux，BMsel)，和纵横交换机选择信号(Crossbar select signal，XBsel)进行仲裁，从而为所述优胜微片构建高速路径；
交换机迁移和链路迁移(Switch Traversal and Link Traversal，ST/LT)管线，用于将所述优胜微片迁移到所述起始EXTRA路由器的所选输出端口，并将所述优胜微片传输到目的地EXTRA路由器，绕过所述起始EXTRA路由器与目的地EXTRA路由器之间的至少一个EXTRA路由器。
2.根据权利要求1所述的EXTRA NoC，其特征在于，所述多个SR信号由所述SA-L管线生成。
3.根据权利要求1所述的EXTRA NoC，其特征在于，所述多个SR信号由所述SR管线生成。
4.根据权利要求1至3中任一项所述的EXTRA NoC，其特征在于，还包括插入所述BW/RC、SA-L、SR、SA-G和ST/LT管线中的任两个相邻管线之间的多个寄存器。
5.根据权利要求4所述的EXTRA NoC，其特征在于，所述多个寄存器被同步计时。
6.一种在具有多个高速迁移(Express Traversal，EXTRA)路由器的EXTRA片上网络(Network on Chip，NoC)中迁移微片的方法，其特征在于，所述方法包括：
在缓冲器写入和路由计算(Buffer Write and Route Computation，BW/RC)管线中：
将迁入微片写入到起始EXTRA路由器的一个或多个输入缓冲器，
通过选择离开所述起始EXTRA路由器的输出端口来为迁入头微片计算路线，
在本地交换机分配(Switch Allocation-Local，SA-L)管线中：
对所述起始EXTRA路由器进行仲裁从而为优胜微片选择输入端口和输出端口，
在建立请求(Setup Request，SR)管线中：
处理多个SR信号从所述起始EXTRA路由器到下游EXTRA路由器的传输，
在全局交换机分配(Switch Allocation-Global，SA-G)管线中：
基于从所述起始EXTRA路由器接收到的所述SR信号对缓冲器写使能(Buffer writeenable，BWena)、旁路多路复用(Bypass Mux，BMsel)，和纵横交换机选择信号(Crossbarselect signal，XBsel)进行仲裁，从而为所述优胜微片构建高速路径，
在交换机迁移和链路迁移(Switch Traversal and Link Traversal，ST/LT)管线中：
将所述优胜微片迁移到所述起始EXTRA路由器的所选输出端口并将所述优胜微片传输到目的地EXTRA路由器，以及
绕过所述起始EXTRA路由器与目的地EXTRA路由器之间的至少一个EXTRA路由器。
7.根据权利要求5所述的方法，其特征在于，所述多个SR信号由所述SA-L管线生成。
8.根据权利要求5所述的方法，其特征在于，所述多个SR信号由所述SR管线生成。
9.根据权利要求6至8中任一项所述的方法，其特征在于，通过插入所述BW/RC、SA-L、SR、SA-G和ST/LT管线中的任两个相邻管线之间的多个寄存器调控所述管线的时段。
10.根据权利要求9所述的方法，其特征在于，所述多个寄存器被同步计时。
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