JP6394341B2 - 計算装置、計算方法、および計算プログラム - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の計算装置の一動作例を示す説明図である。計算装置100は、同一のキャッシュメモリ102を介して同一の記憶装置103にアクセス可能な第1コア111および第2コア112を有するマルチコアプロセッサ101について、各コアが実行するコードの性能値を計算するコンピュータである。
図3は、計算装置のハードウェア構成例を示すブロック図である。計算装置100は、ホストCPU301と、ROM(Read Only Memory)302と、RAM303と、ディスクドライブ304と、ディスク305と、を有する。計算装置100は、I/F(Interface)306と、入力装置307と、出力装置308と、を有する。また、各部はバス300によってそれぞれ接続される。
実施例1では、記憶装置103へのアクセス命令を含むコードのコアによる実行のシミュレーションにより該コードの性能値の計算時に、各コアの模擬の同期後に行った共有キャッシュのシミュレーション結果により該命令の性能値を補正する。これにより、計算精度が向上する。
図4は、実施例1にかかる計算装置の機能的構成例を示すブロック図である。計算装置100は、コード変換部401と、シミュレーション実行部402と、シミュレーション情報収集部403と、を有する。
コード変換部401の処理については、特許文献1に記載されたコード変換部と同じであるため、ここでのコード変換部401の説明は簡単にする。コード変換部401は、対象ブロックの各命令の性能値によって対象ブロックがマルチコアプロセッサ101によって実行された場合の性能値を算出可能な計算用コードを生成する。コード実行部421は、計算用コードを実行することによって、対象ブロックがマルチコアプロセッサ101によって実行された場合の性能値を算出する。
ブロック分割部411は、計算装置100に入力されたターゲットのプログラムprgを所定基準によってブロックに分割する。分割タイミングは、例えば、対象ブロックが変化した場合にあらたな対象ブロックを分割してもよいし、事前にターゲットのプログラムprgを複数のブロックに分割してもよい。分割されるブロック単位は、例えば、ベーシックブロック単位でよく、または、予め定められた任意のコード単位でよい。ベーシックブロック単位とは、分岐命令からつぎの分岐命令前までの命令群である。
(実施例1にかかる計算装置100が行う計算処理手順例)
図10は、実施例1にかかる計算装置が行う計算処理手順例を示すフローチャートである。計算装置100は、マルチコアプロセッサ101に含まれるコアの各々について計算処理手順を行う。例えば、計算装置100は、ターゲットのプログラムprgの性能値の計算を終了したか否かを判断する(ステップS1001)。例えば、終了していないと判断された場合(ステップS1001:No)、計算装置100は、ホストコードhcの生成処理を行う(ステップS1002)。
(実施例2)
例えば、異なるコアが異なる物理アドレス領域にアクセスしている場合、いずれのコアからのアクセスが先であるかに性能値が依存しない。例えば、異なる物理アドレス領域にアクセスする場合とは、第1コア111と第2コア112とがそれぞれ異なるアプリケーションプログラムを実行している場合などである。そこで、実施例2では、第1コア111と第2コア112とで異なる物理アドレス空間にアクセスする場合には、2つのシミュレーションの同期を行わない。これにより、性能値の計算精度を維持しつつ、計算速度の向上を図る。実施例2では、実施例1と同一構成には同一符号を付し、詳細な説明を省略する。
図14は、実施例2にかかる計算装置の機能的構成例を示すブロック図である。計算装置100は、コード変換部401と、シミュレーション実行部402と、シミュレーション情報収集部403と、を有する。
上記のmcr命令は、r0の値をc13レジスタに書き込む命令である。ARMのプロセッサのシステム制御レジスタにおいてc13レジスタは、プログラムごとのASIDが格納されるレジスタである。
(実施例2にかかる計算装置100による計算処理手順)
実施例2にかかる計算装置による計算処理手順については、図10と図11とに示す実施例1にかかる計算装置100による計算処理手順についてと同じである。そのため、ここでは、実施例2にかかるキャッシュメモリ102についてのヘルパー関数が行う処理手順例と、実施例2にかかるシステム制御レジスタ変更命令のヘルパー関数が行う処理手順例と、について説明する。
以下第2の実施の形態の計算装置および計算方法を説明する。第2の実施の形態の計算装置および計算方法は、異種混合プロセッサ(ヘテロジニアスプロセッサ)システムにおける性能値を計算するものである。異種混合プロセッサシステムでは、CPUとアクセラレータとで同じ物理アドレス空間・データが共有される。
図19は、異種混合プロセッサシステムの一例を示す説明図である。図2に示したマルチコアプロセッサシステムと同じ要素については同一符号を付し、その説明を省略する。
以下、第2の実施の形態の計算方法を、実施例3と実施例4とに分けて説明する。
(実施例3にかかる計算装置100の機能的構成例)
図20は、実施例3にかかる計算装置の機能的構成例を示すブロック図である。図20において、図4に示した実施例1と同様の要素については、同一符号を付し説明を省略する。
また、シミュレーション情報収集部403a−1,403a−2は、上記のようなGPUシミュレーションと、第1シミュレーションsim1および第2シミュレーションsim2との同期処理、補正処理を考慮した性能シミュレーションの実行結果を収集する。
全体の計算処理の流れと、ホストコードの生成処理の流れは、図10、図11に示したフローチャートと同様であるため、説明を省略する。
ステップS2101の処理は、図12に示したステップS1201の処理と同じであるため説明を省略する。ステップS2102の処理では、計算装置100は、シミュレーションsim1,sim2のアクセス時刻とアクセス先アドレスだけでなく、GPUシミュレーションのアクセス時刻とアクセス先アドレスも記録する。
(実施例4)
(実施例4にかかる計算装置100の機能的構成例)
図22は、実施例4にかかる計算装置の機能的構成例を示すブロック図である。図22において、図14、図20と同様の要素については、同一符号を付し説明を省略する。
全体の計算処理の流れと、ホストコードの生成処理の流れは、図10、図11に示したフローチャートと同じであるため、説明を省略する。
ステップS2301の処理は、図12に示したステップS1201の処理と同じであるため説明を省略する。ステップS2302の処理では、計算装置100は、シミュレーションsim1,sim2のアクセス時刻とアクセス先アドレスだけでなく、GPUシミュレーションのアクセス時刻とアクセス先アドレスも記録する。
(付記1) 同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行する制御部を有することを特徴とする計算装置。
前記第1シミュレーションにおける時刻が前記第2シミュレーションにおける時刻よりも遅れている場合に、前記同期処理を実行せずに前記補正処理を行うことを特徴とする付記1に記載の計算装置。
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記記憶装置のうちの前記第1シミュレーションにおいて前記第1コアが利用する第1の記憶領域と、前記記憶装置のうちの前記第2シミュレーションにおいて前記第2コアが利用する第2の記憶領域と、が一致しているか否かを判断する判断処理を実行し、
前記判断処理によって一致していないと判断された場合、前記同期処理を実行せずに前記補正処理を行うことを特徴とする付記1または2に記載の計算装置。
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと、前記記憶装置にアクセス可能なアクセラレータの動作をシミュレートするアクセラレータシミュレーションとの同期を行う第2同期処理を実行し、
前記第2同期処理の後に、前記補正処理を行うことを特徴とする付記1に記載の計算装置。
前記第2シミュレーションにおいて前記第2アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う第3同期処理と、
前記第3同期処理による前記同期の後に、前記第2アクセス命令によって前記第2コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記第3シミュレーションによって、前記第2計算処理によって計算される前記第2性能値の補正を行う第2補正処理と、
を実行することを特徴とする付記1〜3のいずれか一つに記載の計算装置。
前記第2シミュレーションにおける時刻が前記第1シミュレーションにおける時刻よりも遅れている場合に、前記第3同期処理を実行せずに前記第2性能値の補正を行うことを特徴とする付記7に記載の計算装置。
前記第2シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記記憶装置のうちの前記第1シミュレーションにおいて前記第2コアが利用する記憶領域と、前記記憶装置のうちの前記第1シミュレーションにおいて前記第2コアが利用する記憶領域と、が一致しているか否かを判断する第2判断処理を実行し、
前記第2判断処理によって一致していないと判断された場合、前記第3同期処理を実行せずに前記第2性能値の補正を行うことを特徴とする付記7または8に記載の計算装置。
同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行することを特徴とする計算方法。
同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行させることを特徴とする計算プログラム。
101 マルチコアプロセッサ
102 キャッシュメモリ
103 記憶装置
111 第1コア
112 第2コア
421 コード実行部
422 同期部
423 補正部
1401 共有判断部
sim1 第1シミュレーション
sim2 第2シミュレーション
sim3 第3シミュレーション
c1 第1コード
c2 第2コード
Claims (8)
- 同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行する制御部を有することを特徴とする計算装置。 - 前記制御部は、
前記第1シミュレーションにおける時刻が前記第2シミュレーションにおける時刻よりも遅れている場合に、前記同期処理を実行せずに前記補正処理を行うことを特徴とする請求項1に記載の計算装置。 - 前記制御部は、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記記憶装置のうちの前記第1シミュレーションにおいて前記第1コアが利用する第1の記憶領域と、前記記憶装置のうちの前記第2シミュレーションにおいて前記第2コアが利用する第2の記憶領域と、が一致しているか否かを判断する判断処理を実行し、
前記判断処理によって一致していないと判断された場合、前記同期処理を実行せずに前記補正処理を行うことを特徴とする請求項1または2に記載の計算装置。 - 前記制御部は、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと、前記記憶装置にアクセス可能なアクセラレータの動作をシミュレートするアクセラレータシミュレーションとの同期を行う第2同期処理を実行し、
前記第2同期処理の後に、前記補正処理を行うことを特徴とする請求項1に記載の計算装置。 - 前記制御部は、前記第1シミュレーションにおける時刻が前記アクセラレータシミュレーションにおける時刻よりも遅れている場合に、前記第2同期処理を省くことを特徴とする請求項4に記載の計算装置。
- 前記制御部は、前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記記憶装置のうちの前記第1シミュレーションにおいて前記第1コアが利用する第1の記憶領域と、前記記憶装置のうちの前記アクセラレータシミュレーションにおいて前記アクセラレータが利用する第3の記憶領域とが一致していない場合、前記第2同期処理を省くことを特徴とする請求項4または5に記載の計算装置。
- コンピュータが、
同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行することを特徴とする計算方法。 - コンピュータに、
同一のキャッシュメモリを介して同一の記憶装置にアクセス可能な第1コアおよび第2コアを有するマルチコアプロセッサについて、
前記記憶装置へのアクセスを指示する第1アクセス命令を有する第1コードを前記第1コアが実行した場合の前記第1コードの第1性能値を、前記第1コアが前記第1コードを実行する動作の第1シミュレーションによって計算する第1計算処理と、
前記記憶装置へのアクセスを指示する第2アクセス命令を有する第2コードを前記第2コアが実行した場合の前記第2コードの第2性能値を、前記第2コアが前記第2コードを実行する動作の第2シミュレーションによって計算する第2計算処理と、
前記第1シミュレーションにおいて前記第1アクセス命令が実行される場合に、前記第1シミュレーションと前記第2シミュレーションとの同期を行う同期処理と、
前記同期処理による前記同期の後に、前記第1アクセス命令によって前記第1コアが前記キャッシュメモリを介して前記記憶装置にアクセスする場合の前記キャッシュメモリの動作の第3シミュレーションによって、前記第1計算処理によって計算される前記第1性能値の補正を行う補正処理と、
を実行させることを特徴とする計算プログラム。
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US7991602B2 (en) * | 2005-01-27 | 2011-08-02 | Rockwell Automation Technologies, Inc. | Agent simulation development environment |
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JP2013025403A (ja) * | 2011-07-15 | 2013-02-04 | Toshiba Corp | プログラム生成装置 |
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