JPH0535534A - シミユレーシヨンシステム - Google Patents
シミユレーシヨンシステムInfo
- Publication number
- JPH0535534A JPH0535534A JP3213105A JP21310591A JPH0535534A JP H0535534 A JPH0535534 A JP H0535534A JP 3213105 A JP3213105 A JP 3213105A JP 21310591 A JP21310591 A JP 21310591A JP H0535534 A JPH0535534 A JP H0535534A
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- JP
- Japan
- Prior art keywords
- simulator
- bus
- simulators
- cpus
- cpu
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- Pending
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 複数個のＣＰＵの動作を並行してシミュレー
トするとともに、各ＣＰＵ相互の関係動作についてもシ
ミュレート可能にする。 【構成】 各ＣＰＵ１ａ〜１ｎの動作をそれぞれ模擬す
る複数のシミュレータ８ａ〜８ｎとともに、各ＣＰＵの
通信路３を模擬する通信路シミュレータ１０を設け、前
記各ＣＰＵ相互の関係及び各ＣＰＵと通信路シミュレー
タとの関係を定義するシミュレータマネージャ９を備え
たことを特徴としている。
トするとともに、各ＣＰＵ相互の関係動作についてもシ
ミュレート可能にする。 【構成】 各ＣＰＵ１ａ〜１ｎの動作をそれぞれ模擬す
る複数のシミュレータ８ａ〜８ｎとともに、各ＣＰＵの
通信路３を模擬する通信路シミュレータ１０を設け、前
記各ＣＰＵ相互の関係及び各ＣＰＵと通信路シミュレー
タとの関係を定義するシミュレータマネージャ９を備え
たことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、複数個のＣＰＵから
構成されるマルチプロセッサシステムのソフトウェア開
発に対応して、該ソフトウェアの動作確認及びデバック
等を行うシミュレーションシステムに関するものであ
る。
構成されるマルチプロセッサシステムのソフトウェア開
発に対応して、該ソフトウェアの動作確認及びデバック
等を行うシミュレーションシステムに関するものであ
る。
【０００２】
【従来の技術】図６は一般的なマルチプロセッサシステ
ムの構成を示すブロック図であり、図において、１ａ〜
１ｎはそれぞれ演算を行う第１〜第ｎのＣＰＵ（ＣＰＵ
ボードを含む）、２は前記第１〜第ｎのＣＰＵ１ａ〜１
ｎからのバスアクセスを調停するバスコントローラ、３
はデータ転送するための通信路としてのバス、４は前記
第１〜第ｎのＣＰＵ１ａ〜１ｎが前記バス３を介してア
クセス可能な共有メモリ、５は前記第１〜第ｎのＣＰＵ
１ａ〜１ｎが前記バス３を介して外部とのデータ授受を
行うためのＩ／Ｏコントローラ、６ａ，６ｂはキーボー
ド，ディスク装置等の第１及び第２の入出力装置であ
る。
ムの構成を示すブロック図であり、図において、１ａ〜
１ｎはそれぞれ演算を行う第１〜第ｎのＣＰＵ（ＣＰＵ
ボードを含む）、２は前記第１〜第ｎのＣＰＵ１ａ〜１
ｎからのバスアクセスを調停するバスコントローラ、３
はデータ転送するための通信路としてのバス、４は前記
第１〜第ｎのＣＰＵ１ａ〜１ｎが前記バス３を介してア
クセス可能な共有メモリ、５は前記第１〜第ｎのＣＰＵ
１ａ〜１ｎが前記バス３を介して外部とのデータ授受を
行うためのＩ／Ｏコントローラ、６ａ，６ｂはキーボー
ド，ディスク装置等の第１及び第２の入出力装置であ
る。
【０００３】また、図７は図６に示すマルチプロセッサ
システムを模擬する従来のシミュレーションシステムの
構成を示すブロック図であり、各ＣＰＵ１ａ〜１ｎは第
１〜第ｎのファイル７ａ〜７ｎをそれぞれ有する第１〜
第ｎのシミュレータ８ａ〜８ｎによって個別に模擬され
る。
システムを模擬する従来のシミュレーションシステムの
構成を示すブロック図であり、各ＣＰＵ１ａ〜１ｎは第
１〜第ｎのファイル７ａ〜７ｎをそれぞれ有する第１〜
第ｎのシミュレータ８ａ〜８ｎによって個別に模擬され
る。
【０００４】次に動作について説明する。第１〜第ｎの
シミュレータ８ａ〜８ｎはそれぞれが有する第１〜第ｎ
のファイル７ａ〜７ｎから模擬する各ＣＰＵ１ａ〜１ｎ
に対応したプログラムを読込み、キーボード等からコマ
ンドを入力することでシミュレーションを実行する。ま
た、各シミュレータ８ａ〜８ｎ内の情報を保存する場合
も同様に、キーボード等から該当するコマンドを入力
し、前記各ファイル７ａ〜７ｎに書込みを行う。
シミュレータ８ａ〜８ｎはそれぞれが有する第１〜第ｎ
のファイル７ａ〜７ｎから模擬する各ＣＰＵ１ａ〜１ｎ
に対応したプログラムを読込み、キーボード等からコマ
ンドを入力することでシミュレーションを実行する。ま
た、各シミュレータ８ａ〜８ｎ内の情報を保存する場合
も同様に、キーボード等から該当するコマンドを入力
し、前記各ファイル７ａ〜７ｎに書込みを行う。
【０００５】
【発明が解決しようとする課題】従来のシミュレーショ
ンシステムは以上のように構成されているので、各ＣＰ
Ｕの動作を個別にシミュレートすることができず、複数
個のＣＰＵから構成されるマルチプロセッサシステムを
模擬する場合、各ＣＰＵ相互の関係動作についてはシミ
ュレートできないなどの問題点があった。
ンシステムは以上のように構成されているので、各ＣＰ
Ｕの動作を個別にシミュレートすることができず、複数
個のＣＰＵから構成されるマルチプロセッサシステムを
模擬する場合、各ＣＰＵ相互の関係動作についてはシミ
ュレートできないなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、複数個のＣＰＵの動作を並行し
てシミュレートするとともに、各ＣＰＵ相互の関係動作
についてシミュレートできるシミュレーションシステム
を得ることを目的とする。
ためになされたもので、複数個のＣＰＵの動作を並行し
てシミュレートするとともに、各ＣＰＵ相互の関係動作
についてシミュレートできるシミュレーションシステム
を得ることを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係るシ
ミュレーションシステムは、マルチプロセッサシステム
を構成する複数個のＣＰＵの動作を模擬する複数のシミ
ュレータとともに、各ＣＰＵ間の通信路を模擬する通信
路シミュレータを設け、該各シミュレータ相互の関係及
び各シミュレータと通信路シミュレータとの関係を定義
するシミュレータマネージャを備えたものである。
ミュレーションシステムは、マルチプロセッサシステム
を構成する複数個のＣＰＵの動作を模擬する複数のシミ
ュレータとともに、各ＣＰＵ間の通信路を模擬する通信
路シミュレータを設け、該各シミュレータ相互の関係及
び各シミュレータと通信路シミュレータとの関係を定義
するシミュレータマネージャを備えたものである。
【０００８】また、請求項２の発明に係るシミュレーシ
ョンシステムは、前記請求項１の発明に係るシミュレー
ションシステムにおいて、さらに、各ＣＰＵがアクセス
可能な共有メモリを模擬する共有メモリシミュレータ
と、各ＣＰＵが入出力装置をアクセスするためのＩ／Ｏ
コントローラを模擬するＩ／Ｏコントローラシミュレー
タを備えたものである。
ョンシステムは、前記請求項１の発明に係るシミュレー
ションシステムにおいて、さらに、各ＣＰＵがアクセス
可能な共有メモリを模擬する共有メモリシミュレータ
と、各ＣＰＵが入出力装置をアクセスするためのＩ／Ｏ
コントローラを模擬するＩ／Ｏコントローラシミュレー
タを備えたものである。
【０００９】
【作用】請求項１の発明におけるシミュレーションシス
テムは、各ＣＰＵをそれぞれ個別に模擬するシミュレー
タのほかに、各ＣＰＵ間の通信路を模擬する通信路シミ
ュレータを設けたので、各ＣＰＵ相互の動作を模擬する
ことができる。
テムは、各ＣＰＵをそれぞれ個別に模擬するシミュレー
タのほかに、各ＣＰＵ間の通信路を模擬する通信路シミ
ュレータを設けたので、各ＣＰＵ相互の動作を模擬する
ことができる。
【００１０】また、請求項２の発明におけるシミュレー
ションシステムは、さらに、共有メモリを模擬する共有
メモリシミュレータ、及びＩ／Ｏコントローラを模擬す
るＩ／Ｏコントローラシミュレータを設けたので、マル
チプロセッサシステムの全体動作を模擬することができ
る。
ションシステムは、さらに、共有メモリを模擬する共有
メモリシミュレータ、及びＩ／Ｏコントローラを模擬す
るＩ／Ｏコントローラシミュレータを設けたので、マル
チプロセッサシステムの全体動作を模擬することができ
る。
【００１１】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１の発明の一実施例によるシミュレ
ーションシステムの構成を示すブロック図であり、従来
のシミュレーションシステム（図７）と同一又は相当部
分には同一符号を付して説明を省略する。
する。図１は請求項１の発明の一実施例によるシミュレ
ーションシステムの構成を示すブロック図であり、従来
のシミュレーションシステム（図７）と同一又は相当部
分には同一符号を付して説明を省略する。
【００１２】図において、１０はマルチプロセッサシス
テム（図６）を構成する各ＣＰＵ１ａ〜１ｎ間の通信路
をコントロール機能も含めて模擬する通信路シミュレー
タであり、この実施例では通信路としてバス３及びバス
コントローラ２を使用していることから、以下、バスシ
ミュレータという。また、９は第１〜第ｎのシミュレー
タ８ａ〜８ｎ相互の関係、及び各シミュレータと前記バ
スシミュレータ１０との関係を定義するシミュレータマ
ネージャである。
テム（図６）を構成する各ＣＰＵ１ａ〜１ｎ間の通信路
をコントロール機能も含めて模擬する通信路シミュレー
タであり、この実施例では通信路としてバス３及びバス
コントローラ２を使用していることから、以下、バスシ
ミュレータという。また、９は第１〜第ｎのシミュレー
タ８ａ〜８ｎ相互の関係、及び各シミュレータと前記バ
スシミュレータ１０との関係を定義するシミュレータマ
ネージャである。
【００１３】次に動作について図２及び図３のフローチ
ャートを用いて説明する。まず、シミュレータマネージ
ャ９が起動されると（図２）、実際の第１〜第ｎのＣＰ
Ｕ１ａ〜１ｎの定義としてＣＰＵ（ＣＰＵボードを含
む）設定を行い（ステップＳＴ１）、実際のバス３の定
義としてバス設定を行う（ステップＳＴ２）。そして、
該ＣＰＵ設定及びバス設定で決められた内容に基づい
て、第１〜第ｎのＣＰＵ１ａ〜１ｎの動作をそれぞれ個
別に模擬する第１〜第ｎのシミュレータ８ａ〜８ｎとバ
ス３の動作を模擬するバスシミュレータ１０間での関係
を定義して該各シミュレータ８ａ〜８ｎを起動させ（ス
テップＳＴ３）、最後に、第１〜第ｎのシミュレータ８
ａ〜８ｎを操作し、実際のシミュレーションを実行す
る。
ャートを用いて説明する。まず、シミュレータマネージ
ャ９が起動されると（図２）、実際の第１〜第ｎのＣＰ
Ｕ１ａ〜１ｎの定義としてＣＰＵ（ＣＰＵボードを含
む）設定を行い（ステップＳＴ１）、実際のバス３の定
義としてバス設定を行う（ステップＳＴ２）。そして、
該ＣＰＵ設定及びバス設定で決められた内容に基づい
て、第１〜第ｎのＣＰＵ１ａ〜１ｎの動作をそれぞれ個
別に模擬する第１〜第ｎのシミュレータ８ａ〜８ｎとバ
ス３の動作を模擬するバスシミュレータ１０間での関係
を定義して該各シミュレータ８ａ〜８ｎを起動させ（ス
テップＳＴ３）、最後に、第１〜第ｎのシミュレータ８
ａ〜８ｎを操作し、実際のシミュレーションを実行す
る。
【００１４】次に、例えば第１のシミュレータ８ａ（送
信元シミュレータ）から第２のシミュレータ８ｂ（送信
先シミュレータ）へデータを送信する場合（図３）は、
まず第１のシミュレータ８ａでバスアクセス要求が発生
すると、この第１のシミュレータ８ａはバスシミュレー
タ１０へバスアクセスが可能か否かを問い合わせる（ス
テップＳＴ５）。これに対して、バスシミュレータ１０
はバスアクセス可能か否かを判断し（ステップＳＴ
６）、もし不可であれば、該第１のシミュレータ８ａに
「アクセス不可」を返送することで（ステップＳＴ
７）、しばらく待機させ、再度ステップＳＴ５の動作を
行わせる（ステップＳＴ８）。一方、もし可能であれ
ば、バスシミュレータ１０は第１のシミュレータ８ａに
対して「アクセス可」を返送するとともに「アクセス不
可」を設定する（ステップＳＴ９）。これにより、「ア
クセス可」の通知を受け取った第１のシミュレータ８ａ
が（ステップＳＴ１０）、前記バスシミュレータ１０に
対してデータを転送すると（ステップＳＴ１１）、さら
に、該バスシミュレータ１０は送信先を判定して該当す
る第２のシミュレータ８ｂにデータ転送を行う（ステッ
プＳＴ１２）。そして、このデータを受け取った第２の
シミュレータ８ｂが（ステップＳＴ１３）、「受け取り
完了」の通知をバスシミュレータ１０に対して送信する
と（ステップＳＴ１４）、該バスシミュレータ１０は送
信元である第１のシミュレータ８ａに対して該通知を転
送するとともに（ステップＳＴ１５）、「バスアクセス
可」を設定する（ステップＳＴ１６）。そして、前記送
信元である第１のシミュレータ８ａが第２のシミュレー
タ８ｂからの「受け取り完了」の通知を受信してデータ
転送動作を終了する（ステップＳＴ１７）。
信元シミュレータ）から第２のシミュレータ８ｂ（送信
先シミュレータ）へデータを送信する場合（図３）は、
まず第１のシミュレータ８ａでバスアクセス要求が発生
すると、この第１のシミュレータ８ａはバスシミュレー
タ１０へバスアクセスが可能か否かを問い合わせる（ス
テップＳＴ５）。これに対して、バスシミュレータ１０
はバスアクセス可能か否かを判断し（ステップＳＴ
６）、もし不可であれば、該第１のシミュレータ８ａに
「アクセス不可」を返送することで（ステップＳＴ
７）、しばらく待機させ、再度ステップＳＴ５の動作を
行わせる（ステップＳＴ８）。一方、もし可能であれ
ば、バスシミュレータ１０は第１のシミュレータ８ａに
対して「アクセス可」を返送するとともに「アクセス不
可」を設定する（ステップＳＴ９）。これにより、「ア
クセス可」の通知を受け取った第１のシミュレータ８ａ
が（ステップＳＴ１０）、前記バスシミュレータ１０に
対してデータを転送すると（ステップＳＴ１１）、さら
に、該バスシミュレータ１０は送信先を判定して該当す
る第２のシミュレータ８ｂにデータ転送を行う（ステッ
プＳＴ１２）。そして、このデータを受け取った第２の
シミュレータ８ｂが（ステップＳＴ１３）、「受け取り
完了」の通知をバスシミュレータ１０に対して送信する
と（ステップＳＴ１４）、該バスシミュレータ１０は送
信元である第１のシミュレータ８ａに対して該通知を転
送するとともに（ステップＳＴ１５）、「バスアクセス
可」を設定する（ステップＳＴ１６）。そして、前記送
信元である第１のシミュレータ８ａが第２のシミュレー
タ８ｂからの「受け取り完了」の通知を受信してデータ
転送動作を終了する（ステップＳＴ１７）。
【００１５】ここで、さらに第ｎのシミュレータ８ｎが
バスアクセスを要求した場合、前記ステップＳＴ５と同
様にバスシミュレータ１０へ問い合せを行い、該バスシ
ミュレータ１０でバスアクセスが可能か否かを判断する
が（ステップＳＴ６に相当）、もしバスシミュレータ１
０内で「アクセス不可」が設定されていればその旨が前
記第ｎのシミュレータ８ｎに通知され（ステップＳＴ７
に相当）、一定時間待機しながら「アクセス可」の通知
を受けるまで同様の動作を繰返す（ステップＳＴ８）。
バスアクセスを要求した場合、前記ステップＳＴ５と同
様にバスシミュレータ１０へ問い合せを行い、該バスシ
ミュレータ１０でバスアクセスが可能か否かを判断する
が（ステップＳＴ６に相当）、もしバスシミュレータ１
０内で「アクセス不可」が設定されていればその旨が前
記第ｎのシミュレータ８ｎに通知され（ステップＳＴ７
に相当）、一定時間待機しながら「アクセス可」の通知
を受けるまで同様の動作を繰返す（ステップＳＴ８）。
【００１６】なお、上記実施例では第１〜第ｎのシミュ
レータ８ａ〜８ｎが同一計算機上で並行してシミュレー
トする場合について説明したが、各シミュレータ８ａ〜
８ｎがネットワークで接続された異なる計算機上にあ
り、該ネットワークを介してバスシミュレータ１０にア
クセスする場合も同様の効果を奏する。
レータ８ａ〜８ｎが同一計算機上で並行してシミュレー
トする場合について説明したが、各シミュレータ８ａ〜
８ｎがネットワークで接続された異なる計算機上にあ
り、該ネットワークを介してバスシミュレータ１０にア
クセスする場合も同様の効果を奏する。
【００１７】また、上記実施例では通信路としてバス３
の例を説明したが、バス以外の通信路であっても同様の
効果を奏する。
の例を説明したが、バス以外の通信路であっても同様の
効果を奏する。
【００１８】また、上記実施例ではバスシミュレータ１
０をシミュレータマネージャ９の内部に持たせている
が、該シミュレータマネージャ９の外部にあっても同様
の効果を奏する。
０をシミュレータマネージャ９の内部に持たせている
が、該シミュレータマネージャ９の外部にあっても同様
の効果を奏する。
【００１９】実施例２．次に、請求項２の発明の一実施
例によるシミュレータシステムについて説明する。な
お、この実施例は、図４に示すように請求項１の発明の
一実施例によるシミュレーションシステムに、各ＣＰＵ
１ａ〜１ｎがアクセス可能な共有メモリ４を模擬する共
有メモリシミュレータ１１、及びＩ／Ｏコントローラ５
を模擬するＩ／Ｏコントローラシミュレータ１２を付加
したものである。
例によるシミュレータシステムについて説明する。な
お、この実施例は、図４に示すように請求項１の発明の
一実施例によるシミュレーションシステムに、各ＣＰＵ
１ａ〜１ｎがアクセス可能な共有メモリ４を模擬する共
有メモリシミュレータ１１、及びＩ／Ｏコントローラ５
を模擬するＩ／Ｏコントローラシミュレータ１２を付加
したものである。
【００２０】次にこの請求項２の発明の動作について図
５のフローチャートを用いて説明する。まず、シミュレ
ータマネージャ９が起動されると、実際の第１〜第ｎの
ＣＰＵ１ａ〜１ｎの定義としてＣＰＵ（ＣＰＵボードを
含む）設定を行い（ステップＳＴ１８）、実際のバス３
の定義としてバス設定を行うとともに（ステップＳＴ１
９）、共有メモリ４の定義として共有メモリ設定（ステ
ップＳＴ２０）、及びＩ／Ｏコントローラ５の定義とし
てＩ／Ｏコントローラ設定を行う（ステップＳＴ２
１）。そして該ＣＰＵ設定、バス設定、共有メモリ設
定、及びＩ／Ｏコントローラ設定で決められた内容に基
づいて、各第１〜第ｎのシミュレータ８ａ〜８ｎ、バス
シミュレータ１０、共有メモリシミュレータ１１、及び
Ｉ／Ｏコントローラシミュレータ１２間の関係を定義し
て該各シミュレータ８ａ〜８ｎを起動させ（ステップＳ
Ｔ２２）、最後に、第１〜第ｎのシミュレータ８ａ〜８
ｎを操作し、実際のシミュレーションを実行する。
５のフローチャートを用いて説明する。まず、シミュレ
ータマネージャ９が起動されると、実際の第１〜第ｎの
ＣＰＵ１ａ〜１ｎの定義としてＣＰＵ（ＣＰＵボードを
含む）設定を行い（ステップＳＴ１８）、実際のバス３
の定義としてバス設定を行うとともに（ステップＳＴ１
９）、共有メモリ４の定義として共有メモリ設定（ステ
ップＳＴ２０）、及びＩ／Ｏコントローラ５の定義とし
てＩ／Ｏコントローラ設定を行う（ステップＳＴ２
１）。そして該ＣＰＵ設定、バス設定、共有メモリ設
定、及びＩ／Ｏコントローラ設定で決められた内容に基
づいて、各第１〜第ｎのシミュレータ８ａ〜８ｎ、バス
シミュレータ１０、共有メモリシミュレータ１１、及び
Ｉ／Ｏコントローラシミュレータ１２間の関係を定義し
て該各シミュレータ８ａ〜８ｎを起動させ（ステップＳ
Ｔ２２）、最後に、第１〜第ｎのシミュレータ８ａ〜８
ｎを操作し、実際のシミュレーションを実行する。
【００２１】なお、バスアクセスの動作については、各
シミュレータ８ａ〜８ｎ間では前述した第１の実施例の
動作（図３）と同様であり、各シミュレータ８ａ〜８ｎ
と共有メモリシミュレータ１１あるいはＩ／Ｏコントロ
ーラシミュレータ１２との関係では、該共有メモリシミ
ュレータ１１及びＩ／Ｏコントローラシミュレータ１２
が送信元シミュレータにならない点を除けば第１の実施
例と同様に動作する。
シミュレータ８ａ〜８ｎ間では前述した第１の実施例の
動作（図３）と同様であり、各シミュレータ８ａ〜８ｎ
と共有メモリシミュレータ１１あるいはＩ／Ｏコントロ
ーラシミュレータ１２との関係では、該共有メモリシミ
ュレータ１１及びＩ／Ｏコントローラシミュレータ１２
が送信元シミュレータにならない点を除けば第１の実施
例と同様に動作する。
【００２２】
【発明の効果】以上のように、請求項１の発明によれば
各ＣＰＵを個別に模擬するシミュレータとともに、各Ｃ
ＰＵ間の通信路を模擬する通信路シミュレータを設けた
ので、各ＣＰＵ単独の動作だけでなく、各ＣＰＵ相互間
の動作もシミュレートすることができ、さらに、請求項
２の発明によれば共有メモリシミュレータ及びＩ／Ｏコ
ントローラシミュレータを付加したので全体動作のシミ
ュレートができ、デバック等が容易に行える効果があ
る。
各ＣＰＵを個別に模擬するシミュレータとともに、各Ｃ
ＰＵ間の通信路を模擬する通信路シミュレータを設けた
ので、各ＣＰＵ単独の動作だけでなく、各ＣＰＵ相互間
の動作もシミュレートすることができ、さらに、請求項
２の発明によれば共有メモリシミュレータ及びＩ／Ｏコ
ントローラシミュレータを付加したので全体動作のシミ
ュレートができ、デバック等が容易に行える効果があ
る。
【図１】請求項１の発明の一実施例によるシミュレーシ
ョンシステムの構成を示すブロック図である。
ョンシステムの構成を示すブロック図である。
【図２】請求項１の発明の一実施例によるシミュレーシ
ョンシステムの動作を説明するフローチャートである。
ョンシステムの動作を説明するフローチャートである。
【図３】請求項１及び請求項２の発明の一実施例による
シミュレーションシステムの動作を説明するフローチャ
ートである。
シミュレーションシステムの動作を説明するフローチャ
ートである。
【図４】請求項２の発明の一実施例によるシミュレーシ
ョンシステムの構成を示すブロック図である。
ョンシステムの構成を示すブロック図である。
【図５】請求項２の発明の一実施例によるシミュレーシ
ョンシステムの動作を説明するフローチャートである。
ョンシステムの動作を説明するフローチャートである。
【図６】一般的なマルチプロセッサシステムの構成を示
すブロック図である。
すブロック図である。
【図７】従来のシミュレーションシステムの構成を示す
ブロック図である。
ブロック図である。
１ａ〜１ｎ 第１〜第ｎのＣＰＵ
３ バス（通信路）
４ 共有メモリ
５ Ｉ／Ｏコントローラ
６ａ〜６ｂ 第１及び第２の入出力装置
８ａ〜８ｎ 第１〜第ｎのシミュレータ
９ シミュレータマネージャ
１０ バスシミュレータ（通信路シミュレータ）
１１ 共有メモリシミュレータ
１２ Ｉ／Ｏコントローラシミュレータ
Claims (2)
- 【請求項１】 マルチプロセッサシステムを構成してい
る各ＣＰＵの動作をそれぞれ模擬する複数のシミュレー
タと、前記各ＣＰＵ間の通信路を模擬する通信路シミュ
レータと、前記各シミュレータを起動させるとともに、
各シミュレータ相互の関係及び各シミュレータと前記通
信路シミュレータとの関係を定義するシミュレータマネ
ージャとを備えたシミュレーションシステム。 - 【請求項２】 マルチプロセッサシステムを構成してい
る各ＣＰＵがアクセス可能な共有メモリを模擬する共有
メモリシミュレータと、前記各ＣＰＵが入出力装置をア
クセスするためのＩ／Ｏコントローラを模擬するＩ／Ｏ
コントローラシミュレータとを備えた請求項１記載のシ
ミュレーションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213105A JPH0535534A (ja) | 1991-07-31 | 1991-07-31 | シミユレーシヨンシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213105A JPH0535534A (ja) | 1991-07-31 | 1991-07-31 | シミユレーシヨンシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535534A true JPH0535534A (ja) | 1993-02-12 |
Family
ID=16633664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213105A Pending JPH0535534A (ja) | 1991-07-31 | 1991-07-31 | シミユレーシヨンシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535534A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08221296A (ja) * | 1995-02-15 | 1996-08-30 | Nec Corp | 組み込みソフトウェアデバッグ支援装置 |
| JP2007510992A (ja) * | 2003-11-10 | 2007-04-26 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 制御システムをシミュレーションおよび検証するためのシミュレーションシステムおよびコンピュータにより実施される方法 |
| US7496490B2 (en) | 2005-10-31 | 2009-02-24 | Fujitsu Microelectronics Limited | Multi-core-model simulation method, multi-core model simulator, and computer product |
| US7729896B2 (en) | 2006-02-06 | 2010-06-01 | Fujitsu Microelectronics Limited | Cycle simulation method, cycle simulator, and computer product |
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| WO2013111451A1 (ja) * | 2012-01-26 | 2013-08-01 | 株式会社日立製作所 | システムシミュレーション装置 |
-
1991
- 1991-07-31 JP JP3213105A patent/JPH0535534A/ja active Pending
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