JPS633344B2

JPS633344B2 -

Info

Publication number: JPS633344B2
Application number: JP8021083A
Authority: JP
Inventors: Kurisutofua Gurafu Mashuu; Buryuusutaa Hichikotsuku Shinia Robaato
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-06-11
Filing date: 1983-05-10
Publication date: 1988-01-22
Also published as: EP0096176A3; EP0096176A2; JPS58222355A; EP0096176B1; DE3380603D1; US4656580A

Description

【発明の詳細な説明】

〔技術分野〕本発明は論理をゲート・レベルでシミユレート
する専用の論理シミユレーシヨン機械に係る。〔発明の背景〕論理設計の分野では、超LSIの発達によつて価
格性能比や信頼性が向上しているが、それに伴つ
て、故障診断が難しくなるという問題が生じてき
ている。故障診断が難しければ設計ミスをなくす
ほかはなく、この点で論理設計の検証
（verification）が注目されだした。検証手段としてはシミユレーシヨンが有効であ
るが、それには幾つかの欠点がある。例えば、従
来のシミユレーシヨン技術では誤りが存在してい
るということだけしか示せず（誤りがないという
ことを積極的に確かめられない）、計算機を使用
してもかなりの時間がかかる。しかし、シミユレ
ーシヨンのコストが飛躍的に減少し且つ計算機の
速度及び記憶容量が１桁以上増大すれば、様相は
一変する。プロセツサ全体のシミユレーシヨンが
可能なため、内容のあるソフトウエア・テストの
実行によつて、より厳正な検証を行うことができ
る。標準プロセツサ設計に組込まれている論理の
テストも可能である。故障をシミユレートすれ
ば、種種のテスト或いは検証をより経済的に行え
る。〔従来技術〕本発明は、米国特許第4306286号明細書に記載
されている論理シミユレーシヨン機械（以下
「LSM」と略称）の改良に係るものであるから、
ここで該米国特許のLSMについて少し詳しく説
明しておく。なお、この〔従来技術〕の項におい
ては、特にことわらない限り、単に「LSM」と
いえば前記米国特許のLSMを意味するものとす
る。このLSMは多種の論理をゲート・レベルでシ
ミユレートする専用の計算機であつて、複数の並
列プロセツサと１台の制御プロセツサとで構成さ
れる。LSMのシミユレーシヨン速度は、これま
でのソフトウエアによる論理シミユレータに比べ
て格段に速い。前記米国特許明細書に記載されて
いる実施例は１ゲート分の遅延をシミユレートす
る31台のプロセツサを含んでいる。 LSMは汎用計算機ではないから、コンパイル
や入出力制御などを行う計算機に接続される周辺
装置として使用されねばならない。LSMを使用
するシステムは、当該LSMの他にホスト計算機
（例えばIBMシステム／370）及びローカル計算
機（例えばIBMシリーズ／１モデル５）を含む。
ローカル計算機はLSMとホスト計算機の間のイ
ンターフエースとして働く。これら２台の計算機
の制御のもとに、LSMにデータ及び命令がロー
ドされ、LSMの結果が分析される。ホスト計算機の機能には、ユーザー・インター
フエース制御、指令解析、EXEC命令の実行、結
果の表示、LSMコード及び入力テスト・シーケ
ンスのコンパイル、フアイルの記憶及び管理、ロ
ーカル計算機との通信などが含まれ、ローカル計
算機の機能には、LSMの制御、ホスト計算機と
の通信、大容量記憶アレイ（制御記憶装置、主記
憶装置など）のシミユレーシヨン、入力テスト・
シーケンスの印加、テスト結果の補獲、故障シミ
ユレーシヨン・モードにおける論理故障の挿入／
除去などが含まれる。 LSMとホスト計算機の間で転送される情報が
ローカル計算機によつて解釈されることはない。
ホスト計算機は、LSMが直接使用し得る形の情
報をコンパイルによつて作成する。この情報は途
中で変更されることなくローカル計算機を通つて
LSMへ送られる。ホスト計算機及びローカル計算機は、プログラ
ムによつて制御される普通の汎用計算機であつ
て、それらの役割を１台の計算機で果すことも可
能である。LSMへのデータ及び命令のロード、
並びにLSMからの結果の分析は手操作でも行え
る。 LSMの概略を第１図に示す。図示のLSMは31
台の基本プロセツサ１〜３１（２〜３０は省略）
を含んでいるが、その台数は31でなくてもよい。
基本プロセツサ１〜３１はプロセツサ間スイツチ
３３を介して32番目のプロセツサである制御プロ
セツサ３２に接続される。LSMの計算機構であ
つて、論理設計の個々のゲートをシミユレートす
る基本プロセツサ１〜３１は並列にランするの
で、その数を増やしてもシミユレーシヨン速度が
落ちることはない。 LSMの全体的な制御及び入出力機構は制御プ
ロセツサ３２によつて与えられる。制御プロセツ
サ３２は、ローカル計算機（図示せず）からの入
出力指令に応答して、基本プロセツサの起動及び
停止、命令及びデータのロード、ローカル計算機
と基本プロセツサとの間のデータ転送などを実行
し、またシミユレーシヨン中に生じた事象に応答
してローカル計算機に割込みをかける。割込みの
原因となる事象には、シミユレーシヨン終了、ロ
ーカル計算機内部でのアレイ・シミユレーシヨン
の要求、及びユーザー定義区切り点の生起が含ま
れる。 LSMには１個のプロセツサ間スイツチ３３が
存在する。それは基本プロセツサ１〜３１の相互
間及びそれらと制御プロセツサ３２との間の通信
段となる。その主たる目的は、シミユレートされ
た論理信号を、それを発生した基本プロセツサか
らそれを使用する基本プロセツサへ伝えることで
ある。次に、基本プロセツサ１〜３１、プロセツサ間
スイツチ３３、制御プロセツサ３２について個々
に説明する。基本プロセツサ１〜３１の各々はLSMの計算
部門であつて、論理に含まれる個々のゲートをシ
ミユレートする。シミユレーシヨン結果は基本プ
ロセツサ相互間で伝達される。基本プロセツサが取扱う各データは３種類の論
理信号値、即ち、「論理０」、「論理１」、「未定義」
を有する。「未定義」は信号が論理０であつても
論理１であつてもよいことを意味する。３つの値
は、次のようにデータ当り２ビツトを使用してコ
ード化される。ビツト０ビツト１値００論理０１０論理１０１未定義１１未定義「未定義」を表わすビツトの組合わせは最初に
基本プロセツサへロードされてよく、また基本プ
ロセツサがそのいずれかをシミユレーシヨン結果
として発生することもある。上表から明らかなように、ビツトが“１”であ
れば未定義になるから、ビツトは未定義ビツトと
呼ばれる。また、ビツト０は論理０と論理１とを
区別するから、論理値ビツトと呼ばれる。 “00”を論理０として使用し、“10”を論理１
として使用することは約束に過ぎず、その逆であ
つてもよい。しかし、“01”及び“11”によつて
未定義値を表わすのは単なる約束ではなく、基本
プロセツサのハードウエアがそのように構成され
ている。第１図に示されるように、各々の基本プロセツ
サ（例えばプロセツサ１）は複数の内部メモリ及
びそれらを接続する論理ユニツト３４を有する。
これらメモリのうちの現信号値メモリ３５及び次
信号値メモリ３６は同一のメモリである。メモリ３５及び３６はいずれも1024の記憶位置
を含み、その各々に１つの信号を保持する。現信号値メモリ３５にあるデータは、シミユレ
ーシヨンで現に存在している論理信号値である。
論理ユニツト３４はこれらの値を更新し、その結
果を次信号値メモリ３６におく。すべての信号値を更新するプロセスは大サイク
ルと呼ばれる。シミユレーシヨンは大サイクル単
位で進行する。大サイクルの各々は単一ゲート遅
延に対応する。LSMは各大サイクルの終りに停
止することがあるが、もし停止しなければ、前の
次信号値メモリが今度は現信号値メモリとして指
定され、次の大サイクルが実行される。即ち、メ
モリ３５及び３６は大サイクル毎に交互に現信号
値メモリ及び次信号値メモリとして使用される。基本プロセツサは内部メモリとしてメモリ３５
及び３６の他に命令メモリ２０２を有する。論理
ユニツト３４は更新された論理信号値を計算する
場合に命令メモリ２０２を使用する。命令メモリ
２０２は1024の記憶位置を有し、各記憶位置は単
一の１出力５入力ゲートに対応するLSM命令を
含む。各LSM命令は１つの機能コード・フイールド
（OPコード・フイールドとも呼ばれる）及び５つ
のアドレス・フイールドを含む。機能コードは実
行されるべき論理機能（AND、NOR、XORな
ど）を指定する。アドレス・フイールドはゲート
に対する入力接続を指定する。大サイクルを実行するに当つて、論理ユニツト
３４は命令メモリ２０２をアドレス順にアクセス
し、各命令を実行して、現信号値メモリ３５（又
は３６）からの５個の指定された値について指定
された論理機能を実行する。各命令の実行結果
は、当該命令のアドレスを用いて次信号値メモリ
３６（又は３５）に書き込まれる。かくて、命令
メモリ２０２のアドレスＸにおける命令（ゲート
を表わす）はその結果（ゲートの出力を表わす）
を次信号値メモリ３６のアドレスＸに置き、それ
より１ゲート遅延分だけ早いゲート出力は現信号
値メモリ３５のアドレスＸに存在する。論理ユニツト３４による命令の各実行は小サイ
クルと呼ばれる。命令は任意の順序で実行され得る。即ち、命令
メモリ２０２における各命令の配置は任意であ
る。その理由は、更新された値が別個のメモリに
置かれ、ブランチ命令、テスト命令等が存在しな
いからである。これは後に説明するように基本プ
ロセツサ間で通信を行うに当つて重大な結果をも
たらす。命令は機能コード・フイールド及びアドレス・
イールドの外に、ドツト論理の実現及び６以上の
入力を有するゲートのシミユレーシヨンに使用さ
れる幾つかのフイールドを含む。これらのフイー
ルドが使用されるとき、命令実行の順序はもはや
全く任意であるとは云えない。これらのフイール
ドについては後に説明する。次に、４個のNANDゲートを含む第２図の回
路を例に取りあげて、基本プロセツサの動作を説
明する。第２図において、各ゲートの出力側に示されて
いる数字は、そのゲートを表わす命令の命令メモ
リ２０２におけるアドレスである。それらは、シ
ミユレートされたゲート出力を保持する現信号値
メモリ及び次信号値メモリのアドレスでもある。
入力はアドレス５及び６から来るものとする。な
お、第２図中の「LH」及び「HL」は本発明に
関するものであるから、ここでは説明しない。シミユレーシヨンに必要なメモリ２０２の内容
の一例を下記く表１に示す。

【表】各命令のアドレス・フイールドA3〜A5は本例
では使用されないのでブランクのままである。次の表２は、０及び１の入力値並びに残りの末
定義値（＊で示す）から最初のサイクルが始まる
４つの大サイクルにおける現信号値メモリの内容
を示す。未定義値が徐々になくなつているが、こ
れは論理値がゲートを伝搬する様子を示してい
る。ここで注意すべきは、ゲート２の出力がサイ
クル２で完全に定義されることである。何故なら
ば、０の入力を有するNANDゲートは他の入力
が何であつても１の出力を有するからである。

【表】シミユレーシヨンのために論理ユニツト３４で
実行される大サイクル当りの命令の数が最大命令
数である1024より少なくてよければ、その分だけ
大サイクルが短くなり、従つてシミユレーシヨン
速度が速くなる。大サイクルの長さは後に詳細に説明する小サイ
クル計数レジスタによつて制御される。このレジ
スタはLSM全体に対して１つだけが設けられ、
すべての基本プロセツサにおける大サイクルの長
さを制御する。大サイクルの長さを制御するため
小サイクル計数レジスタを使用することは、基本
プロセツサの数を増すことによつてシミユレーシ
ヨン速度を速めることができるという効果を有す
る。 LSM命令で指定される論理機能は、基本プロ
セツサの他のメモリ（第１図の機能メモリ３７）
の内容によつて定義される。シミユレーシヨンの間に基本プロセツサで使用
される個々の論理機能は、機能メモリ３７の１つ
の記憶位置の内容によつて定義される。各命令の
機能コード（OPコード）は、その機能を定義す
る機能メモリ３７のアドレスである。機能メモリ３７は1024の記憶位置を有する。各
記憶位置は64ビツトから成り、各ビツトは６入力
スイツチング機能を表わす真理値表の各エントリ
に対応する。後に説明するように、６番目の入力
は入力数が６以上のゲートをシミユレートすると
きに使用される。機能メモリ中の値は０及び１で
ある。未定義値は、未定義入力値に応答して論理
ユニツトから発生される。例えば、AND機能へ
の全入力が１つを除いて未定義であると仮定す
る。もし１つの定義された入力が１であれば、出
力は未定数である。もしその定義された入力が０
であれば、出力は定義され、０に等しい。各命令の機能コードは機能メモリ３７の記憶位
置を任意に選択するので、命令メモリ２０２及び
機能メモリ３７の記憶位置の間には１対１の対応
関係がなくともよい。更に、機能メモリ３７は命
令メモリ２０２及び信号値メモリ３５，３６と同
じ数の記憶位置を有する必要はない。しかし、命
令メモリ２０２中の命令のアドレスとその結果が
記憶されるアドレスとの間には、１対１の対応関
係がなければならない。６以上の入力を有するゲ
ート（拡張された機能）は、基本プロセツサの論
理ユニツト３４の内部にある機構を使用してシミ
ユレートされる。関連する内部機構の概略を第３
図に示す。論理ユニツト３４に含まれる機能評価エレメン
ト５０は或る機能（真理値表）を論理値へ適用し
た結果の値を出力する。命令実行の各小サイクル
で、機能評価エレメント５０の出力はLU累算器
５１（「LU」は論理ユニツトを表わす。以下同
じ）に記憶される。機能評価エレメント５０への
６番目の入力は、前の命令の結果（LU累算器５
１の内容）又は各命令中の即値データ・フイール
ドの内容である。その選択は各命令の即値選択フ
ラグによつて決定される。このフラグが０であれ
ば累算器５１の内容が選択され、１であれば即値
データ・フイールドが選択される。第３図の
「Ｘ」を記入したボツクス５２はこの入力選択を
示す。入力数が５以下のゲートは、“１”の即値選択
フラグを有する単一命令によつて表わされる。使
用される機能の定義は、６番目の入力を無視する
ものであるか、又は結果に影響を及ぼさない値を
とらせるものでなければならない。例えば、論理
０の即値データは、６入力OR機能の定義を使用
して５入力ORゲートをシミユレートすることを
可能にする。入力数が６以上のゲートは２又はそれ以上の連
続する命令によつて表わされなければならない。
２番目から最後の命令までは、すべて６番目の入
力として先行命令の結果（LU累算器５１の内容）
を使用する。先行命令の結果は次信号値メモリに
記憶されるが、シミユレートされる機械の要素に
対応しない。例えば、15入力のNORゲートがシミユレート
されるものと仮定する。その入力が記憶位置101
〜115から来るものと仮定すれば、命令シーケン
スは次の表３のようになる。

【表】この表の最初の命令はその６番目の入力として
論理０の即値データを選択する。他の２つの命令
は６番目の入力として前の命令の実行結果を使用
するので、それらの即値データ・フイールドは無
視される。表３の例では、最後の命令の実行結果
が15入力のNOR機能の出力となる。このようにして入力数が６以上の機能を計算す
る命令のシーケンス中には、他の命令を挿入して
はならない。何故ならばそれはLU累算器５１の
内容を破壊することになるからである。拡張された機能をシミユレートするこの方法
は、ごく普通の論理機能例えばAND、OR、
NAND、NOR、XORなどへの機能分解に対応
する。例えば、上記の15入力NOR機能は次のよ
うに分解されている。 NOR（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、…）＝ NOR（OR（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）、Ｆ、…）もつと一般的な機能については、必要な機能分
解を見出すのは困難である。そのような一般的な
機能は、論理を利用した直截な方法でシミユレー
トすることができる。ゲート出力を直接接続することによりハードウ
エアで実現されるドツト論理（配線論理或いは結
線論理ともいう）は、第４図に示したように、ド
ツト論理回路５３及びドツト累算器５４を追加す
ることによつてシミユレートされ得る。これらの
エレメントは各命令中にある３つのフラグ（保管
フラグ、ドツト選択フラグ、ドツト機能フラグ）
によつて制御される。保管フラグが１であれば、その命令の実行結果
を表わす論理ユニツト３４の出力がドツト累算器
５４に書込まれる。保管フラグが０の命令の場合
には、ドツト累算器５４の内容は変更されない。ドツト選択フラグが１であれば、ドツト累算器
５４の現在の内容と現命令の実行結果（LU累算
器５１の内容）とがドツト論理回路５３で組合わ
される（AND又はOR）。ドツト論理回路５３か
らの論理ユニツト出力は次信号値メモリに書込ま
れる。保管フラグを用いることによつて、この論
理ユニツト出力をドツト累算器５４に保管するこ
ともできる。ドツト選択フラグが０であれば、
LU累算器５１の内容が直接次信号値メモリに書
込まれる。ドツト機能フラグは、１であればドツトAND
機能を選択し、０であればドツトOR機能を選択
する。ただし、論理０が“10”によつて表わされ
且つ論理１が“00”によつて表わされるのであれ
ば、この選択は逆になる。ドツト機能は、ドツト
選択フラグが１の場合にのみ遂行される。コレクタ・ドツト（ドツトOR）の例を第５図
に示す。各NANDゲートのところに示される数
字30、31、32はそのゲートを表わす命令を記憶し
ている命令メモリのアドレスである。入力のとこ
ろに示される数字101、102などは入力データのア
ドレスであり、出力のところに示される数字32は
最終結果が書込まれる次信号値メモリのアドレス
である。次の表４は第５図のドツト論理をシミユレート
するための命令を示す。使用されない入力（アド
レス・フイールドA3〜A5）はブランクのままで
あり、即値選択フラグ及び即値データ・フイール
ドは、この例に関係がないので除かれている。

【表】表４の最初の命令はその結果を保管する。ドツ
ト選択フラグが０のため、ドツト機能フラグは無
視される。２番目の命令はその結果と最初の命令
の保管されていた結果とをAND結合し、それを
保管する。３番目の命令もその結果と保管されて
いた結果とをAND結合する。保管フラグが０の
ため、その出力は最終的な論理ユニツト出力にな
り、保管されない。ドツト累算器５４の内容を変更するものでない
限り、表４の命令シーケンス中に他の命令を挿入
することができる。これは、入力数が６以上のゲ
ートの間におけるドツト論理のシミユレーシヨン
を可能にする。 LSMのドツト論理機構は、入力数が６以上の
ゲートをシミユレートする場合にも使用できる。
これは複雑な機能を持つたゲートをシミユレート
するのに特に有用である。何故ならば、「和の積」
又は「積の和」形式への機能分解がシミユレーシ
ヨンの基礎になり得るからである。個々の命令は
機能分解の第１レベル（いくつかの和又は積）を
計算し、ドツト論理は第２レベル（ゲートの最終
出力を表わす単一の積又は和）を計算する。前に、命令メモリ中の命令の順序は重要ではな
いと述べた。これは、LU累算器５１及びドツト
累算器５４を使用する命令のシーケンスについて
は明らかに該当しない。しかし、固定したシーケ
ンスは論理のほんの少数をシミユレートするため
にのみ必要とされ、全体としてのシーケンスは命
令メモリ中の任意の場所に置くことができる。第１図のプロセツサ間スイツチ３３の主たる機
能は、命令を実行した基本プロセツサからその実
行結果を他の基本プロセツサへ転送することであ
る。プロセツサ間スイツチ３３はすべての基本プロ
セツサ１〜３１と制御プロセツサ３２とを接続す
る。プロセツサ間通信には基本プロセツサ内の他の
メモリが使用される。スイツチ３３を介してプロ
セツサ間で通信を行う場合のメモリの機能を次に
説明する。第１図に示されるように、各々の基本プロセツ
サは更に２つのメモリ３８，３９を有する。これ
らは前に説明した現信号値メモリ３５及び次信号
値メモリ３６と類似したものである。メモリ３５
及び３６と同じように、メモリ３８及び３９は２
つの役割りを交互に果す。１つは現信号入力メモ
リとしての役割りであり、他の１つは次信号入力
メモリとしての役割りである。メモリ３５及び３６と同じように、メモリ３８
及び３９は論理信号値を記憶する。これらメモリ
は共に1024の記憶位置を有し、各記憶位置は１つ
の信号値を記憶する。現信号入力メモリ３８にあるデータはシミユレ
ーシヨンにおいて現に存在している論理信号値で
あり、それらは他の基本プロセツサによつて発生
されたものである。データは基本プロセツサ命令
中のアドレス源フラグを用いて選択される。命令
中の各アドレスは、関連したアドレス源フラグを
有する。それが０であれば、アドレスは現信号値
メモリ３５中のデータを参照し、それが１であれ
ば、アドレスは現信号入力メモリ３８中のデータ
を参照する。大サイクルの過程で、更新された値はプロセツ
サ間スイツチ３３を介して次信号入力メモリ３９
に置かれる。そして、各大サイクルの終りに、前
の次信号入力メモリは現信号入力メモリとして指
定される。各基本プロセツサのスイツチ選択メモリ４０は
1024の記憶位置を有し、各記憶位置は基本プロセ
ツサのアドレスを含む。プロセツサ間スイツチ３
３は、更新された論理信号値を次信号値メモリ３
６に置くため、次のようにスイツチ選択メモリ４
０を使用する。各命令の結果（基本プロセツサの次信号値メモ
リ３６に記憶された値）は、各プロセツサにより
常にプロセツサ間スイツチ３３へ送られる。更
に、すべての基本プロセツサの大サイクル（命令
実行）は同期されている。即ち、すべての基本プ
ロセツサはそのＫ番目の命令を同時に実行する。
かくて、すべてのプロセツサの結果は、現信号値
メモリ３５及び次信号値メモリ３６におけるアド
レス順序に従つて同時にプロセツサ間スイツチ３
３へ送られる。スイツチ選択メモリ４０及び次信号入力メモリ
３９は、命令の実行と同期してアドレス順に歩進
される。各小サイクルにおいて、スイツチ３３は
スイツチ選択メモリ４０の現記憶位置の内容によ
つてアドレスされた基本プロセツサの現出力を各
基本プロセツサへ送る。この出力は次信号入力メ
モリ３９の現記憶位置に置かれる。かくて、もし
或る基本プロセツサのスイツチ選択メモリ４０が
記憶位置Ｚに値Ｑを有すれば、その基本プロセツ
サは基本プロセツサＱのＺ番目の出力を受取る。
その出力は次信号入力メモリ３９の記憶位置Ｚに
置かれる。次の表５および表６は、プロセツサ命令が表６
に掲げるようなものと仮定して、第６図に示すよ
うな回路で必要な通信を行うためのスイツチ選択
メモリ４０及び命令メモリ２０２の内容を示すも
のである。表６に示される数字は第６図のゲート
および信号線に対応する命令乃至データの記憶位
置（アドレス）である。使用されない部分は命令
から除かれている。

【表】

〔従来技術の問題点〕

前記米国特許のLSMは広範囲の論理機能を正
確にシミユレートできるが、その反面次のような
欠点がある。即ち、シミユレートされる論理機能
毎に一定の単位遅延を与えなければならない。こ
の単位遅延は固定されており、信号の低レベルか
ら高レベルへの立上り遷移及び高レベルから低レ
ベルへの降下遷移について同じである。〔発明の目的〕本発明の目的は、シミユレートされる種々の論
理機能についての遅延が可変であるLSMを提供
することにある。〔発明の概要〕前記米国特許のLSM（以下、「公知LSM」とい
う）と同じく、本発明に係るLSM（以下、「本
LSM」という）も基本プロセツサ、制御プロセ
ツサ及びこれらのプロセツサも相互接続するプロ
セツサ間スイツチから成つている。公知LSMの場合と同じく、基本プロセツサは
各論理機能の予定出力を計算する。この予定出力
には一定遅延が含まれている。本発明によれば、
シミユレートされる論理機能に固有の遅延時間を
設定する手段が各基本プロセツサに設けられ、そ
れに応じて予定出力が遅延される。遅延時間は、
シミユレートされた論理機能の出力に低レベルか
ら高レベルへの立上り遷移が生じるか、高レベル
から低レベルへの降下遷移が生じるかに従つて選
ばれる。後述の実施例においては、基本プロセツサは種
種の論理機能を連続する作業サイクルでシミユレ
ートする。公知LSMとは異なり、この作業サイ
クルの長さは固定されておらず、可変である。各
基本プロセツサでのシミユレーシヨンは同時に進
行する。各基本プロセツサは、シミユレートされ
ている各論理機能に関する次の論理演算までの最
短時間（これを最小作業スペースと呼ぶ）を決定
する。次いで、各基本プロセツサで決定された最
小作業スペース値のうちどれが最小かが調べられ
る。このようにして決定された最小値は「大域最
小作業スペース値」と呼ばれる。この大域最小作
業スペース値は、すべての基本プロセツサ及び制
御プロセツサで同時に進行するシミユレーシヨン
の時間に関係している。もう少し具体的に説明すると、シミユレートさ
れている各論理機能に関する次の論理演算までの
時間として、最初は特定の遅延時間（立上り遷移
又は降下遷移の遅延時間）が設定される。それに
続く最初の作業サイクルにおいては、設定された
遅延時間から大域最小作業スペース値が減算さ
れ、その結果が保管される。次の作業サイクルで
は、保管されていた減算結果から新しい大域最小
作業スペース値が減算される。このプロセスは、
シミユレートされた論理機能の予定出力中の遷移
が実際に伝搬されるまで、即ち、予定出力の新し
い値が計算されてからそれが最終出力値として実
際に出力されるまで、繰返される。各プロセツサで最小作業スペース値を計算する
ため、特別のラツチ（WSラツチ）が各プロセツ
サに設けられる。このラツチは各作業サイクルの
開始時に最大値（全１状態）へ初期設定され、そ
の内容と上述の減算結果とが小サイクル毎に、即
ち、シミユレートされる論理機能毎に比較され
る。減算結果の方が小さければ、そのときの減算
結果がラツチに書込まれる。従つて、複数の小サ
イクルから成る作業サイクルの終了時には、当該
プロセツサにおける最小作業スペース値がラツチ
に保持されている。各プロセツサのうちラツチに保持されている最
小作業スペース値のうちでどれが最小かを決める
ため、特別のカウンタ（DRカウンタ）が使用さ
れる。このカウンタは全０状態へ初期設定された
後、連続的に増分され、その内容とすべてのラツ
チの内容とが比較される。すべてのプロセツサの
うちで最初にカウンタ及びラツチの内容が一致し
たプロセツサの最小作業スペース値が大域最小作
業スペース値として使用される。本発明の特定の態様によれば、シミユレートさ
れている論理機能の遅延時間よりも短い持続時間
を持つたグリツチが予定出力中に存在しているか
否かを検出する手段が設けられる。ここでいう
「グリツチ」とは、論理機能への２以上の入力信
号の状態が続けて急速に変化したために生じる短
時間の望ましくない出力のことを意味する。例え
ば、２入力NANDゲートにおいて一方の入力が
高レベルから低レベルへ変化した直後に他方の入
力が低レベルから高レベルへ変化すると、短時間
ではあるが、NANDゲートから０状態の出力が
発生される。論理機能を正確にシミユレートする
ためには、その立上り遷移又は降下遷移の遅延時
間よりも短いグリツチは抑圧する必要がある。こ
のようなグリツチは、現作業サイクル及び先行作
業サイクルにおける予定出力を比較することによ
り検出される。もしそれらが異なつていれば予定
出力中に遷移が生じている。そのとき、前に生じ
た遷移が論理機能の遅延時間のためにまだ伝搬さ
れていない（実際に出力されていない）ことがわ
かると、新たに検出された遷移はこの遅延時間よ
りも短いグリツチによるものであると判断され、
その伝搬が禁止される。〔実施例の説明〕 LSMの基本的構成は〔従来技術〕の項で説明
したものと同じであるから、以下では、主として
本発明による改良部分について詳述することにす
る。まず、単一のNANDゲートを複数のサイクル
にわたつてシミユレートした結果を示す第１４図
を参照する。第１４図には、NANDゲートへの
入力信号Ｘ及びＹと、それに対する公知LSMの
出力Ｚ（Ｕ）及び本LSMの出力Ｚ（Ｎ）とが示さ
れている。公知LSMは単位遅延シミユレータで
あつて、一定の単位遅延以外の遅延をシミユレー
トできず、入力信号Ｘ及びＹが単位時間（公知
LSMにおける１つの大サイクルに対応）の間論
理１状態にあるため、論理０状態のグリツチがサ
イクル１３あたりで伝搬される。このようなグリツチを実際に伝搬させるために
は、NANDゲートの遅延時間はグリツチのパル
ス幅以下でなければならない。NANDゲートの
遅延時間の方が長い場合には、LSMからのシミ
ユレートされた出力はこのようなグリツチを含ま
ない方がよい。第１４図中の出力Ｚ（Ｎ）は、グリツチが除か
れている例である。ここでは、シミユレートされ
ているNANDゲートの降下遷移についての遅延
時間が２つの大サイクル分の時間に等しく、立上
り遷移についての遅延時間が３つの大サイクル分
の時間に等しいものと仮定する。その場合、
NANDゲートのシミユレーシヨン結果としては
Ｚ（Ｕ）よりもＺ（Ｎ）の方が正確である。本
LSMはまさにＺ（Ｎ）も出力として発生する。基本プロセツサの改良次に第１６Ａ図及び第１６Ｂ図を参照しなが
ら、基本プロセツサの改良について説明する。本LSMにおいては、スイツチ２１２並びにＡ、
AIN、Ｂ及びBINのメモリ機構２１１が拡張さ
れる。スイツチ２１２及びメモリ機構２１１の基
本的な動作及びアドレス方式は公知LSMにおけ
るものと同じであるが、拡張部分の内容は本
LSM独自のものである。Ａメモリ及びＢメモリの拡張部分からの出力は
ラツチ３５０へ印加される。ラツチ３５０は値
O_D（ｎ）、S_D（ｎ）、S_S（ｎ）及びWS（ｎ）を保持す
る。O_D（ｎ）は、先行作業サイクルにおける論理
ユニツト（基本プロセツサを意味する）からの出
力である旧データの現在値を表わす。なお以下で
も同様であるが「ｎ」は「現在」を意味するもの
とする。S_D（ｎ）は保管データ信号であつて、ま
だ伝搬されていないが遷移が現われるはずのシミ
ユレートされた論理出力LUINの変更状態を表示
するのに使用される。例えば、シミユレートされ
たNANDゲートへ印加されるとその出力を変更
し得るが、NANDゲートの遅延時間のためにそ
の出力においてまだ変更が生じていないような入
力信号が考えられる。このような入力信号はS_D
（ｎ）として保管され、当該NANDゲートの表示
された遅延時間が経過した後でのみ伝搬される。 S_S（ｎ）は状況ビツトである。これが１状態に
設定されていると、S_D（ｎ）とO_D（ｎ）が等しく
ないこと、即ち、出力信号中の遷移が計算された
が、シミユレートされた遅延のためにまだ出力へ
伝搬されていないことを示す。 WS（ｎ）は複数のビツトから成り、「作業スペ
ース」の長さを表示する。この長さは、現サイク
ルから、予定の変化がプロセツサの出力信号中に
生じるまでの時間として定義される。WS（ｎ）
はS_S（ｎ）＝１の場合にのみ意味を持つ。本LSMでは命令メモリ２０２も拡張される。
これは、シミユレートされている各装置につい
て、低レベルから高レベルへの（LH）立上り遷
移及び高レベルから低レベルへの（HL）降下遷
移のための遅延時間値を記憶するためである。以
下、各々の遅延時間値を単に「LH」及び「HL」
で表わすことにする。例えば第２図の回路を本LSMによつてシミユ
レートする場合、各NANDゲートのLH値及び
HL値を図示のように異なつたものにすることが
できる。これらのLH値及びHL値は命令メモリ
２０２の各アドレス位置に書込まれ、従つてその
内容は前記の表１とは異なり、次の表７のように
なる。

【表】第２図と比べてみればわかるように、命令メモ
リ２０２に書込まれているLH値及びHL値は実
際の遅延値より１単位だけ小さい。この単位遅延
は本LSMで許される最小値であり、また公知
LSMにおける単位遅延に相当する。命令メモリ２０２の拡張部分の内容はラツチ３
５１へ読出される。ラツチ３５１へ読出された
LH値HLは、ラツチ３５０中のWS（ｎ）と共に
マルチ・プレクサ３５２へ供給される。どの信号
がマルチプレクサ３５２を通過するかは、ラツチ
３５０中のS_D（ｎ）及びS_S（ｎ）の値によつて決ま
る。S_S（ｎ）＝１であれば、マルチプレクサ３５２
はS_D（ｎ）の状態とは無関係にWS（ｎ）を出力す
る。しかしS_S（ｎ）＝０であれば、マルチプレクサ
３５２はS_D（ｎ）の値に応じてLH値又はHL値を
出力する。その場合、S_D（ｎ）＝０で低レベルから
高レベルへの遷移が生じることを示していると
LH値が選択され、さもなければHL値が選択さ
れる。 LU第２ステツプ機構２２４の出力LUINは、
本発明によりLU出力レジスタ２２６の入力部に
設けられているマルチプレクサ３６９の一方の入
力へ供給される。マルチプレクサ３６９の他方の
入力には、旧データ信号O_D（ｎ）が供給される。
マルチプレクサ３６９は新サイクル状況ビツトS_S
（ｎ＋１）によつて制御される。出力LUINが本当に正しいとき、単位遅延以外
の遅延（非単位遅延）のため或いはグリツチの存
在のためにLUINが変更されないときには、マル
チプレクサ３６９はLUINを通過させ、さもなけ
ればO_D（ｎ）を通過させる。例えば、或るNAND
ゲートの出力が１から０に変化することを論理ユ
ニツトが決定しても、第１６Ａ図及び第１６Ｂ図
の回路において、ゲートの非単位遅延のために新
しい出力信号がまだ伝搬されていないことが決定
されると、O_D（ｎ）＝１の出力信号がマルチプレ
クサ３６９を通過する。各作業サイクル（公知LSMにおける大サイク
ルとは異なる）の開始時に、すべての基本プロセ
ツサ１〜３１の間で最小の作業スペース値が最小
作業スペース値カウンタ（以下、「DRカウンタ」
という）３７４に設定される。DRカウンタ３７
４の出力は非零回路３７２で検査され、DRレジ
スタ３６６へ供給される。これの詳細については
第１７図のところで説明する。状況ビツトS_S（ｎ）が１状態にあれば、マルチ
プレクサ３５２の出力からDRレジスタ３６６の
内容が減算される。S_S（ｎ）＝１のときにマルチプ
レクサ３５２が出力するのはWS（ｎ）である。上述の減算を実行するため、DRレジスタ３６
６からの出力は反転器３６７で反転された後、
ANDゲート配列３６８を通つて加算器３６１の
一方の入力へ供給される。ANDゲート配列３６
８は複数のANDゲートから成り、その各ANDゲ
ートの一方の入力は反転器３６７の対応する出力
ビツトを受取り、他方の入力はS_S（ｎ）を共通に
受取る。従つてS_S（ｎ）＝１であれば、ANDゲー
ト配列３６８はDRレジスタ３６６にある値の補
数（反転値）を出力する。S_S（ｎ）＝０であれば、
ANDゲート配列３６８から出力されるビツトは
すべて０である。これは初期設定時又は遅延時間
の開始時にLH値又はHL値がマルチプレクサ３
５２を通過する場合に対応している。その場合、
ANDゲート配列３６８からの全出力ビツトの他
に、桁上げビツトC_INとして印加されるS_S（ｎ）も
０であるから、加算器３６１は単にLH値又は
HL値を通過させるだけである。 S_S（ｎ）＝１で、DRレジスタ３６６の反転値及
びWS（ｎ）が加算器３６１へ供給されると、C_IN
＝S_S（ｎ）＝１であるから、２の補数の減算が実行
されることになる。加算器３６１の出力はラツチ
３６２−１、３６２−２及び３６２−３で再同期
され、次の作業サイクルのための作業スペース値
WS（ｎ＋１）として使用される。WS（ｎ＋１）
はスイツチ２１２の状態に応じて、Ａメモリ又は
Ｂメモリへ書戻される。ラツチ３６２−３からのWS（ｎ＋１）はORゲ
ート３６３にも供給される。ORゲート３６３の
出力WSOは、次の作業サイクルのための作業ス
ペースの長さが０でなければ１になり、さもなけ
れば０になる。 XORゲート３５７は、先行作業サイクル（ｎ
−１）から現作業サイクル（ｎ）へ移る際に、計
算された出力における遷移の存在を検出するため
に設けられている。この検出は、論理ユニツト出
力LU INと、ラツチ３５３−１〜３５３−４で
再同期される保管データ信号S_D（ｎ）との排他的
論理和（XOR）をとることにより遂行される。
従つて、XORゲート３５７の出力は、LUINの
値と再同期されたS_D（ｎ）の値とが異なつている
場合にのみ１状態になる。グリツチの存在はNANDゲート３５８で検出
される。前述のように、グリツチの幅がシミユレ
ートされている装置の遅延時間（具体的には、
LH値及びHL値のうちの選択されたもの）より
短ければ、グリツチはプロセツサからの出力信号
として伝搬してはならず、抑圧する必要がある。
このようなグリツチは、XORゲート３５７及び
ラツチ３５３−４の出力が共に１の場合に検出さ
れる。第１６Ａ図の例では、グリツチの存在が０
状態の出力GDによつて表示されるようになつて
いるが、これは回路の他の部分との関連で決めら
れたことに過ぎない。 XORゲート３５７の出力及びラツチ３５３−
４からの再同期されたS_S（ｎ）はORゲート３５９
にも供給される。ORゲート３５９は、再同期さ
れたS_S（ｎ）の値又はXORゲート３５７の出力値
が１のとき、即ち、シミユレートされた出力にお
ける変化が現サイクル（ｎ）又は先行サイクル
（ｎ−１）で検出されたときに、次の作業サイク
ルにおける作業スペース値WS（ｎ＋１）を減ら
すための信号SOを発生する。次の作業サイクルのための新しい状況ビツトS_S
（ｎ＋１）は、ORゲート３５９及び３６３並び
にNANDゲート３５８の出力を受取るANDゲー
ト３６４から発生される。ANDゲート３６４は
次の３つの条件がすべて満たされている場合にの
み１状態のS_S（ｎ＋１）を発生する。 (1) ORゲート３６３の出力WSOが１で、次の作
業サイクルのための作業スペースの長さが０で
ないことを示している。 (2) 現状況ビツトS_S（ｎ）が１であるか、又は次
の作業サイクルで遷移が生じることをXORゲ
ート３５７が検出した。 (3) グリツチがない。次の作業サイクルのための信号値S_S（ｎ＋１）
（ANDゲート３６４の出力）、S_D（ｎ＋１）（LU
INと同じ）及びO_D（ｎ＋１）（マルチプレクサ３
６９の出力）は、ラツチ３６２−３からの新しい
作業スペース値WS（ｎ＋１）と共に、現在選択
されているＡメモリ又はＢメモリへスイツチ２１
２を介して書戻される。 WS（ｎ＋１）を与える加算器３６１の出力は、
当該基本プロセツサのための最小作業スペース値
を決定し、且つ最終的にすべての基本プロセツサ
１〜３１のDRカウンタ３７４へロードさせる。
LSM全体での最小作業スペース値（大域最小作
業スペース値）を決定する回路要素（第１６Ｂ
図）にも供給される。前述のように、DRカウン
タ３７４は作業サイクルの開始時に、すべての基
本プロセツサ１〜３１の間での最小作業スペース
値をロードされる。どの基本プロセツサが次の作
業サイクルのための最小作業スペース値を有して
いるかは、各基本プロセツサに設けられるマルチ
プレクサ３７３−１及び３７３−２、WSラツチ
３７６−１及び３７６−２、比較器３７９−１及
び３７９−２並びにNANDゲート３７８−１及
び３７８−２と、プロセツサ間スイツチ３３の一
部であるORゲート３８１とを含む回路網によつ
て決定される。ORゲート３８１の機能は配線論
理によつて実現してもよい。第１６Ｂ図において参照番号３７３、３７６、
３７８及び３７９を付されている回路要素のう
ち、添字「−１」を有するものは現サイクル
（ｎ）に関し、添字「−２」を有するものは次サ
イクル（ｎ＋１）に関連している。動作自体は同
じであるから、以下では特に混乱を生じない限
り、添字「−１」及び「−２」を省略することに
する。なお、加算器３６１の出力を再同期するた
めのラツチを示す参照番号３７５の添字「−１」、
「−２」及び「−３」はサイクルとは無関係であ
る。加算器３６１の出力は、再同期用のラツチ３７
５−１の他に、マルチプレクサ３７３の一方の入
力及びWSラツチ３７６へ供給される。作業サイ
クルの最初の相（以下、「相Ｉ」という）におい
ては、モード選択信号が１状態にあるため、マル
チプレクサ３７３は加算器３６１の出力を比較器
３７９の入力Ａへ通過させる。WSラツチ３７６
は、最初はホスト計算機からの初期設定信号によ
つて全１状態に設定される。WSラツチ３７６の
内容は比較器３７９の入力Ｂへ供給される。かく
して、加算器３６１の出力は、各作業サイクルの
相Ｉの間、連続的にWSラツチ３７６の内容と比
較される。もし加算器３６１の出力がWSラツチ
３７６の内容より小さければ（Ａ＜Ｂ）、比較器
３７９は線３８２へ出力を発生してWSラツチ３
７６を付勢し、その結果３６１のそのときの出力
値がWSラツチ３７６に書込まれる。本例では、
WSラツチ３７６はNANDゲート３７８からの０
状態の出力によつて付勢されるものとする。線３
８２が１状態にならなければ、WSラツチ３７６
は元の値を保つから、作業サイクルの相Ｉの終了
時にWSラツチ３７６に残つているのは、当該基
本プロセツサの作業サイクルの間に見出された最
小作業スペース値である。作業サイクルのデータ計算相である相Ｉが終了
すると、相に移り、モード選択信号が０状態に
設定される。相においては、DRカウンタ３７
４の出力がマルチプレクサ３７３を通過して、比
較器３７９の入力Ａへ供給される。全０状態へリ
セツトされていたDRカウンタ３７４は各々の基
本プロセツサにおいて同時に増分される。いずれ
かの基本プロセツサの比較器３７９で、DRカウ
ンタ３７４の値がWSラツチ３７６に保持されて
いる値に達したこと（Ａ＝Ｂ）を検出すると、線
３８３に一致信号が発生される。この一致信号を
最初に発生した基本プロセツサが、すべての基本
プロセツサの間で最小の作業スペース値を有する
基本プロセツサである。各基本プロセツサの比較器３７９からの一致出
力はすべてプロセツサ間スイツチ３３のORゲー
ト３８１へ供給される。ORゲート３８１の出力
は、DRロード信号として各基本プロセツサの
ORゲート３７７へ共通に供給される。ORゲー
ト３７７の出力が１状態になると、DRカウンタ
３７４の動作が停止される。DRレジスタ３６６
は、DRロード信号に応答して、DRカウンタ３
７４の停止時の値を受取る。 DRカウンタ３７４の値はすべての基本プロセ
ツサにおいて同じであるから、LSM全体として
１つのDRカウンタ３７４を使用するようにして
もよい。 DRカウンタ３７４とDRレジスタ３６６の間
に設けられている非零回路３７２の構成例を第１
７図に示す。DRカウンタ３７４の各出力線は
NORゲート３９２へ接続される。そのうち最下
位の出力線はORゲート３９１の一方の入力にも
接続される。ORゲート３９１の他方の入力は
NORゲート３９２の出力を受取る。もしDRカウ
ンタ３７４からの出力信号がすべて０状態にあれ
ば、NORゲート３９２から１状態の出力信号が
発生され、ORゲート３９１を通つて最下位の出
力線へ供給される。従つて、DRゲート信号によ
つてDRカウンタ３７４からDRレジスタ３６６
へロードされる値が全０状態になることは決して
ない。これが非零回路３７２の働きである。制御プロセツサの改良次に第１８Ａ図〜第１８Ｄ図を参照しながら、
本発明による制御プロセツサ３２の改良について
説明する。本LSMにおいては、第７Ｃ図に示されていた
出力アドレスに関する回路が第１８Ａ図〜第１８
Ｃ図の回路で置き換えられ、入力アドレスに関す
る回路が第１８Ｄ図の回路で置き換えられてい
る。制御プロセツサ３２の改良のうち第１８Ａ図の
部分は、基本プロセツサの改良に係る部分（第１
６Ａ図及び第１６Ｂ図）と大体同じである。ただ
し、制御プロセツサ３２では、シミユレートされ
た出力の計算及び伝搬が行われることはない。第１８Ａ図において、バツクアツプ・データ・
メモリ４１２は、第１９図に示したような主入力
信号を次の表８のような形で記憶する。

【表】第１９図に示した３つの主入力信号PI₁、PI₂及
びPI₃は数字80、81及び82によつて各々識別され
る。これらの主入力信号の状態は遷移の「ポツプ
アツプ・スタツク」（表８）に記憶される。例え
ば、表８に示すポツプアツプ・スタツクの一番上
のエントリは、最初に主入力信号PI₃（82）が１状
態へ遷移し且つ10単位時間の間その状態にとどま
ることを示している。次のエントリは遷移シーケ
ンスにおける次の遷移に対応しており、主入力信
号PI₁（80）が０状態へ遷移し且つ17単位時間の間
その状態にとどまることを示している。以下のエ
ントリも同様である。なお、表８中の「100＋」
は、システムが定常状態に達するまでの間（不定
期間）、対応する主入力信号が表示された状態に
とどまることを表わす。バツクアツプ・データ・メモリ４１２はアドレ
ス・カウンタ４３６によつてアドレスされる。ア
ドレス・カウンタ４３６は、NANDゲート４１
３の出力へ発生されたパルスが遅延回路４３５の
出力に現われる度に増分される。NANDゲート
４１３の出力はマルチプレクサ４１４の切替えも
制御する。 NANDゲート４１３の一方の入力へ供給され
る信号PRZは第１８Ｃ図の回路で発生される。
第１８Ｃ図に示されているORゲート４６０−１
〜４６０−３２は、第１１Ａ図に示されているレ
ジスタ２９６の対応するセクシヨン１〜３２のア
ドレス信号を受取る。例えばセクシヨンｉのアド
レス信号が00000であれば、プロセツサｉが制御
プロセツサ３２を指定している。ORゲート４６
０−１〜４６０−３２の出力は共通のNANDゲ
ート４６１へ供給される。このNANDゲート４
６１の出力がPRZである。第１８Ｃ図から明ら
かなように、PRZが１状態になるのは、いずれ
かのセクシヨンのアドレス信号が全０状態にある
場合だけであり、その他の場合はPRZ＝０にな
る。言い換えれば、PRZは、少なくとも１台の
プロセツサが制御プロセツサ３２からの主入力デ
ータをアクセスしている場合にだけ１状態にな
る。バツクアツプ・データ・メモリ４１２から読出
されたデータは、マルチプレクサ４１４の“０”
例の入力へ供給される。マルチプレクサ４１４の
“１”側の入力にはラツチ４２３−５の出力が供
給される。マルチプレクサ４１４の出力はＡデー
タ・メモリ４１５及びＢデータ・メモリ４１６の
入力ポートに接続されている。基本的には、これ
らのメモリ４１５及び４１６の動作は基本プロセ
ツサ１〜３１のＡメモリ及びＢメモリの動作と同
じであつて、読出し及び書込みが作業サイクル毎
に交互に実行される。ただし制御プロセツサ３２
においては、単一データ・ビツトＤ（ｎ）及び作
業スペース値WS（ｎ）だけを記憶しておけばよ
い。これらはＡデータ・メモリ４１５又はＢデー
タ・メモリ４１６からレジスタ４１７へ読出され
る。レジスタ４１７へ読出されたデータ・ビツト
Ｄ（ｎ）は、再同期用ラツチ４１９−１〜４１９
−５を通つてプロセツサ間スイツチ３３へ送れ
る。作業スペース値WS（ｎ）はレジスタ４１７か
ら加算器４１８の一方の入力へ供給される。加算
器４１８の他方の入力には大域作業スペース値
GWS（ｎ）が供給される。制御プロセツサ３２の
ための最小作業スペース値を決定する回路は基本
プロセツサのものと同じであるから、詳細につい
ては省略する。第１８Ｃ図のNANDゲート４６１からの信号
PRZは加算器４１８の桁上げ入力C_INとして用い
られる。これは２の補数の減算を行うためであ
る。PRZ＝１で、或るプロセツサが制御プロセ
ツサ３２から主入力データを読出していることを
示していると、現作業スペース値WS（ｎ）から
大域最小作業スベース値GWS（ｎ）が減算され
る。これに対してPRZ＝０であれば、Ａデー
タ・メモリ４１５又はＢデータ・メモリ４１６か
らレジスタ４１７へ読出された作業スペース値
WS（ｎ）はそのまま加算器４１８を通過する。加算器４１８の出力は、ラツチ４２３−１〜４
２３−５で再同期された後、マルチプレクサ４１
４の“１”側の入力へ供給され、更にNORゲー
ト４２４にも供給される。NORゲート４２４は、
加算器４１８から出力されてきた次の作業サイク
ルのための作業スペース値WS（ｎ＋１）が全０
のときにのみ１状態の出力を発生する。従つて、WS（ｎ＋１）が全０で且つPRZ＝１
であればNANDゲート４１３の出力が０になり、
それによりマルチプレクサ４１４の“０”側の入
力が選択されて、バツクアツプ・データ・メモリ
４１２から読出されたデータがＡデータ・メモリ
４１５及びＢデータ・メモリ４１６の方へ送られ
る。これは、主入力データが最初に或るプロセツ
サへ供給される作業サイクルに対応しており、非
単位遅延のシミユレーシヨンの開始時にLH値又
はHL値が加算器３６１を通過していた基本プロ
セツサの場合と似ている。上記以外の場合はNANDゲート４１３の出力
が１になるため、ラツチ４２３−５から出力され
てきたWS（ｎ＋１）がマルチプレクサ４１４を
通過する。これは、論理シミユレーシヨンの時系
列を進めることに相当する。第１８Ｄ図は制御プロセツサ３２の入力アドレ
ス部分（第７Ｃ図）の改良を示している。第７Ｃ
図の入力アドレス部分と異なつているのは、Ａ
INメモリ４４２のアドレス手段として、レジス
タ２３８とＡ INメモリ４４２の間にANDゲー
ト４４１及びアドレス・カウンタ４４０を設けた
ことである。ANDゲート４４１はレジスタ２３
８中のマスク部分及びＰ−２ゲート・パルスによ
つて条件付けられ、アドレス・カウンタ４４０を
クロツクする。シミユレーシヨンの例最後に第１５図を参照しながら、本LSMによ
るシミユレーシヨンの例を説明する。第１５図は第２図の回路における信号１〜６の
状態を示したもので、それによれば第１主入力で
ある信号５はずつと１状態に保たれ、第２主入力
である信号６は時刻Ｔ＝０のところで０状態から
１状態へ遷移する。Ｔ＝０以前においては、信号
６は、第２図の回路が定常状態に達するに充分長
い時間の間、０状態に保たれている。種々の信号、DRカウンタ３７４（第１６Ｂ
図）、WSラツチ３７６−１及び３７６−２の各
値は表９のように変化する。

【表】

【表】作業サイクル１（Ｔ＝−２）での初期設定にお
いては、O_D（ｎ）、S_D（ｎ）及びWS（ｎ）の値は、
最初の小サイクル１〜４（シミユレートされた出
力信号１〜４に対応）の間未定である。次の小サ
イクル５では、主入力としてWS（ｎ）が30に設
定される。これは、第２図の回路への入力信号５
が30単位時間（定常状態へ達するに充分な長さで
ある）の間１状態にあることを意味する。最後の
小サイクル６では、WS（ｎ）が２に設定される。
これも主入力として供給される。WS（ｎ）＝２
は、Ｔ＝−２からＴ＝０（信号６が１状態へ遷移
する）までの２単位時間に対応している。新しい
作業スペース値WS（ｎ＋１）の計算は小サイク
ル５及び６で実行される。その際、小サイクル５
はWS（ｎ＋１）＝30−１＝29を計算し、小サイク
ル６はWS（ｎ＋１）＝２−１＝１を計算する。こ
の計算のため、大域作業スペース値は１に初期設
定されている。DRカウンタ３７４は１に初期設
定され、WSラツチ３７６−１及び３７６−２は
全１状態（表９では「A1」で表わされている）
に初期設定される。小サイクル５及び６は主入力
に関係するため制御プロセツサ３２で実行される
ので、表９において、小サイクル５及び６の行に
示されているWSラツチ３７６−１の値「29」及
び「１」は、実際には制御プロセツサ３２中の対
応するWSラツチ４３１−１の値である。従つ
て、小サイクル５及び６におけるWS（ｎ）など
も、基本プロセツサではなく制御プロセツサに関
するものである。小サイクル１〜４におけるS_S
（ｎ）＝０は、LU INとLU OUTが等しいことを
示している。次の作業サイクル２（Ｔ＝０）においては、前
の作業サイクル１で得られた値O_D（ｎ＋１）、S_D
（ｎ＋１）、S_S（ｎ＋１）及びWS（ｎ＋１）が各々
O_D（ｎ）、S_D（ｎ）、S_S（ｎ）及びWS（ｎ）として使
用される。制御プロセツサ３２のWSラツチ４３
１−１に残つている値「１」は大域最小作業スペ
ース値として使用され、従つてDRカウンタに設
定される。作業サイクル２の各小サイクルにおい
て、WS（ｎ＋１）はシミユレートされている
種々の論理ゲートの遅延時間に等しくなる。例え
ば、小サイクル１でシミユレートされるのは、第
２図の回路おいて入力信号５及び６を受取つて出
力信号１を発生するNANDゲートである。その
シミユレートされた出力は高レベルから低レベル
へ遷移するものと予想される。第２図の回路では
HL＝３であるが、一方のデータ・メモリから読
出され、加算器３６１を通つて他方のデータ・メ
モリへ書戻されるHL値は２である（HL＝３に
は基本プロセツサの組込み遅延（１単位）が含ま
れているため）。小サイクル１〜４の間はS_S（ｎ）
＝０であるから、HL値に対する減算は実行され
ない。制御プロセツサ３２は小サイクル５及び６
において、前の作業スペース値である２９及び１
から各々１を減算する。このとき基本プロセツサ
が制御プロセツサから主入力データを読出してい
るから、加算器４１８の桁上げ入力C_INとなる信
号PRZは１である。小サイクル６においてWSラツチ４３１−１の
内容が０になるため、制御プロセツサ及び基本プ
ロセツサに設けられている非零回路が働き、各々
のDRレジスタへロードされる大域最小作業スペ
ース値を１にする。次の作業サイクル３（Ｔ＝１）においては、前
の作業サイクル２で得られたWS（ｎ＋１）がWS
（ｎ）として使用される。まだS_S（ｎ）＝０である
から、基本プロセツサではこれらの値は減らされ
ない。しかし制御プロセツサでは、小サイル５で
WS（ｎ）の値２８が減らされて２７になり、更
に小サイクル６で信号６が１状態にとどまつてい
る時間を表わす新しい値30（定常状態へ達するに
充分な長さである）が読出される。基本プロセツ
サのWSラツチ３７６−２は、作業サイクル３の
間ずつと値２を保持している。次の作業サイクル４（Ｔ＝３）においては、小
サイクル１及び３でS_S（ｎ）＝１が計算され、従つ
てそのときのWS（ｎ）の値から大域最小作業ス
ペース値２が減算される。小サイクル１ではWS
（ｎ＋１）＝０になるため非零回路３７２が働い
て、次の作業サイクルのための大域最小作業スペ
ース値を１に強制する。制御プロセツサは小サイクル５及び６でWS
（ｎ）の減算を続けるが、この減算動作は以下の
作業サイクルにおける基本プロセツサの動作に影
響を及ぼさないので、表９中の作業サイクル５以
降は小サイクル５及び６を省略してある。作業サイクル５（Ｔ＝４）においては、小サイ
クル３でS_D（ｎ）＝０、S_S（ｎ）＝１及びLU IN＝
１になるため、グリツチが検出され（NANDゲ
ート３５８の出力が０になる）、それに伴つてS_S
（ｎ＋１）が０にされる。その結果、次の作業サ
イクル６の小サイクル３ではS_S（ｎ）＝０になるか
ら、WS（ｎ）の減算は行われず、その代りに適
切な遅延時間値（LH又はHL）が読出されて、
マルチプレクサ３５２及び３６１を通過し、WS
（ｎ＋１）として使用される。また作業サイクル
５の小サイクル３でS_S（ｎ＋１）＝０になると、
LU INがLU OUTとして伝播される。上述のプロセスは作業サイクル９まで続き、Ｔ
＝17で定常状態に達して、シミユレートされたす
べての論理ゲート出力の正しい値が決定される。第１６Ａ図の例では、LSMからホスト計算機
へ出力されるのは各基本プロセツサからのLU
OUT、CD及びS_S（ｎ＋１）であるが、DRカウン
タの内容を出力することも可能である。その一例
を第１８Ｂ図に示す。第１８Ｂ図のDRカウンタ
出力回路はアドレス・カウンタ４５０、遅延回路
４５１及びDRスタツク・メモリ４５２から成つ
ている。アドレス・カウンタ４５０は、ホスト計
算機からの初期設定信号によつて全０状態へリセ
ツトされ、プロセツサ間スイツチ３３に設けられ
たORゲート３８１（第１６Ｂ図）からのDRロ
ード信号によつて増分される。DRロード信号は
また遅延回路４５１で遅延された後、書込みスト
ローブ信号としてDRスタツフ・メモリ４５２へ
供給される。DRスタツフ・メモリ４５２は、書
込みストローブ信号を受取ると、そのときのアド
レス・カウンタ４５０の内容によつて指定される
記憶位置にDRカウンタの内容を書込む。かくし
て、作業サイクル毎のDRカウンタの内容をホス
ト計算機へ読出すことができる。本LSMにおいては、CL−１、CL−２、Ｐ−
１、Ｐ−２などのタイミング信号を適切な時刻に
発生させるため、第１３Ｄ図の回路も少し修正さ
れる。前述のように、作業サイクルに相が挿入
されているので、これらの信号の開始時刻を遅ら
せる必要があるからである。そのためには、線２
４６上の起動パルス及び上述のDRロード信号に
よつて条件付けられるANDゲート（図示せず）
をORゲート２４８の入力例に接続しておけばよ
い。

【図面の簡単な説明】

第１図は従来のLSMの概略を示すブロツク図、
第２図はLSMによつてシミユレートされる論理
回路の一例を示す回路図、第３図及び第４図は第
１図のLSMにおいて６以上の入力を有するゲー
トをシミユレートするための内部構成を示すブロ
ツク図、第５図はコレクタ・ドツトを有する論理
回路の一例を示す回路図、第６図はプロセツサ間
通信を説明するためのブロツク図、第７図は第７
Ａ図、第７Ｂ図、第７Ｃ図及び第７Ｄ図のつなが
りを示すブロツク図、第７Ａ図、第７Ｂ図、第７
Ｃ図及び第７Ｄ図は第１図のLSMの詳細を示す
ブロツク図、第８図は各種制御パルスの波形図、
第９図は第９Ａ図及び第９Ｂ図のつながりを示す
ブロツク図、第９Ａ図及び第９Ｂ図はＡ、AIN、
Ｂ及びＢ INの各メモリの詳細を示すブロツク
図、第１０図は制御プロセツサ３２のＡメモリ及
びＡ INメモリを示すブロツク図、第１１図は
第１１Ａ図及び第１１Ｂ図のつながりを示すブロ
ツク図、第１１Ａ図及び第１１Ｂ図はプロセツサ
間スイツチ３３の詳細を示すブロツク図、第１２
図は第１２Ａ図及び第１２Ｂ図のつながりを示す
ブロツク図、第１２Ａ図及び第１２Ｂ図は第７Ｂ
図の論理ユニツトの詳細を示すブロツク図、第１
３図は事象論理回路２４１の詳細を示す回路図、
第１４図は従来のLSM及び本発明に係るLSMの
出力の比較を示す波形図、第１５図は本発明に係
るLSMの動作を説明するための波形図、第１６
Ａ図及び第１６Ｂ図は本発明による基本プロセツ
サの改良部分を示すブロツク図、第１７図は非零
回路３７２の詳細を示す回路図、第１８Ａ図、第
１８Ｂ図、及び第１８Ｃ図及び第１８Ｄ図は本発
明による制御プロセツサの改良部分を示すブロツ
ク図、第１９図は基本プロセツサへの主入力信号
の一例を示す波形図である。

Claims

【特許請求の範囲】１各論理機能について並列に予定出力値を計算
する複数のプロセツサを含む論理シミユレーシヨ
ン機械にして、シミユレートされる論理機能に固有の遅延時間
を設定する手段を各プロセツサに設け、前記予定
出力値を該手段によつて設定された遅延時間分だ
け遅らせて出力するようにしたことを特徴とする
論理シミユレーシヨン機械。