JP2680947B2 - テストタイミングプログラム自動生成装置 - Google Patents
テストタイミングプログラム自動生成装置Info
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイスのテ
ストプログラムにおけるテストタイミングを規定するテ
ストタイミングプログラムを自動的に生成するテストタ
イミングプログラム自動生成装置に関する。
ストプログラムにおけるテストタイミングを規定するテ
ストタイミングプログラムを自動的に生成するテストタ
イミングプログラム自動生成装置に関する。
【０００２】
【従来の技術】図１７は、従来の半導体デバイスのテス
トプログラムの作成過程を示すフローチャートである。
まずステップＳ１では、製品規格（製品仕様）を準備す
る。この製品規格は、例えばメモリＩＣであれば、ＲＡ
Ｓ信号の立下がりからＣＡＳ信号の立下がりまでの時間
の許容範囲（最大値，最小値）など、種々の規格を規定
している。次にステップＳ２では、エンジニアが製品規
格に基づき、その製品規格を保証する検査をするための
製品検査仕様書を作成する。製品検査仕様書において
は、例えば、テスト項目や、各テスト項目ごとのテスト
パターン，テストタイミング，電圧条件，ピン指定など
の仕様が記述されている。
トプログラムの作成過程を示すフローチャートである。
まずステップＳ１では、製品規格（製品仕様）を準備す
る。この製品規格は、例えばメモリＩＣであれば、ＲＡ
Ｓ信号の立下がりからＣＡＳ信号の立下がりまでの時間
の許容範囲（最大値，最小値）など、種々の規格を規定
している。次にステップＳ２では、エンジニアが製品規
格に基づき、その製品規格を保証する検査をするための
製品検査仕様書を作成する。製品検査仕様書において
は、例えば、テスト項目や、各テスト項目ごとのテスト
パターン，テストタイミング，電圧条件，ピン指定など
の仕様が記述されている。
【０００３】そして、この製品検査仕様書に基づき、エ
ンジニアは、コーディング（ステップＳ３），エディッ
ト（ステップＳ４）という手順で、ステップＳ５のソー
スプログラムを作成する。ここで、ソースプログラムと
は、高級言語で書かれた半導体デバイスのテストプログ
ラムを指す。またコーディングとは、ソースプログラム
を机上で作成することを言い、エディットとは、その机
上で作成されたソースプログラムをコンピュータ端末か
ら打ち込むことをいう。
ンジニアは、コーディング（ステップＳ３），エディッ
ト（ステップＳ４）という手順で、ステップＳ５のソー
スプログラムを作成する。ここで、ソースプログラムと
は、高級言語で書かれた半導体デバイスのテストプログ
ラムを指す。またコーディングとは、ソースプログラム
を机上で作成することを言い、エディットとは、その机
上で作成されたソースプログラムをコンピュータ端末か
ら打ち込むことをいう。
【０００４】次に、ステップＳ６では、ソースプログラ
ムをコンパイラによりコンパイルする。ここで、コンパ
イルとは、高級言語のソースプログラムを半導体デバイ
スのテスト装置（半導体テスタ）が理解できる機械語に
翻訳することを言う。これによりステップＳ７のオブジ
ェクトプログラムが出来上がる。コンパイルの際、ソー
スプログラムのミスの一部、例えばエディットミスなど
を見つけ出すことが可能である。ミスが見つかれば、再
エディットあるいは再コーディング，再エディットとい
う手順でソースプログラムを作成し直す。
ムをコンパイラによりコンパイルする。ここで、コンパ
イルとは、高級言語のソースプログラムを半導体デバイ
スのテスト装置（半導体テスタ）が理解できる機械語に
翻訳することを言う。これによりステップＳ７のオブジ
ェクトプログラムが出来上がる。コンパイルの際、ソー
スプログラムのミスの一部、例えばエディットミスなど
を見つけ出すことが可能である。ミスが見つかれば、再
エディットあるいは再コーディング，再エディットとい
う手順でソースプログラムを作成し直す。
【０００５】また、コンパイルが完了し、テストプログ
ラムのオブジェクトプログラムが作成できても、そのテ
ストプログラムが期待どおり正しく動作するとは限らな
い。このため、通常、実機（半導体テスタ）を用いてテ
ストプログラムを走らせ、テストプログラムのミスを見
つけてこれを取り除くデバッグという作業が行われる
（ステップＳ８）。デバック中に発見されたミスはほと
んどの場合ソースプログラム上で訂正しなければならな
い。このため再コーディング，再エディットによりソー
スプログラムを訂正し、さらに再コンパイルを経て訂正
されたテストプログラムのオブジェクトプログラムを得
るという作業が必要となる。
ラムのオブジェクトプログラムが作成できても、そのテ
ストプログラムが期待どおり正しく動作するとは限らな
い。このため、通常、実機（半導体テスタ）を用いてテ
ストプログラムを走らせ、テストプログラムのミスを見
つけてこれを取り除くデバッグという作業が行われる
（ステップＳ８）。デバック中に発見されたミスはほと
んどの場合ソースプログラム上で訂正しなければならな
い。このため再コーディング，再エディットによりソー
スプログラムを訂正し、さらに再コンパイルを経て訂正
されたテストプログラムのオブジェクトプログラムを得
るという作業が必要となる。
【０００６】
【発明が解決しようとする課題】半導体デバイス、特に
メモリＩＣの分野などでは、近年、急速に集積化が増す
とともに品種も多様化してきている。それに伴い、テス
トプログラムの改訂も頻繁に行われる様になってきてい
る。上述のように、テストプログラム作成過程の中で、
コンパイル以外はすべて人手によって行われるものであ
る。このため、テストプログラム作成者の不足が目立ち
始めている。またテストプログラム自体も複雑化してい
るため、プログラムミスも多くなってきている。
メモリＩＣの分野などでは、近年、急速に集積化が増す
とともに品種も多様化してきている。それに伴い、テス
トプログラムの改訂も頻繁に行われる様になってきてい
る。上述のように、テストプログラム作成過程の中で、
コンパイル以外はすべて人手によって行われるものであ
る。このため、テストプログラム作成者の不足が目立ち
始めている。またテストプログラム自体も複雑化してい
るため、プログラムミスも多くなってきている。
【０００７】最近、この様な問題点を解決するために、
様々な半導体デバイスのテストプログラム自動生成シス
テムが提案され開発されつつある。しかしながら、半導
体デバイスでも特にメモリＩＣの分野では、テストが複
雑であることから他の半導体デバイスに比べて開発が遅
れているのが現状である。メモリＩＣのテストプログラ
ムは、サブプログラムとしてのテストパターンプログラ
ム，テストタイミングプログラム，電圧条件プログラ
ム，ピン指定プログラムと、これらのサブプログラムを
制御するメインプログラムとに分けることができるが、
その中でも特にテストプログラムのテストタイミングを
規定するテストタイミングプログラムが、テストプログ
ラム作成上、改訂頻度が多く、また作成に時間を要して
いる。
様々な半導体デバイスのテストプログラム自動生成シス
テムが提案され開発されつつある。しかしながら、半導
体デバイスでも特にメモリＩＣの分野では、テストが複
雑であることから他の半導体デバイスに比べて開発が遅
れているのが現状である。メモリＩＣのテストプログラ
ムは、サブプログラムとしてのテストパターンプログラ
ム，テストタイミングプログラム，電圧条件プログラ
ム，ピン指定プログラムと、これらのサブプログラムを
制御するメインプログラムとに分けることができるが、
その中でも特にテストプログラムのテストタイミングを
規定するテストタイミングプログラムが、テストプログ
ラム作成上、改訂頻度が多く、また作成に時間を要して
いる。
【０００８】この発明はこの様な点に鑑みなされたもの
で、半導体デバイス、特にメモリＩＣのテストタイミン
グプログラムを自動的に生成するのに適したテストタイ
ミングプログラム自動生成装置を得ることを目的として
いる。
で、半導体デバイス、特にメモリＩＣのテストタイミン
グプログラムを自動的に生成するのに適したテストタイ
ミングプログラム自動生成装置を得ることを目的として
いる。
【０００９】
【課題を解決するための手段】この発明に係るテストタ
イミングプログラム自動生成装置は、半導体デバイスの
テスト時に該半導体デバイスに与えられるべきテスト信
号のタイミングに関するデータである製品検査仕様デー
タを入力する入力手段を備え、製品検査仕様データはテ
スト開始のタイミングを規定するセットタイムデータを
含み、製品検査仕様データについて予め定められたチェ
ック事項を記憶しておく記憶手段と、入力手段から入力
された製品検査仕様データを記憶手段に記憶されたチェ
ック事項に基づきチェックし、チェック合格の場合に、
製品検査仕様データをセットタイムデータに基づき、テ
スト開始のタイミングを基準としたタイミングで記述さ
れたデータである中間データに変換する中間データ生成
手段と、中間データのフォーマットを特定の半導体テス
タ向けのテストプログラムフォーマットに変換し、前記
テストタイミングプログラムのソースプログラムを生成
する変換手段とをさらに備え、テスト信号はタイミング
分割のための基準として指定された基準信号を含み、中
間データ生成手段は、基準信号のタイミングに応じたタ
イミングでテスト信号をタイミング分割することによ
り、そのタイミング分割されたテスト信号の各々ごとに
個別の中間データを生成するように構成されている。
イミングプログラム自動生成装置は、半導体デバイスの
テスト時に該半導体デバイスに与えられるべきテスト信
号のタイミングに関するデータである製品検査仕様デー
タを入力する入力手段を備え、製品検査仕様データはテ
スト開始のタイミングを規定するセットタイムデータを
含み、製品検査仕様データについて予め定められたチェ
ック事項を記憶しておく記憶手段と、入力手段から入力
された製品検査仕様データを記憶手段に記憶されたチェ
ック事項に基づきチェックし、チェック合格の場合に、
製品検査仕様データをセットタイムデータに基づき、テ
スト開始のタイミングを基準としたタイミングで記述さ
れたデータである中間データに変換する中間データ生成
手段と、中間データのフォーマットを特定の半導体テス
タ向けのテストプログラムフォーマットに変換し、前記
テストタイミングプログラムのソースプログラムを生成
する変換手段とをさらに備え、テスト信号はタイミング
分割のための基準として指定された基準信号を含み、中
間データ生成手段は、基準信号のタイミングに応じたタ
イミングでテスト信号をタイミング分割することによ
り、そのタイミング分割されたテスト信号の各々ごとに
個別の中間データを生成するように構成されている。
【００１０】また、入力手段は、テスト信号の波形を画
像情報として入力する波形入力エディタを含み、その波
形入力エディタによって入力される画像情報の波形に
は、該波形の所定点間の時間を示す検査規格情報が付加
されており、波形入力エディタは、検査規格情報に基づ
いて製品検査仕様データを作成するようにしてもよい。
像情報として入力する波形入力エディタを含み、その波
形入力エディタによって入力される画像情報の波形に
は、該波形の所定点間の時間を示す検査規格情報が付加
されており、波形入力エディタは、検査規格情報に基づ
いて製品検査仕様データを作成するようにしてもよい。
【００１１】
【００１２】さらに、中間データ生成手段は、タイミン
グ分割されたテスト信号の各々の製品検査仕様データが
チェック事項を満たすかどうかをチェックし、チェック
不合格の場合にチェック合格となるように製品検査仕様
データを補正した後中間データを生成するものであって
もよい。
グ分割されたテスト信号の各々の製品検査仕様データが
チェック事項を満たすかどうかをチェックし、チェック
不合格の場合にチェック合格となるように製品検査仕様
データを補正した後中間データを生成するものであって
もよい。
【００１３】
【作用】この発明においては、製品検査仕様データを入
力手段により入力するだけで、テストタイミングプログ
ラムのソースプログラムが自動的に生成される。このた
め、従来のように、コーディング，エディットなどの作
業を人手で行わなくても済み、人手で行う際に発生する
ミスを防止できるとともに、プログラム作成時間も短縮
できる。またタイミング分割用の基準信号を設けておい
てそのタイミングを基準としてテスト信号のタイミング
分割をするので、複数サイクルのテストを行うテストプ
ログラムにおけるテストタイミングプログラムを自動生
成できる。
力手段により入力するだけで、テストタイミングプログ
ラムのソースプログラムが自動的に生成される。このた
め、従来のように、コーディング，エディットなどの作
業を人手で行わなくても済み、人手で行う際に発生する
ミスを防止できるとともに、プログラム作成時間も短縮
できる。またタイミング分割用の基準信号を設けておい
てそのタイミングを基準としてテスト信号のタイミング
分割をするので、複数サイクルのテストを行うテストプ
ログラムにおけるテストタイミングプログラムを自動生
成できる。
【００１４】また入力手段として波形入力エディタを用
いれば、テスト信号パターンを画像情報として作成する
ついでにタイミングも同時に画像情報に付加して入力す
ることが可能になり、簡便である。
いれば、テスト信号パターンを画像情報として作成する
ついでにタイミングも同時に画像情報に付加して入力す
ることが可能になり、簡便である。
【００１５】
【００１６】さらにタイミング分割に際し中間データ生
成手段が製品検査仕様データを補正するようにしておけ
ば、タイミング分割による不具合を自動修正でき、便利
である。
成手段が製品検査仕様データを補正するようにしておけ
ば、タイミング分割による不具合を自動修正でき、便利
である。
【００１７】
【実施例】図１はこの発明によるテストタイミングプロ
グラム自動生成装置の一実施例を示す機能ブロック図で
ある。このブロック図の機能は、例えば図２に示す構成
を有するコンピュータ装置を用いて実現することができ
る。
グラム自動生成装置の一実施例を示す機能ブロック図で
ある。このブロック図の機能は、例えば図２に示す構成
を有するコンピュータ装置を用いて実現することができ
る。
【００１８】図２において、ＣＲＴ１，キーボード２，
マウス３，プリンタ４の入出力装置が、バス５を介して
ＣＰＵ６に接続されている。またＲＯＭ７，ＲＡＭ８が
バス５を介してＣＰＵ６に接続されている。この発明に
よるテストタイミングプログラム自動生成の機能を実現
するためのプログラムは、ＲＯＭ７あるいはＲＡＭ８に
記憶される。ＣＰＵ６はそのプログラムに従って動作
し、これにより図１のブロック図の機能が実現される。
マウス３，プリンタ４の入出力装置が、バス５を介して
ＣＰＵ６に接続されている。またＲＯＭ７，ＲＡＭ８が
バス５を介してＣＰＵ６に接続されている。この発明に
よるテストタイミングプログラム自動生成の機能を実現
するためのプログラムは、ＲＯＭ７あるいはＲＡＭ８に
記憶される。ＣＰＵ６はそのプログラムに従って動作
し、これにより図１のブロック図の機能が実現される。
【００１９】図１に示すテストタイミングプログラム自
動生成装置は、図２のＣＲＴ１，キーボード２，マウス
３に相当する入力部１１と、この入力部１１より入力さ
れたデータに基づいて図５に示すような製品検査仕様デ
ータおよび図７に示すような製品検査仕様波形データを
作成する製品検査仕様作成部１２とから成る波形入力エ
ディタ３０を備える。
動生成装置は、図２のＣＲＴ１，キーボード２，マウス
３に相当する入力部１１と、この入力部１１より入力さ
れたデータに基づいて図５に示すような製品検査仕様デ
ータおよび図７に示すような製品検査仕様波形データを
作成する製品検査仕様作成部１２とから成る波形入力エ
ディタ３０を備える。
【００２０】製品検査仕様データは製品検査仕様データ
格納部１３に格納され、製品検査仕様波形データは製品
検査仕様波形データ格納部１４に格納される。製品検査
仕様データは、半導体デバイスのテスト時に該半導体デ
バイスに与えられるべきテスト信号のタイミングに関す
るデータであり、テスト開始のタイミングを規定するセ
ットタイムデータ（図５のＳＥＴＴＩＭＥ）を含んでい
る。
格納部１３に格納され、製品検査仕様波形データは製品
検査仕様波形データ格納部１４に格納される。製品検査
仕様データは、半導体デバイスのテスト時に該半導体デ
バイスに与えられるべきテスト信号のタイミングに関す
るデータであり、テスト開始のタイミングを規定するセ
ットタイムデータ（図５のＳＥＴＴＩＭＥ）を含んでい
る。
【００２１】チェックデータファイル１５は、製品検査
仕様データについて予め定められたチェック事項を記憶
しておく。チェック事項としては、後述するが、製品検
査規格入力ミス（入力もれ、多重設定など）やテスタ制
約チエック（図１３参照）などがある。
仕様データについて予め定められたチェック事項を記憶
しておく。チェック事項としては、後述するが、製品検
査規格入力ミス（入力もれ、多重設定など）やテスタ制
約チエック（図１３参照）などがある。
【００２２】中間データ生成部１６は、製品検査仕様デ
ータ格納部１３に格納された製品検査仕様データを、チ
ェックデータファイル１５に記憶されたチェック事項に
基づきチェックする。そして、チェック合格の場合に、
製品検査仕様データを、セットタイムデータに基づき、
テスト開始のタイミング基準としたタイミングで記述さ
れたデータである中間データ（図１２，図１６参照）に
変換する。この中間データは、中間データ格納部１７に
格納される。
ータ格納部１３に格納された製品検査仕様データを、チ
ェックデータファイル１５に記憶されたチェック事項に
基づきチェックする。そして、チェック合格の場合に、
製品検査仕様データを、セットタイムデータに基づき、
テスト開始のタイミング基準としたタイミングで記述さ
れたデータである中間データ（図１２，図１６参照）に
変換する。この中間データは、中間データ格納部１７に
格納される。
【００２３】フォーマット変換データファイル１８は、
中間データのフォーマットを特定の半導体テスタ向けの
テストプログラムフォーマットに変換する際の変換内容
を規定するフォーマット変換データを記憶している。ト
ランスレータ１９は、中間データ格納部１７に格納され
た中間データを、フォーマット変換データファイル１８
に記憶されたフォーマット変換データに基づき、特定の
半導体テスタ向けのテストプログラムフォーマットに変
換する。これにより、特定の半導体テスタ向けのテスト
タイミングプログラムのソースプログラムが生成され
る。このソースプログラムは、ソースプログラム格納部
２０に格納される。
中間データのフォーマットを特定の半導体テスタ向けの
テストプログラムフォーマットに変換する際の変換内容
を規定するフォーマット変換データを記憶している。ト
ランスレータ１９は、中間データ格納部１７に格納され
た中間データを、フォーマット変換データファイル１８
に記憶されたフォーマット変換データに基づき、特定の
半導体テスタ向けのテストプログラムフォーマットに変
換する。これにより、特定の半導体テスタ向けのテスト
タイミングプログラムのソースプログラムが生成され
る。このソースプログラムは、ソースプログラム格納部
２０に格納される。
【００２４】図３は、図１の波形入力エディタ３０の入
力部１１での処理手順を示すフローチャートである。ま
ず、ステップＳ１１で、キーボード２，マウス３を用い
て、テスト信号に関し、信号名，波形種別，信号波形を
入力する。またタイミング分割のための基準信号を指定
する。例えばＣＲＴ画面を示す図６で、“／ＲＡＳ”，
“／ＣＡＳ”，“ＲＯＷ”，“ＣＯＬ”，“ＳＴＢ”が
信号名に相当する。これらはそれぞれメモリデバイスの
ロウアドレスストローブ信号，コラムアドレスストロー
ブ信号，ロウアドレス信号，コラムアドレス信号，スト
ローブ信号を意味する。ストローブ信号ＳＴＢはメモリ
デバイスのテスト時に読出しデータを判定するタイミン
グを規定するデータである。また“Ｗ”，”Ｂ”，”
Ｅ”が波形種別に相当する。これらはそれぞれウェーブ
波形，バス波形，エッジ波形を意味する。また、“Ｓ”
が基準信号指定を意味する。図６ではストローブ信号Ｓ
ＴＢに“Ｓ”が付加されており、これによりストローブ
信号ＳＴＢがタイミング分割のための基準として用いら
れることになる。なお、タイミング分割については後に
詳述する。
力部１１での処理手順を示すフローチャートである。ま
ず、ステップＳ１１で、キーボード２，マウス３を用い
て、テスト信号に関し、信号名，波形種別，信号波形を
入力する。またタイミング分割のための基準信号を指定
する。例えばＣＲＴ画面を示す図６で、“／ＲＡＳ”，
“／ＣＡＳ”，“ＲＯＷ”，“ＣＯＬ”，“ＳＴＢ”が
信号名に相当する。これらはそれぞれメモリデバイスの
ロウアドレスストローブ信号，コラムアドレスストロー
ブ信号，ロウアドレス信号，コラムアドレス信号，スト
ローブ信号を意味する。ストローブ信号ＳＴＢはメモリ
デバイスのテスト時に読出しデータを判定するタイミン
グを規定するデータである。また“Ｗ”，”Ｂ”，”
Ｅ”が波形種別に相当する。これらはそれぞれウェーブ
波形，バス波形，エッジ波形を意味する。また、“Ｓ”
が基準信号指定を意味する。図６ではストローブ信号Ｓ
ＴＢに“Ｓ”が付加されており、これによりストローブ
信号ＳＴＢがタイミング分割のための基準として用いら
れることになる。なお、タイミング分割については後に
詳述する。
【００２５】次に、ステップＳ１２で、ステップＳ１１
で入力された信号波形に重ねて、引き出し線を入力す
る。この実施例では、図４に示すように、信号波形は実
線、引き出し線は点線でそれぞれＣＲＴ１上に表示され
る。“Ｌ０Ｓ”，“Ｌ０Ｅ”，“Ｌ１Ｓ”，“Ｌ１Ｅ”
は各引き出し線の固有名情報であり、“Ｌ”は引き出し
線を意味し、“０”，“１”，…は入力順の追い番であ
り、“Ｓ”，“Ｅ”はそれぞれ変化の開始，終了を意味
する。
で入力された信号波形に重ねて、引き出し線を入力す
る。この実施例では、図４に示すように、信号波形は実
線、引き出し線は点線でそれぞれＣＲＴ１上に表示され
る。“Ｌ０Ｓ”，“Ｌ０Ｅ”，“Ｌ１Ｓ”，“Ｌ１Ｅ”
は各引き出し線の固有名情報であり、“Ｌ”は引き出し
線を意味し、“０”，“１”，…は入力順の追い番であ
り、“Ｓ”，“Ｅ”はそれぞれ変化の開始，終了を意味
する。
【００２６】次に、ステップＳ１３で、ステップＳ１２
で入力した引き出し線の間に範囲指定線を入力する。図
６では、範囲指定線は、ある引き出し線から別の引き出
し線に至る両矢印付き実線として示されている。また入
力した各範囲指定線に対し、製品検査規格名を付加入力
する。図６では、“ｔＲＡＳ”，“ｔＲＣＤ”，“ｔＣ
ＡＳ”，“ｔＡＳＲ”，“ｔＣＡＨ”，“ＳＴＢ”が製
品検査規格名に相当する。“ｔＲＡＳ”は、／ＲＡＳの
ロウレベルの期間を規定し、“ｔＲＣＤ”は／ＲＡＳの
立下がりから／ＣＡＳの立下りまでの時間を規定し、
“ｔＣＡＳ”は／ＣＡＳのロウレベルの期間を規定し、
“ｔＡＳＲ”ははセットアップ時間（／ＲＡＳの立下り
に先立ってＲＯＷアドレスが出るべき時間）を規定し、
“ｔＣＡＨ”は／ＣＡＳの立下りからＣＯＬアドレスが
出なくなるまでの時間を規定し、“ＳＴＢ”はアクセス
タイム（／ＲＡＳの立下りから読出し信号が確定すべき
タイミングまでの時間）を規定する。図６はステップＳ
１３までの処理が終了した時点でのＣＲＴ１上の画面を
図示している。
で入力した引き出し線の間に範囲指定線を入力する。図
６では、範囲指定線は、ある引き出し線から別の引き出
し線に至る両矢印付き実線として示されている。また入
力した各範囲指定線に対し、製品検査規格名を付加入力
する。図６では、“ｔＲＡＳ”，“ｔＲＣＤ”，“ｔＣ
ＡＳ”，“ｔＡＳＲ”，“ｔＣＡＨ”，“ＳＴＢ”が製
品検査規格名に相当する。“ｔＲＡＳ”は、／ＲＡＳの
ロウレベルの期間を規定し、“ｔＲＣＤ”は／ＲＡＳの
立下がりから／ＣＡＳの立下りまでの時間を規定し、
“ｔＣＡＳ”は／ＣＡＳのロウレベルの期間を規定し、
“ｔＡＳＲ”ははセットアップ時間（／ＲＡＳの立下り
に先立ってＲＯＷアドレスが出るべき時間）を規定し、
“ｔＣＡＨ”は／ＣＡＳの立下りからＣＯＬアドレスが
出なくなるまでの時間を規定し、“ＳＴＢ”はアクセス
タイム（／ＲＡＳの立下りから読出し信号が確定すべき
タイミングまでの時間）を規定する。図６はステップＳ
１３までの処理が終了した時点でのＣＲＴ１上の画面を
図示している。
【００２７】そして最後に、ステップＳ１４で、ステッ
プＳ１３で入力した製品検査規格名の所に、テスト信号
として必要な実際の数値（規格値）を入力する。また、
テスト開始のタイミング（時刻０）を規定するセットタ
イムの設定を行う。前記規格値は、図１７のステップＳ
１で説明した製品規格に合う様に設定する。図７は、ス
テップＳ１４までの処理が終わった時点でのＣＲＴ画面
を図示している。なお図７では規格値を１１１から６６
６の単なる記号的な数値で示してある。図７は、ステッ
プＳ１４までの処理が終わった時点でのＣＲＴ画面を図
示している。画面上では規格値のみ表示され、製品検査
規格名は表示されない。ただし製品検査規格名と規格値
との対応はＣＰＵ６が認識できるように記憶されてい
る。設定されたセットタイムは、図７の画面には表示さ
れないが、図５の製品検査仕様データにセットタイムデ
ータ（ＳＥＴＴＩＭＥ）として含まれている。図５の例
では、時刻０から時間“７７７”経過後に／ＲＡＳが立
ち下ることを示している。
プＳ１３で入力した製品検査規格名の所に、テスト信号
として必要な実際の数値（規格値）を入力する。また、
テスト開始のタイミング（時刻０）を規定するセットタ
イムの設定を行う。前記規格値は、図１７のステップＳ
１で説明した製品規格に合う様に設定する。図７は、ス
テップＳ１４までの処理が終わった時点でのＣＲＴ画面
を図示している。なお図７では規格値を１１１から６６
６の単なる記号的な数値で示してある。図７は、ステッ
プＳ１４までの処理が終わった時点でのＣＲＴ画面を図
示している。画面上では規格値のみ表示され、製品検査
規格名は表示されない。ただし製品検査規格名と規格値
との対応はＣＰＵ６が認識できるように記憶されてい
る。設定されたセットタイムは、図７の画面には表示さ
れないが、図５の製品検査仕様データにセットタイムデ
ータ（ＳＥＴＴＩＭＥ）として含まれている。図５の例
では、時刻０から時間“７７７”経過後に／ＲＡＳが立
ち下ることを示している。
【００２８】波形入力エディタ３０の製品検査仕様作成
部１２は、上述の様にして入力部１１から入力されたデ
ータから、製品検査仕様データ及び製品検査仕様波形デ
ータを作成し、これらをそれぞれ製品検査仕様データ格
納部１３及び製品検査仕様波形データ格納部１４に格納
する。
部１２は、上述の様にして入力部１１から入力されたデ
ータから、製品検査仕様データ及び製品検査仕様波形デ
ータを作成し、これらをそれぞれ製品検査仕様データ格
納部１３及び製品検査仕様波形データ格納部１４に格納
する。
【００２９】製品検査仕様波形データは、図７の如き画
面表示に対応したデータである。このデータを記憶して
おくことにより、半導体デバイスの仕様変更があった場
合等にこのデータを再び呼び出し、規格値（１１１〜６
６６）を変更することにより容易にテストタイミングプ
ログラムが自動生成できるので便利である。
面表示に対応したデータである。このデータを記憶して
おくことにより、半導体デバイスの仕様変更があった場
合等にこのデータを再び呼び出し、規格値（１１１〜６
６６）を変更することにより容易にテストタイミングプ
ログラムが自動生成できるので便利である。
【００３０】製品検査仕様データは、図７に示されるよ
うな半導体デバイスのテスト信号のうち、タイミングに
関する部分のみを抽出したデータである。製品検査仕様
データの、図７に対応した一例が、図５に示されてい
る。この様に、この実施例では、波形入力エディタ３０
で製品検査仕様波形すなわちテスト信号波形を入力する
際に、同時に、テスト信号のタイミングを表す製品検査
仕様データも入力できるようにしたので、入力作業が簡
便となる。
うな半導体デバイスのテスト信号のうち、タイミングに
関する部分のみを抽出したデータである。製品検査仕様
データの、図７に対応した一例が、図５に示されてい
る。この様に、この実施例では、波形入力エディタ３０
で製品検査仕様波形すなわちテスト信号波形を入力する
際に、同時に、テスト信号のタイミングを表す製品検査
仕様データも入力できるようにしたので、入力作業が簡
便となる。
【００３１】なお、図６や図７ではタイミング分割のた
めの基準として用いられるストローブ信号ＳＴＢが１つ
の場合について図示しているが、ストローブ信号ＳＴＢ
が複数（図では４つ）の場合の一例を図８に図示してお
く。基本的な考え方は図６や図７と同様である。なお図
８においては、図６のような製品検査規格名あるいは図
７のような規格値の表示は省略してある。
めの基準として用いられるストローブ信号ＳＴＢが１つ
の場合について図示しているが、ストローブ信号ＳＴＢ
が複数（図では４つ）の場合の一例を図８に図示してお
く。基本的な考え方は図６や図７と同様である。なお図
８においては、図６のような製品検査規格名あるいは図
７のような規格値の表示は省略してある。
【００３２】図９は、図１の中間データ生成部１６での
処理手順を示すフローチャートである。まず、ステップ
Ｓ２１で、基準信号（この実施例ではストローブ信号Ｓ
ＴＢ）が１つかどうかを判別する。ストローブ信号ＳＴ
Ｂは、前述したように、メモリデバイスのテスト時に読
出しデータを判定するタイミングを規定する信号であ
る。ストローブ信号ＳＴＢが１つと言うことは、テスト
サイクルが１つと言うことであり、従ってテスト信号の
タイミング分割は不要である。この場合はステップＳ２
１からステップＳ２３へ進む。
処理手順を示すフローチャートである。まず、ステップ
Ｓ２１で、基準信号（この実施例ではストローブ信号Ｓ
ＴＢ）が１つかどうかを判別する。ストローブ信号ＳＴ
Ｂは、前述したように、メモリデバイスのテスト時に読
出しデータを判定するタイミングを規定する信号であ
る。ストローブ信号ＳＴＢが１つと言うことは、テスト
サイクルが１つと言うことであり、従ってテスト信号の
タイミング分割は不要である。この場合はステップＳ２
１からステップＳ２３へ進む。
【００３３】一方、ストローブ信号ＳＴＢが複数ある場
合は、テストサイクルが複数と言うことであり、従って
ステップＳ２２でテスト信号をタイミング分割すること
により、各テストサイクルごとのテストタイミングを規
定したテストタイミングプログラムの生成を可能にする
必要がある。
合は、テストサイクルが複数と言うことであり、従って
ステップＳ２２でテスト信号をタイミング分割すること
により、各テストサイクルごとのテストタイミングを規
定したテストタイミングプログラムの生成を可能にする
必要がある。
【００３４】図１０ないし図１２は、ステップＳ２２で
実行されるタイミング分割の一例を示す図である。図１
１は図１の製品検査仕様データ格納部１３に格納される
製品検査仕様データの一部を示す。図１０は図１１のデ
ータに対応する信号波形とタイミングを示した説明図で
あり、図１０においてストローブ信号ＳＴＢは複数のう
ちの最初の１つのみを図示してある。引き出し線Ｔ０，
Ｌ０Ｓ間の“２０”は図１１のデータのＳＥＴＴＩＭＥ
より得られる値である。すなわち図１１のデータにおい
て、「ＳＥＴＴＩＭＥ ／ＲＡＳ ２０」は「テスト開
始のタイミングから２０（単位は例えばｎＳ）後に／Ｒ
ＡＳが立ち下がる」ことを意味しており、従ってテスト
サイクルＮｏ．０のテスト開始タイミングを表す引き出
し線Ｔ０と／ＲＡＳの立ち下がり開始タイミングを表す
引き出しＬ０Ｓとの間は２０（ｎＳ）ということにな
る。
実行されるタイミング分割の一例を示す図である。図１
１は図１の製品検査仕様データ格納部１３に格納される
製品検査仕様データの一部を示す。図１０は図１１のデ
ータに対応する信号波形とタイミングを示した説明図で
あり、図１０においてストローブ信号ＳＴＢは複数のう
ちの最初の１つのみを図示してある。引き出し線Ｔ０，
Ｌ０Ｓ間の“２０”は図１１のデータのＳＥＴＴＩＭＥ
より得られる値である。すなわち図１１のデータにおい
て、「ＳＥＴＴＩＭＥ ／ＲＡＳ ２０」は「テスト開
始のタイミングから２０（単位は例えばｎＳ）後に／Ｒ
ＡＳが立ち下がる」ことを意味しており、従ってテスト
サイクルＮｏ．０のテスト開始タイミングを表す引き出
し線Ｔ０と／ＲＡＳの立ち下がり開始タイミングを表す
引き出しＬ０Ｓとの間は２０（ｎＳ）ということにな
る。
【００３５】一方、ストローブ信号ＳＴＢを基準にタイ
ミング分割することにより、ストローブ信号ＳＴＢ自身
のタイミングがテストサイクルＮｏ．１のテスト開始タ
イミングとして扱われる。従ってストローブ信号ＳＴＢ
のタイミングと一致する引き出し線Ｔ１（テストサイク
ルＮｏ．１のテスト開始タイミングを表す）とその直後
の／ＲＡＳの立ち下がり開始タイミングを表す引き出し
線Ｌ２Ｓとの間が、ＳＥＴＴＩＭＥにより２０（ｎＳ）
として扱われる。なお、引き出し線Ｔ０，Ｔ１は説明の
便宜上図示したものである。また引き出し線Ｌ０Ｓ〜Ｌ
３Ｅについては前述したとおりである。
ミング分割することにより、ストローブ信号ＳＴＢ自身
のタイミングがテストサイクルＮｏ．１のテスト開始タ
イミングとして扱われる。従ってストローブ信号ＳＴＢ
のタイミングと一致する引き出し線Ｔ１（テストサイク
ルＮｏ．１のテスト開始タイミングを表す）とその直後
の／ＲＡＳの立ち下がり開始タイミングを表す引き出し
線Ｌ２Ｓとの間が、ＳＥＴＴＩＭＥにより２０（ｎＳ）
として扱われる。なお、引き出し線Ｔ０，Ｔ１は説明の
便宜上図示したものである。また引き出し線Ｌ０Ｓ〜Ｌ
３Ｅについては前述したとおりである。
【００３６】図１２は、タイミング分割後の中間データ
を示す図である。中間データでは、すべてのタイミング
がテスト開始のタイミングを基準として記述されてい
る。“ＲＡＳＳ０＝２０ｎＳ”はテストサイクルＮｏ．
０でテスト開始から２０ｎＳ後に／ＲＡＳが立ち下り始
めることを意味している。“ＲＡＳＥ０＝１２３ｎＳ”
は、テストサイクルＮｏ．０でテスト開始から１２３ｎ
Ｓ後に／ＲＡＳが立ち上り始めることを意味している。
なお、トランジェントタイム（Ｌ０Ｓ，Ｌ０Ｅ間等の波
形の立上がり，立下がりに必要な時間）を３ｎＳとして
いる。このトランジェントタイムはテスターの種類や入
力電圧等により異なるもので、予め入力し設定してお
く。また“ＲＡＳＳ１＝２０ｎＳ”はテストサイクルＮ
ｏ．１でテスト開始から２０ｎＳ後に／ＲＡＳが立ち下
り始めることを意味している。“ＲＡＳＥ１＝１７３ｎ
Ｓ”はテストサイクルＮｏ．１でテスト開始から１７３
ｎＳ後に／ＲＡＳが立ち上り始めることを意味してい
る。
を示す図である。中間データでは、すべてのタイミング
がテスト開始のタイミングを基準として記述されてい
る。“ＲＡＳＳ０＝２０ｎＳ”はテストサイクルＮｏ．
０でテスト開始から２０ｎＳ後に／ＲＡＳが立ち下り始
めることを意味している。“ＲＡＳＥ０＝１２３ｎＳ”
は、テストサイクルＮｏ．０でテスト開始から１２３ｎ
Ｓ後に／ＲＡＳが立ち上り始めることを意味している。
なお、トランジェントタイム（Ｌ０Ｓ，Ｌ０Ｅ間等の波
形の立上がり，立下がりに必要な時間）を３ｎＳとして
いる。このトランジェントタイムはテスターの種類や入
力電圧等により異なるもので、予め入力し設定してお
く。また“ＲＡＳＳ１＝２０ｎＳ”はテストサイクルＮ
ｏ．１でテスト開始から２０ｎＳ後に／ＲＡＳが立ち下
り始めることを意味している。“ＲＡＳＥ１＝１７３ｎ
Ｓ”はテストサイクルＮｏ．１でテスト開始から１７３
ｎＳ後に／ＲＡＳが立ち上り始めることを意味してい
る。
【００３７】図９に戻って、ステップＳ２３ではテスタ
制約チェックを行う。またこのステップでは、製品検査
規格入力ミス（入力もれ，多重設定など）のチェックも
行う。このチェックは、チェックデータファイル１５に
記憶されたチェックデータに基づいて行われる。図１３
はチェックデータの一例を説明するための図であり、こ
のチェックデータはテスタ制約のチェック用のものであ
る。ある種のテスタにおいて、アドレス信号（ＲＯＷあ
るいはＣＯＬ）はテストサイクルの始まりあるいは終わ
りのタイミングから１０ｎＳ以上離れて与えられなけれ
ばならないという制約があったとする。この場合α≧１
０ｎＳがチェック事項となり、このチェック事項を規定
するデータがチェックデータファイルに予め記憶され
る。
制約チェックを行う。またこのステップでは、製品検査
規格入力ミス（入力もれ，多重設定など）のチェックも
行う。このチェックは、チェックデータファイル１５に
記憶されたチェックデータに基づいて行われる。図１３
はチェックデータの一例を説明するための図であり、こ
のチェックデータはテスタ制約のチェック用のものであ
る。ある種のテスタにおいて、アドレス信号（ＲＯＷあ
るいはＣＯＬ）はテストサイクルの始まりあるいは終わ
りのタイミングから１０ｎＳ以上離れて与えられなけれ
ばならないという制約があったとする。この場合α≧１
０ｎＳがチェック事項となり、このチェック事項を規定
するデータがチェックデータファイルに予め記憶され
る。
【００３８】ステップＳ２４では、ステップＳ２３での
チェックの結果が合格か不合格かが判別される。合格の
場合はステップＳ２８へ進み、不合格の場合はステップ
Ｓ２５へ進む。図１４はチェック不合格の一例を示す図
である。波形に付加してある数字は、時刻０（テスト開
始のタイミング）からの時間を意味している。“５８”
が付加されたストローブ信号ＳＴＢの所でタイミング分
割が行われる。従って、そのストローブ信号ＳＴＢの直
後のＲＯＷアドレス信号の付与開始のタイミングは、テ
スト開始のタイミングである“５８”が付加されたスト
ローブ信号ＳＴＢのタイミングを基準として、そこから
“２０”（ｎＳ）の所となっている。今、タイミング分
割された２つのテストサイクルのうち、時間的に早い方
のテストサイクル（“５８”が付加されたストローブ信
号ＳＴＢの左側のサイクル）に注目する。このテストサ
イクルにおける読出しデータが判定されるタイミング
（すなわちこのテストサイクルの終了のタイミング）
は、ストローブ信号ＳＴＢにより規定された“５８”
（ｎＳ）である。一方、このテストサイクルにおいてＲ
ＯＷアドレス信号の付与が終了するタイミングは“５
０”（ｎＳ）である。よって、α＝８（ｎＳ）となり、
前述したα≧１０ｎＳのテスタ制約チェックを満足して
おらず、チェック不合格となる。
チェックの結果が合格か不合格かが判別される。合格の
場合はステップＳ２８へ進み、不合格の場合はステップ
Ｓ２５へ進む。図１４はチェック不合格の一例を示す図
である。波形に付加してある数字は、時刻０（テスト開
始のタイミング）からの時間を意味している。“５８”
が付加されたストローブ信号ＳＴＢの所でタイミング分
割が行われる。従って、そのストローブ信号ＳＴＢの直
後のＲＯＷアドレス信号の付与開始のタイミングは、テ
スト開始のタイミングである“５８”が付加されたスト
ローブ信号ＳＴＢのタイミングを基準として、そこから
“２０”（ｎＳ）の所となっている。今、タイミング分
割された２つのテストサイクルのうち、時間的に早い方
のテストサイクル（“５８”が付加されたストローブ信
号ＳＴＢの左側のサイクル）に注目する。このテストサ
イクルにおける読出しデータが判定されるタイミング
（すなわちこのテストサイクルの終了のタイミング）
は、ストローブ信号ＳＴＢにより規定された“５８”
（ｎＳ）である。一方、このテストサイクルにおいてＲ
ＯＷアドレス信号の付与が終了するタイミングは“５
０”（ｎＳ）である。よって、α＝８（ｎＳ）となり、
前述したα≧１０ｎＳのテスタ制約チェックを満足して
おらず、チェック不合格となる。
【００３９】図１５は、図１４に対応した中間データを
示す図である。“ＲＡＳＳ０＝２０ｎＳ”は、テストサ
イクルＮｏ．０でテスト開始から２０ｎＳ後に／ＲＡＳ
が立下がり始めることを表している。“ＲＯＷＳ０＝１
０ｎＳ”は、テストサイクルＮｏ．０でテスト開始から
１０ｎＳ後にＲＯＷアドレス信号が付与開始されること
を表している。“ＲＯＷＥ０＝５０ｎＳ”は、テストサ
イクルＮｏ．０でテスト開始から５０ｎＳ後にＲＯＷア
ドレス信号が付与終了されることを表している。“ＳＴ
Ｂ０＝５８ｎＳ”は、テストサイクルＮｏ．０でテスト
開始から５８ｎＳ後に読出しデータの検出が行われるこ
とを表している。“ＲＡＴＥ０＝５８ｎＳ”は、テスト
サイクルＮｏ．０のテスト開始からテスト終了までの期
間、すなわちテストサイクル長さ（これをＲＡＴＥと名
付けている）が５８ｎＳであることを表している。また
“ＲＯＷＳ１＝２０ｎＳ”は、テストサイクルＮｏ．１
でテスト開始から２０ｎＳ後にＲＯＷアドレス信号が付
与開始されることを表している。
示す図である。“ＲＡＳＳ０＝２０ｎＳ”は、テストサ
イクルＮｏ．０でテスト開始から２０ｎＳ後に／ＲＡＳ
が立下がり始めることを表している。“ＲＯＷＳ０＝１
０ｎＳ”は、テストサイクルＮｏ．０でテスト開始から
１０ｎＳ後にＲＯＷアドレス信号が付与開始されること
を表している。“ＲＯＷＥ０＝５０ｎＳ”は、テストサ
イクルＮｏ．０でテスト開始から５０ｎＳ後にＲＯＷア
ドレス信号が付与終了されることを表している。“ＳＴ
Ｂ０＝５８ｎＳ”は、テストサイクルＮｏ．０でテスト
開始から５８ｎＳ後に読出しデータの検出が行われるこ
とを表している。“ＲＡＴＥ０＝５８ｎＳ”は、テスト
サイクルＮｏ．０のテスト開始からテスト終了までの期
間、すなわちテストサイクル長さ（これをＲＡＴＥと名
付けている）が５８ｎＳであることを表している。また
“ＲＯＷＳ１＝２０ｎＳ”は、テストサイクルＮｏ．１
でテスト開始から２０ｎＳ後にＲＯＷアドレス信号が付
与開始されることを表している。
【００４０】図９のステップＳ２５では、チェック不合
格の場合に、チェック合格となる様に、不合格に該当す
るタイミングを補正することが可能かどうかが判別され
る。不合格に該当するタイミングのみを修正することに
よりチェック合格となる場合は補正可能と判別され、そ
の場合はステップＳ２６へと進んでタイミングの補正が
行われる。図１６は補正の一例を示す図である。図１５
の中間データでは、前述したようにＲＯＷＥ０，ＲＡＴ
Ｅ０に関しα＝８ｎＳであり、テスタ制約（α≧１０ｎ
Ｓ）を満足していない。そこで、ステップＳ２６の補正
で、ＲＡＴＥを２ｎＳ（１０ｎＳ−８ｎＳ）延長する。
これにより、図１６に示す補正後の中間データでは、
“ＲＡＴＥ０＝６０ｎＳ”，“ＲＯＷＳ１＝１８ｎＳ”
となる。ＲＯＷＥ０，ＲＡＴＥ０に関しα＝１０ｎＳと
なり、テスタ制約（α≧１０ｎＳ）を満足するようにな
る。なお、補正に伴い、テストサイクルＮｏ．１のＲＯ
ＷＳ１の値が２０ｎＳから１８ｎＳに変更になるが、テ
スタ制約（α≧１０ｎＳ）を満足したままであるので問
題ない。
格の場合に、チェック合格となる様に、不合格に該当す
るタイミングを補正することが可能かどうかが判別され
る。不合格に該当するタイミングのみを修正することに
よりチェック合格となる場合は補正可能と判別され、そ
の場合はステップＳ２６へと進んでタイミングの補正が
行われる。図１６は補正の一例を示す図である。図１５
の中間データでは、前述したようにＲＯＷＥ０，ＲＡＴ
Ｅ０に関しα＝８ｎＳであり、テスタ制約（α≧１０ｎ
Ｓ）を満足していない。そこで、ステップＳ２６の補正
で、ＲＡＴＥを２ｎＳ（１０ｎＳ−８ｎＳ）延長する。
これにより、図１６に示す補正後の中間データでは、
“ＲＡＴＥ０＝６０ｎＳ”，“ＲＯＷＳ１＝１８ｎＳ”
となる。ＲＯＷＥ０，ＲＡＴＥ０に関しα＝１０ｎＳと
なり、テスタ制約（α≧１０ｎＳ）を満足するようにな
る。なお、補正に伴い、テストサイクルＮｏ．１のＲＯ
ＷＳ１の値が２０ｎＳから１８ｎＳに変更になるが、テ
スタ制約（α≧１０ｎＳ）を満足したままであるので問
題ない。
【００４１】一方、ステップＳ２５において、不合格に
該当するタイミングを修正すると新たなチェック不合格
が発生する場合（例えば図１５から図１６のように補正
した場合にＲＯＷＳ１の値が仮に９ｎＳになってしま
い、テスタ制約（α≧１０ｎＳ）を満たさなくなってし
まうような場合）には、補正不可能と判別される。この
場合にはステップＳ２７へ進み、処理不可能ということ
でエラー出力をオペレータに対して行って一連の処理を
終了する。
該当するタイミングを修正すると新たなチェック不合格
が発生する場合（例えば図１５から図１６のように補正
した場合にＲＯＷＳ１の値が仮に９ｎＳになってしま
い、テスタ制約（α≧１０ｎＳ）を満たさなくなってし
まうような場合）には、補正不可能と判別される。この
場合にはステップＳ２７へ進み、処理不可能ということ
でエラー出力をオペレータに対して行って一連の処理を
終了する。
【００４２】ステップＳ２６で補正が行われた場合、あ
るいはステップＳ２４でチェック合格と判別された場合
は、ステップＳ２８へと進み、中間データ生成部１６
は、図１２や図１６に図示するような中間データを中間
データ格納部１７に出力し、これを格納させる。
るいはステップＳ２４でチェック合格と判別された場合
は、ステップＳ２８へと進み、中間データ生成部１６
は、図１２や図１６に図示するような中間データを中間
データ格納部１７に出力し、これを格納させる。
【００４３】トランスレータ１９は、中間データ格納部
１７に格納された中間データのフォーマットを、特定の
半導体テスタ向けのテストプログラムフォーマットに変
換する。半導体テスタごとに要求されるテストプログラ
ムフォーマットが異なるので、中間データのフォーマッ
トは、用いようとする半導体テスタの仕様に合ったフォ
ーマットに変換される必要がある。フォーマット変換の
際の具体的変換内容を規定するフォーマット変換データ
は予め準備しておき、フォーマット変換データファイル
１８に記憶させておく。トランスレータ１９はこのフォ
ーマット変換データに基づき変換を行い、特定の半導体
テスタ向けのテストタイミングプログラムのソースプロ
グラムを生成する。このソースプログラムはソースプロ
グラム格納部２０に格納される。この様にして自動生成
されたソースプログラムは従来同様にコンパイル処理さ
れ、テストタイミングプログラムのオブジェクトプログ
ラムとなる。従来人手で行われていたコーディングおよ
びエディット処理が不要となるため、テストタイミング
プログラムの生成時間が大幅に短縮でき、またミスの発
生も大幅に減らすことができる。
１７に格納された中間データのフォーマットを、特定の
半導体テスタ向けのテストプログラムフォーマットに変
換する。半導体テスタごとに要求されるテストプログラ
ムフォーマットが異なるので、中間データのフォーマッ
トは、用いようとする半導体テスタの仕様に合ったフォ
ーマットに変換される必要がある。フォーマット変換の
際の具体的変換内容を規定するフォーマット変換データ
は予め準備しておき、フォーマット変換データファイル
１８に記憶させておく。トランスレータ１９はこのフォ
ーマット変換データに基づき変換を行い、特定の半導体
テスタ向けのテストタイミングプログラムのソースプロ
グラムを生成する。このソースプログラムはソースプロ
グラム格納部２０に格納される。この様にして自動生成
されたソースプログラムは従来同様にコンパイル処理さ
れ、テストタイミングプログラムのオブジェクトプログ
ラムとなる。従来人手で行われていたコーディングおよ
びエディット処理が不要となるため、テストタイミング
プログラムの生成時間が大幅に短縮でき、またミスの発
生も大幅に減らすことができる。
【００４４】
【発明の効果】この発明は以上説明したように構成され
ているので、次に述べるような種々の効果を奏する。
ているので、次に述べるような種々の効果を奏する。
【００４５】請求項１記載の発明によれば、製品検査仕
様データを入力手段により入力するだけで、テストタイ
ミングプログラムのソースプログラムが自動的に生成さ
れるので、従来のように、コーディング，エディットな
どの作業を人手で行わなくても済み、人手で行う際に発
生するミスを防止できるとともに、プログラム作成時間
も短縮できるという効果がある。また、タイミング分割
用の基準信号を設けておいてそのタイミングを基準とし
てテスト信号のタイミング分割をするようにしたので、
複数サイクルのテストを行うテストプログラムにおける
テストタイミングプログラムを自動生成できるという効
果がある。
様データを入力手段により入力するだけで、テストタイ
ミングプログラムのソースプログラムが自動的に生成さ
れるので、従来のように、コーディング，エディットな
どの作業を人手で行わなくても済み、人手で行う際に発
生するミスを防止できるとともに、プログラム作成時間
も短縮できるという効果がある。また、タイミング分割
用の基準信号を設けておいてそのタイミングを基準とし
てテスト信号のタイミング分割をするようにしたので、
複数サイクルのテストを行うテストプログラムにおける
テストタイミングプログラムを自動生成できるという効
果がある。
【００４６】また請求項２記載の発明によれば、入力手
段として波形入力エディタを用いたので、テスト信号パ
ターンを画像情報として作成するついにタイミングも同
時に画像情報に付加して入力することが可能になり、簡
便であるという効果がある。
段として波形入力エディタを用いたので、テスト信号パ
ターンを画像情報として作成するついにタイミングも同
時に画像情報に付加して入力することが可能になり、簡
便であるという効果がある。
【００４７】
【００４８】さらに請求項３記載の発明によれば、タイ
ミング分割に際し中間データ生成手段が製品検査仕様デ
ータを補正するようにしたので、タイミング分割による
不具合を自動修正でき、便利であるという効果がある。
ミング分割に際し中間データ生成手段が製品検査仕様デ
ータを補正するようにしたので、タイミング分割による
不具合を自動修正でき、便利であるという効果がある。
【図１】この発明によるテストタイミングプログラム自
動生成装置の一実施例を示すブロック図である。
動生成装置の一実施例を示すブロック図である。
【図２】この発明によるテストタイミングプログラム自
動生成装置の一実施例を実現する際に用いられるコンピ
ュータ装置の構成を示すブロック図である。
動生成装置の一実施例を実現する際に用いられるコンピ
ュータ装置の構成を示すブロック図である。
【図３】図１の装置の入力部での処理手順を示すフロー
チャートである。
チャートである。
【図４】波形入力エディタで入力する波形の説明図であ
る。
る。
【図５】製品検査仕様データの一例を示す図である。
【図６】波形入力エディタでの入力状況を示す説明図で
ある。
ある。
【図７】製品検査仕様波形データの画面表示を示す説明
図である。
図である。
【図８】タイミング分割の基準となるストローブ信号が
複数の場合の説明図である。
複数の場合の説明図である。
【図９】図１の装置の中間データ生成部での処理手順を
示すフローチャートである。
示すフローチャートである。
【図１０】タイミング分割の説明図である。
【図１１】図１０に対応した製品検査仕様データを示す
図である。
図である。
【図１２】図１０に対応した中間データの説明図であ
る。
る。
【図１３】テスタ制約の一例を示す説明図である。
【図１４】タイミング分割によりテスタ制約を満たさな
くなる場合の一例を示す説明図である。
くなる場合の一例を示す説明図である。
【図１５】図１４に対応したチェック不合格の中間デー
タを示す図である。
タを示す図である。
【図１６】図１５のデータを補正し、チェック合格とな
った中間データを示す図である。
った中間データを示す図である。
【図１７】従来の半導体デバイスのテストプログラムの
作成過程を示すフローチャートである。
作成過程を示すフローチャートである。
１１ 入力部 １２ 製品検査仕様作成部 １３ 製品検査仕様データ格納部 １４ 製品検査仕様波形データ格納部 １５ チェックデータファイル １６ 中間データ生成部 １７ 中間データ格納部 １８ フォーマット変換データファイル １９ トランスレータ ２０ ソースプログラム格納部 ３０ 波形入力エディタ
Claims (3)
- 【請求項１】 半導体デバイスのテストプログラムにお
けるテストタイミングを規定するテストタイミングプロ
グラムを自動生成する装置であって、 半導体デバイスのテスト時に該半導体デバイスに与えら
れるべきテスト信号のタイミングに関するデータである
製品検査仕様データを入力する入力手段を備え、前記製
品検査仕様データはテスト開始のタイミングを規定する
セットタイムデータを含み、 前記製品検査仕様データについて予め定められたチェッ
ク事項を記憶しておく記憶手段と、 前記入力手段から入力された前記製品検査仕様データを
前記記憶手段に記憶されたチェック事項に基づきチェッ
クし、チェック合格の場合に、前記製品検査仕様データ
を前記セットタイムデータに基づき、前記テスト開始の
タイミングを基準としたタイミングで記述されたデータ
である中間データに変換する中間データ生成手段と、 前記中間データのフォーマットを特定の半導体テスタ向
けのテストプログラムフォーマットに変換し、前記テス
トタイミングプログラムのソース・プログラムを生成す
る変換手段とをさらに備え、 前記テスト信号はタイミング分割のための基準として指
定された基準信号を含み、 前記中間データ生成手段は、前記基準信号のタイミング
に応じたタイミングで前記テスト信号をタイミング分割
することにより、そのタイミング分割された前記テスト
信号の各々ごとに個別の前記中間データを生成する、 テ
ストタイミングプログラム自動生成装置。 - 【請求項２】 前記入力手段は、前記テスト信号の波形
を画像情報として入力する波形入力エディタを含み、 前記波形入力エディタによって入力される画像情報の波
形には、該波形の所定点間の時間を示す検査規格情報が
付加されており、 前記波形入力エディタは、前記検査規格情報に基づいて
前記製品検査仕様データを作成する、請求項１記載のテ
ストタイミングプログラム自動生成装置。 - 【請求項３】 前記中間データ生成手段は、タイミング
分割された前記テスト信号の各々の前記製品検査仕様デ
ータが前記チェック事項を満たすかどうかをチェック
し、チェック不合格の場合にチェック合格となるように
前記製品検査仕様データを補正した後前記中間データを
生成する、請求項１記載のテストタイミングプログラム
自動生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232858A JP2680947B2 (ja) | 1991-09-12 | 1991-09-12 | テストタイミングプログラム自動生成装置 |
| US07/943,494 US5434805A (en) | 1991-09-12 | 1992-09-11 | Test timing program automatic generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232858A JP2680947B2 (ja) | 1991-09-12 | 1991-09-12 | テストタイミングプログラム自動生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572278A JPH0572278A (ja) | 1993-03-23 |
| JP2680947B2 true JP2680947B2 (ja) | 1997-11-19 |
Family
ID=16945923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232858A Expired - Fee Related JP2680947B2 (ja) | 1991-09-12 | 1991-09-12 | テストタイミングプログラム自動生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5434805A (ja) |
| JP (1) | JP2680947B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623696A (en) * | 1995-05-30 | 1997-04-22 | International Business Machines Corporation | System for formatting a request into a packet which can be read by plurality of operating systems for providing a driver for a storage device |
| US5740353A (en) * | 1995-12-14 | 1998-04-14 | International Business Machines Corporation | Method and apparatus for creating a multiprocessor verification environment |
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| US6064948A (en) * | 1998-03-02 | 2000-05-16 | Tanisys Technology, Inc. | Tester systems |
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| US6434503B1 (en) * | 1999-12-30 | 2002-08-13 | Infineon Technologies Richmond, Lp | Automated creation of specific test programs from complex test programs |
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| CN101706538B (zh) * | 2009-09-15 | 2012-01-04 | 东南大学 | 显示测试图形多通道时钟发生器 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3082374A (en) * | 1959-06-12 | 1963-03-19 | Itt | Automatic testing system and timing device therefor |
| US4013951A (en) * | 1974-08-02 | 1977-03-22 | Nissan Motor Co., Ltd. | Circuit testing apparatus |
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-
1991
- 1991-09-12 JP JP3232858A patent/JP2680947B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-11 US US07/943,494 patent/US5434805A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572278A (ja) | 1993-03-23 |
| US5434805A (en) | 1995-07-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |