CN101706538B - 显示测试图形多通道时钟发生器 - Google Patents

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Abstract

显示测试图形多通道时钟信号发生器是一种适用于多种显示器显示测试图形时钟发生与更新的装置。该发生器是由USB模块1、FPGA模块2、时钟模块3组成，FPGA模块2由数据接收/发送模块和数据写入/读出模块组成。USB模块1转换串行数据为并行数据、与FPGA模块2之间双向并行传输时钟数据，FPGA模块2中的数据接收/发送模块控制与USB模块1之间时钟数据的接收/发送、数据写入/读出模块控制与时钟模块3之间时钟数据的写入/读出，时钟模块3接收FPGA模块2的串行时钟数据和回送串行时钟数据至FPGA模块2、在多路时钟输出端输出三路频率相同或频率不同的时钟信号。

Description

显示测试图形多通道时钟发生器
技术领域
本发明是一种用于显示测试图形更新的多通道时钟信号发生器，属显示测试技术领域。
背景技术
不同分辨率的显示器显示测试图形时需要不同频率的时钟信号。应用时钟芯片、直接数字频率合成(DDS)技术、FPGA锁相环(PLL)等均可产生时钟信号。
时钟芯片提供时钟信号不但需要上位机(PC)应用专用时钟数据传输界面控制传输时钟数据至时钟芯片，而且时钟芯片在编程模式和运行模式转换时需要不断跳线，因而导致低效率数据传输状态下的非连续时钟更新；要求参考频率高于输出频率的DDS技术可产生任意波形的输出信号，但却增加了电路设计难度和资源配置的浪费；FPGA编程产生的PLL时钟信号是固定的内部时钟信号，更新时钟时必须重新烧写图形程序。
发明内容
技术问题：本发明的目的是提供一种显示测试图形多通道时钟信号发生器。它以USB模块、现场可编程门阵列FPGA模块、时钟模块之间的数据传送，完成时钟信号发生过程中时钟数据的写入和读出。时钟数据写入实现时钟信号更新，时钟数据读出校验数据传输结果。
技术方案：本发明的显示测试图形多通道时钟信号发生器包括USB模块、FPGA模块、时钟模块；USB模块、FPGA模块、时钟模块顺序相串联连接；FPGA模块由数据接收/发送模块module FT245BM和数据写入/读出模块module FS6370组成。
USB模块经串行双向数据端USBDP、USBDM和并行双向数据端D0～D7转换和传输时钟数据，FPGA模块经并行双向数据端(USB_DATA[7..0])接收/发送时钟数据和串行双向数据端(sda)写入/读出时钟数据，时钟模块(3)经串行双向数据端OE/SDA传输时钟数据和多路时钟输出端CLK_A、CLK_B、CLK_C输出时钟信号。
在USB模块中，USB接口的串行双向数据端D+、D-经第二十七电阻、第二十八电阻接USB芯片FT245BM的串行双向数据端USBDP、USBDM，USB芯片FT245BM的并行双向数据端(D0～D7)接FPGA芯片EP2C20Q240C8N的第72、73、78、79、80、84、86、87脚，USB芯片FT245BM的读/写控制输入端nRD、WR接FPGA芯片EP2C20Q240C8N的第88、90脚，USB芯片FT245BM的接收/发送控制输出端接FPGA芯片EP2C20Q240C8N的96、97脚。
FPGA模块由数据接收/发送模块module FT245BM、数据写入/读出模块module FS6370组成；数据接收/发送模块module FT245BM的并行双向数据端USB_DATA[7..0]接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87脚，数据接收/发送模块(module FT245BM)的读/写控制输出端USB_RD、USB_WR接FPGA芯片EP2C20Q240C8N的88、90脚，数据接收/发送模块moduleFT245BM的接收/发送控制输入端USB_RXF、USB_TXE接FPGA芯片EP2C20Q240C8N的96、97脚；数据写入/读出模块module FS6370的复位输入端(reset)接数据接收/发送模块module FT245BM的复位输出端，数据写入/读出模块module FS6370的器件地址输入端raddr[7..0]接数据接收/发送模块moduleFT245BM的器件地址输出端raddr[7..0]，数据写入/读出模(module FS6370的寄存器地址输入端addr[7..0]接数据接收/发送模块module FT245BM的寄存器地址输出端addr[7..0]，数据写入/读出模块module FS6370的读/写控制输入端接数据接收/发送模块module FT245BM的读/写控制输出端，数据写入/读出模块moduleFS6370的数据输入端data[7..0]接数据接收/发送模块module FT245BM的数据输出端rdata[7..0]，数据写入/读出模块module FS6370的数据输出端data_rm[7..0]接数据接收/发送模块module FT245BM的数据输入端idata[7..0]；数据写入/读出模块module FS6370的串行双向数据端接FPGA芯片EP2C20Q240C8N的113脚，数据写入/读出模块module FS6370的时钟输出端接FPGA芯片EP2C20Q240C8N的114脚，数据写入/读出模块module FS6370的模式控制输出端接FPGA芯片EP2C20Q240C8N的111脚；数据接收/发送模块module FT245BM的时钟输入端和数据写入/读出模块module FS6370的时钟输入端并接FPGA芯片EP2C20Q240C8N的154脚，数据写入/读出模块module FS6370的掉电控制输出端(pd)接FPGA芯片EP2C20Q240C8N的8脚；
在时钟模块中，时钟芯片FS6370的输出使能/串口数据双向端经第三十八电阻接FPGA芯片EP2C20Q240C8N的113脚，时钟芯片FS6370的掉电输入/串行时钟输入端PD/SCL经第三十五电阻接FPGA芯片EP2C20Q240C8N的114脚，时钟芯片FS6370的模式选择输入端(MODE)经第三十九电阻接FPGA芯片EP2C20Q240C8N的111脚，时钟芯片FS6370的晶振驱动端XOUT经第三十六电阻(R36)接FPGA芯片EP2C20Q240C8N的154脚，模拟开关CD4053的数字控制输入端(Sa)接FPGA芯片EP2C20Q240C8N的8脚，模拟开关CD4053的模拟输入/输出端接电源+3.3V，模拟开关的模拟输入/输出端接时钟芯片FS6370的电源输入端，时钟芯片FS6370的时钟输出端CLK_A、CLK_B、CLK_C是三路时钟信号输出端。
有益效果：本显示测试图形多通道时钟信号发生器是国际首创，该发生器具有以下特点：
1.时钟信号的发生与更新基于FPGA控制，时钟芯片在编程模式和运行模式转换时无需手动跳线，时钟信号能在线连续更新。
2.时钟发生与更新时时钟芯片的三个通道时钟输出端可输出相同或不同频率的时钟信号。
3.时钟电路设计简单，时钟发生与更新灵活可靠，无需为了更新时钟信号而重新烧写图形程序。
附图说明
图1是本发明的电路模块(USB模块、FPGA模块、时钟模块)图。USB模块左部的USB接口是时钟数据传输端，时钟模块右部的CLK_A、CLK_B、CLK_C端是三路时钟信号输出端。
具体实施方式
本发明的显示测试图形多通道时钟信号发生器包括USB模块1、FPGA模块2、时钟模块3顺序相串联连接，FPGA模块2由数据接收/发送模块(moduleFT245BM)、数据写入/读出模块module FS6370组成；USB模块1经串行双向数据端USBDP、USBDM和并行双向数据端D0～D7转换和传输时钟数据，FPGA模块2经并行双向数据端USB_DATA[7..0]接收/发送时钟数据和串行双向数据端sda写入/读出时钟数据，时钟模块3经串行双向数据端OE/SDA传输时钟数据和多路时钟输出端CLK_A、CLK_B、CLK_C输出时钟信号。
USB模块是数据传输通道(DTC)。USB接口的串行双向数据端D+、D-的串行数据经FT245BM转换为D0～D7的并行数据后与EP2C20Q240C8N相互传输数据。在USB模块中，USB接口的串行双向数据端D+、D-经R27、R28接USB芯片FT245BM的数据信号正、负端USBDP、USBDM，FT245BM的并行双向数据端D0～D7接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87脚，FT245BM的读/写控制输入端nRD、WR接EP2C20Q240C8N的88、90脚，FT245BM的收/发信号输出端nRXF、nTXE接EP2C20Q240C8N的96、97脚。
FPGA模块是数据传输主控单元(DTMCU)。module FT245BM准备数据和设置操作，并控制module FS6370的工作状态。在FPGA模块中，module FT245BM的并行双向数据端USB_DATA[7..0]接EP2C20Q240C8N的72、73、78、79、80、84、86、87脚，module FT245BM的读/写控制输出端USB_RD、USB_WR接EP2C20Q240C8N的88、90脚，module FT245BM的接收/发送控制输入端USB_RXF、USB_TXE接EP2C20Q240C8N的96、97脚；module FS6370的复位输入端reset接module FT245BM的复位输出端reset，module FS6370的器件地址输入端raddr[7..0]接module FT245BM的器件地址输出端raddr[7..0]，module FS6370的寄存器地址输入端addr[7..0]接module FT245BM的寄存器地址输出端addr[7..0]，module FS6370的读/写控制输入端rd、wr接module FT245BM的读/写控制输出端rd、wr，module FS6370的数据输入端data[7..0]接module FT245BM的数据输出端rdata[7..0]，module FS6370的数据输出端data rm[7..0]接module FT245BM的数据输入端idata[7..0]；module FS6370的串行双向数据端sda接EP2C20Q240C8N的113脚，module FS6370的时钟输出端scl接EP2C20Q240C8N的114脚，moduleFS6370的模式控制输出端mode接EP2C20Q240C8N的111脚，module FT245BM和module FS6370的时钟输入端clk接EP2C20Q240C8N的154脚，module FS6370的掉电控制输出端pd接EP2C20Q240C8N的8脚。
module FT245BM模块是数据接收/发送控制单元DRSCU。在moduleFT245BM中，执行时钟数据准备、目标地址设定和读写操作设置，其步骤如下：
(1)时钟数据接收开始校验；
(2)接收16个字节时钟数据、16个字节时钟数据放入数据缓冲区；
(3)置reset＝″0″，禁止module FS6370启动；
(4)置FS6370的EEPROM地址至raddr[7..0]；
(5)置rd＝″0″、wr＝″1″，module FS6370写操作设置；
(6)置reset＝″1″、module FS6370启动；
(7)置FS6370的寄存器地址至addr[7..0]、addr[7..0]从00H以01H的递增量递增至0FH；
(8)依次提取数据缓冲区数据至rdata[7..0]；
(9)16个字节时钟数据写入FS6370的EEPROM后重复步骤(3)；
(10)FS6370的EEPROM地址加1、置EEPROM地址至raddr[7..0]，写数据位变为读数据位；
(11)置rd＝″1″、wr＝″0″，module FS6370读操作设置；
(12)重复步骤(6)；
(13)重复步骤(7)；
(14)idata[7..0]依次读取FS6370的EEPROM中16个字节时钟数据；
(15)16个字节时钟数据读出后置rd＝″0″、wr＝″0″。
在module FS6370模块是数据写入/读出控制单元(DWRCU)。在moduleFS6370中，执行运行模式转换、传输时序设定和上电更新复位，其步骤如下：
(21)reset＝″1″，启动；
(22)置mode＝″0″，FS6370是编程模式；
(23)wr＝″1″、rd＝″0″、置pd″1″，写操作、FS6370上电；
(24)I2C总线数据传输时序开始，当scl＝″1″时、sda＝″1″变为sda＝″0″；
(25)送raddr[7..0]的地址至sda；
(26)送addr[7..0]的地址至sda；
(27)送data[7..0]的一个字节时钟数据至sda；
(28)I2C总线数据传输时序结束，当scl＝″1″时、sda＝″0″变为sda＝″1″；
(29)16字节时钟数据写入结束，wr＝″0″、rd＝″1″、置pd″1″，读操作、FS6370上电；
(30)重复步骤(24)；
(31)重复步骤(25).；
(32)重复步骤(26).；
(33)送sda的一个字节时钟数据至data_rm[7..0]；
(34)重复步骤(28).；
(35)16个字节时钟数据读出后wr＝″0″、rd＝″0″、置mode＝″1″，FS6370是运行模式；
(36)置pd＝″0″、再置pd″1″，FS6370掉电后再上电，FS6370的EEPROM中16个字节时钟数据调入控制寄存器。
时钟模块是时钟信号发生器CSG。多路时钟信号中可任选一路时钟信号，也可选二路或三路相同频率或不同频率的时钟信号。在时钟模块中，FS6370的输出使能/串口数据双向端OE/SDA经R38接EP2C20Q240C8N的113脚，FS6370的掉电输入/串行时钟输入端PD/SCL经R35接EP2C20Q240C8N的114脚，FS6370的模式选择输入端MODE经R39接EP2C20Q240C8N的111脚，FS6370的晶振驱动端XOUT经R36接EP2C20Q240C8N的154脚，模拟开关CD4053的数字控制输入端Sa接EP2C20Q240C8N的8脚，CD4053的模拟输入/输出端Ya接电源+3.3V，CD4053的模拟输入/输出端Za接FS6370的电源输入端VDD，FS6370的时钟输出端CLK_A、CLK_B、CLK_C是三路时钟信号输出端。

Claims (4)

1.一种显示测试图形多通道时钟信号发生器，其特征在于该发生器包括USB模块(1)、FPGA模块(2)、时钟模块(3)顺序相串联连接，FPGA模块(2)由数据接收/发送模块(module FT245BM)、数据写入/读出模块(module FS6370)组成；USB模块(1)经串行双向数据端(USBDP、USBDM)和并行双向数据端(D0～D7)转换和传输时钟数据，FPGA模块(2)经并行双向数据端(USB_DATA[7..0])接收/发送时钟数据和串行双向数据端(sda)写入/读出时钟数据，时钟模块(3)经串行双向数据端(OE/SDA)传输时钟数据和多路时钟输出端(CLK_A、CLK_B、CLK_C)输出时钟信号。
2.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于在USB模块(1)中，USB接口的串行双向数据端(D+、D-)经第二十七电阻(R27)、第二十八电阻(R28)接USB芯片FT245BM的串行双向数据端(USBDP、USBDM)，USB芯片FT245BM的并行双向数据端(D0～D7)接FPGA芯片EP2C20Q240C8N的第72、73、78、79、80、84、86、87脚，USB芯片FT245BM的读/写控制输入端(nRD、WR)接FPGA芯片EP2C20Q240C8N的第88、90脚，USB芯片FT245BM的接收/发送控制输出端(nRXF、nTXE)接FPGA芯片EP2C20Q240C8N的96、97脚。
3.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于FPGA模块(2)由数据接收/发送模块(module FT245BM)、数据写入/读出模块(module FS6370)组成；数据接收/发送模块(module FT245BM)的并行双向数据端(USB_DATA[7..0])接FPGA芯片EP2C20Q240C8N的72、73、78、79、80、84、86、87脚，数据接收/发送模块(module FT245BM)的读/写控制输出端(USB_RD、USB_WR)接FPGA芯片EP2C20Q240C8N的88、90脚，数据接收/发送模块(moduleFT245BM)的接收/发送控制输入端(USB_RXF、USB_TXE)接FPGA芯片EP2C20Q240C8N的96、97脚；数据写入/读出模块(module FS6370)的复位输入端(reset)接数据接收/发送模块(module FT245BM)的复位输出端(reset)，数据写入/读出模块(module FS6370)的器件地址输入端(raddr[7..0])接数据接收/发送模块(module FT245BM)的器件地址输出端(raddr[7..0])，数据写入/读出模块(moduleFS6370)的寄存器地址输入端(addr[7..0])接数据接收/发送模块(module FT245BM)的寄存器地址输出端(addr[7..0])，数据写入/读出模块(module FS6370)的读/写控制输入端(rd、wr)接数据接收/发送模块(module FT245BM)的读/写控制输出端(rd、wr)，数据写入/读出模块(module FS6370)的数据输入端(data[7..0])接数据接收/发送模块(module FT245BM)的数据输出端(rdata[7..0])，数据写入/读出模块(moduleFS6370)的数据输出端(data_rm[7..0])接数据接收/发送模块(module FT245BM)的数据输入端(idata[7..0])；数据写入/读出模块(module FS6370)的串行双向数据端(sda)接FPGA芯片EP2C20Q240C8N的113脚，数据写入/读出模块(module FS6370)的时钟输出端(scl)接FPGA芯片EP2C20Q240C8N的114脚，数据写入/读出模块(module FS6370)的模式控制输出端(mode)接FPGA芯片EP2C20Q240C8N的111脚；数据接收/发送模块(module FT245BM)的时钟输入端(clk)和数据写入/读出模块(module FS6370)的时钟输入端(clk)并接FPGA芯片EP2C20Q240C8N的154脚，数据写入/读出模块(module FS6370)的掉电控制输出端(pd)接FPGA芯片EP2C20Q240C8N的8脚。
4.根据权利要求1所述的显示测试图形多通道时钟信号发生器，其特征在于在时钟模块(3)中，时钟芯片FS6370的输出使能/串口数据双向端(OE/SDA)经第三十八电阻(R38)接FPGA芯片EP2C20Q240C8N的113脚，时钟芯片FS6370的掉电输入/串行时钟输入端(PD/SCL)经第三十五电阻(R35)接FPGA芯片EP2C20Q240C8N的114脚，时钟芯片FS6370的模式选择输入端(MODE)经第三十九电阻(R39)接FPGA芯片EP2C20Q240C8N的111脚，时钟芯片FS6370的晶振驱动端(XOUT)经第三十六电阻(R36)接FPGA芯片EP2C20Q240C8N的154脚，模拟开关(CD4053)的数字控制输入端(Sa)接FPGA芯片EP2C20Q240C8N的8脚，模拟开关(CD4053)的模拟输入/输出端(Ya)接电源(+3.3V)，模拟开关(CD4053)的模拟输入/输出端(Za)接时钟芯片FS6370的电源输入端(VDD)，时钟芯片FS6370的时钟输出端(CLK_A、CLK_B、CLK_C)是三路时钟信号输出端。
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