JP3048969B2 - サイクルベースシミュレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式論理回路を
高速にシミュレーションするサイクルベースシミュレー
タに関するものである。

【０００２】

【従来の技術】従来論理回路の動作を該論理回路を特定
の表現形式でコンピュータ内に実現して擬似的に実行す
る論理回路シミュレータがある。現在、回路を単一のク
ロックのみで動作させる方式の同期式諭理設計手法があ
る。前記同期式論理回路は、論理回路を構成する各諭理
単位において、入力から出力までの遅延時間がクロック
のｌサイクル分の時間以内であれば安定した動作を保証
できる特徴がある。

【０００３】また、前述した特徴以外に、上述した論理
回路のシミュレーションを実現する場合には、１クロツ
クのシミュレーションにおいて、回路を構成する各論理
単位を１度だけ実行すればよいためシミュレーションの
高速化という利点もある。ここで、一般的なサイクルベ
ースシミュレータの実現方法を示すために、典型的同期
式論理回路の最も簡単な構成図を図８に示す。図８の構
成図は、同期式論理回路を構成する論理単位が２個の場
合である。

【０００４】しかしながら、全ての同期式論理回路は、
本構成の各論理単位を単に並列に追加させる形で表現で
きる。次に、図８の同期式論理回路の動作を簡単に示
す。回路Ａ（７８）と回路Ｂ（７９）は、クロック（７
１）が立ち上がった時点または、立ち下がった時点にお
いて、その時点の入力信号を取り込み、その結果として
自らの機能としての論理演算を行い、一定の遅延時間の
後に出力を出す。

【０００５】この例においては、回路Ａ（７８）ヘの入
力は、外部からの信号である外部入力信号（７２）の入
力データ群Ａと回路Ｂ（７９）からの出力である出力信
号（７５）の出力データ群Ｂと自らの出力である出力信
号（７４）の出力データ群Ａとである。同様に回路Ｂ
（７９）への入力は、外部からの信号である外部入力信
号（７３）の入力データ群Ｂと回路Ａからの出力である
出力信号（７４）の出力データ群Ａと自らの出力である
出力信号（７５）の出力データ群Ｂとである。同期式回
路の場合、入力する信号は全て前記クロック（７１）の
変化時の信号値のみが有効であるので、各回路の遅延時
間及び信号の伝搬経路により演算結果が異なる結果にな
ることはない。

【０００６】上述した、同期式論理回路の動作と同じ結
果になるためのサイクルベースシミュレ一タを実現する
方法を図９において、ソフトウェアのフローチャートの
形により示す。ステツプＳ８１からステップＳ８３まで
が １クロック分のシミュレーション単位であり、ステ
ヅプＳ８４で必要なクロック分のシミュレーションを制
御している。ステツプＳ８１は図８の回路Ａ（７８）の
部分のシミュレーションを行うステップであり、ステッ
プＳ８２は図８の回路Ｂ（７９）の部分のシミュレーシ
ョンを行うステツプである。

【０００７】各ステップの特徴は、入力信号としてクロ
ックの変化時の信号値を読み込む。そして、その出力
は、上述した遅延時間の遅れにそって出力されなければ
ならない。しかしながら、ソフトウェア上では、出力は
シミュレーションが完了された時点において値が確定す
るため、単純に信号の値を格納する変数と信号線とを対
応させる場合、実際の回路とは異なる結果が得られる。

【０００８】この間題を解決するために、典型的なサイ
クルベースシミュレータは、各信号毎に直前の値の保存
領域と直後の値の保存領域とを別々に持つことで整合性
を取っている。図９に示すフローチャートを用いて、シ
ミュレーション結果の整合性をもたせるための説明を行
う。

【０００９】ステップＳ８１において、図に示されない
シミュレータは、回路Ａ（７８）のシミュレーションに
おいて入力の値として外部入力信号である入力データ信
号（７２）と直前の出力信号である出力データ信号（７
４）、直前の出力信号である出力データ信号（７５）を
入力信号として使用し、出力信号として直後の出力信号
である出力データ信号（７４）を出力する。

【００１０】次に、ステップＳ８２において、図に示さ
れないシミュレータは、回路Ｂ（７９）のシミュレーシ
ョンにおいて、入力の値として外部入力信号である入力
データ信号（７３）と直前の出力信号である出力データ
信号（７５）、直前の出力信号である出力データ信号
（７４）を入力として使用し、出力として直後の出力信
号（８２４）の出力データ信号（７５）を出力する。

【００１１】次に、ステップＳ８３において、図に示さ
れないシミュレータは、１クロック分のシミュレーショ
ンの最後におけるシミュレーション後の信号の値のコピ
ー、すなわち、全ての直後の信号群の内容を全ての直前
の信号群ヘコピーする。これにより、各回路を構成する
部分がどのような機能を持ち、どの部分に信号を送って
いるかに関わらず、また各回路をどのような順序でシミ
ュレーションをしたかに関わらずにシミュレーション結
果は、保証される。

【００１２】次に、ステップＳ８４において、図に示さ
れないシミュレータは、所定のクロック分のシミュレー
ションが終了したかどうかの確認を行う。終了していな
い場合には、ステップＳ８１からシミュレーションを再
び開始する。

【００１３】

【発明が解決しようとする課題】従来のサイクルベ一ス
シミュレータの問題点は、シミュレーション時間が非常
に長いということてある。その理由は、各シミュレーシ
ョンサイクルの最後に、全信号線におけるデータのコピ
ー作業が必要となるためである。このコピー作業におけ
るデータ量は、全ての論理単位間の信号線の個数分必要
であるため、かなりの処理時間が掛かることになる。

【００１４】また、この「コピー」の処理自体は、シミ
ュレーションそのものの処理ではなく、付属的なもので
あり、作業としては不必要なものである。本発明はこの
ような背景の下になされたもので、各シミュレーション
サイクルの最後に、全信号線におけるデータのコピー作
業が必要でないサイクルベースシミュレータを提供する
事にある。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
シミュレーション可能な論理回路の最小機能単位に対応
させられた部品群および前記部品群間の信号接続情報で
表現され、外部からの信号と前記部品群の出力信号とを
入力信号とし、クロック信号の変化に同期して各部品群
を前記クロックに対応させてシミュレートを行うサイク
ルベースシミュレータにおいて、前記部品群のシミュレ
ーションに用いられる複数の入力信号の値および複数の
出力信号の値を格納する第１の記憶領域と、前記部品群
のシミュレーションに用いられる複数の入力信号および
複数の出力信号の値を格納する第２の記憶領域と、前記
第１の記憶領域に格納される前記部品群の出力信号の値
を入力信号の値とし、シミュレーションの結果において
出力される出力信号の値を前記第２の記憶領域に書き込
む第１の処理と前記第２の記憶領域に格納される前記部
品群の出力信号の値を入力信号の値とし、シミュレーシ
ョンの結果において出力される出力信号の値を前記第１
の記憶領域に書き込む第２の処理とを行う制御手段とを
具備することを特徴とするサイクルベースシミュレー
タ。

【００１６】請求項２記載の発明者、請求項１記載のサ
イクルベースシミュレータにおいて、前記制御手段は、
第１の処理と前記第２の処理とを前記クロックが奇数番
目のクロックと偶数番目のクロックとにおいてそれぞれ
交互に行うことを特徴とする。

【００１７】請求項３記載の発明は、請求項１記載のサ
イクルベースシミュレータにおいて、前記第１の記憶領
域が前記第１の記憶領域を指し示す第１の指標値を記憶
する第１の変数領域と前記第２の記憶領域が前記第２の
記憶領域を指し示す第２の指標値を記憶する第２の変数
領域とを有し、前記第１の処理および前記第２の処理毎
に、前記制御手段は、前記第１の指標値と前記第２の指
標値とを前記第１の変数領域と前記第２の変数領域との
間において入れ替えを行うことを特徴とする。

【００１８】請求項４記載の発明は、請求項２記載のサ
イクルベースシミュレータにおいて、外部入力信号群と
前記第１の記憶領域に格納した出力信号群と前記クロッ
クとを入力として前記最小機能単位の論理回路のシミュ
レーションし、出力値を第２の記憶領域に格納する処理
部と、全ての回路に対し前記奇数クロック時のシミュレ
ーションが行われたかどうかの判断を行う第１の判断処
理部と、前記クロック値に「１」を加算する加算処理部
と、シミュレーションの終了を判断する第２の判断処理
部と、外部入力信号群と第２の記憶領域に格納した出力
信号群と前記クロックとを入力して前記最小機能単位の
論理回路のシミュレーションし、出力値を第１の記憶領
域に格納する格納処理部と、全ての回路に対し前記偶数
クロック時のシミュレーションを行ったかどうかの判断
を行う第３の判断処理部とを有することを特徴とする。

【００１９】請求項５記載の発明は、請求項３記載のサ
イクルべースシミュレータにおいて、外部入力群と第１
の配列変数に格納した出力群とクロックとを入力として
前記最小機能単位の論理回路のシミュレーションし、出
力値を第２の配列変数に格納する格納処理部と、全ての
回路に対しシミュレーションを行ったかどうかの判断を
行う第１の判断処理部と、第１の配列変数と第２の配列
変数との配列指定変数を入れ換える入換処理部と、前記
クロック値に「１」を加算する加算処理部と、シミュレ
ーションの終了を判断する第２の判断処理部を有するこ
とを特徴とする。

【００２０】請求項６記載の発明は、請求項２記載のサ
イクルベースシミュレータにおいて、奇数クロック時の
シミュレーションかどうかを判断する第１の判断処理部
と、奇数クロックの為の論理回路情報を読み込む第１の
読込処理部と、外部入力群と第１の配列変数に格納した
出力群とクロックを入力として前記最小機能単位の論理
回路をシミュレーションし、出力値を第２の配列変数に
格納する第１の格納処理部と、全ての回路に対し前記奇
数クロック時のシミュレーションを行ったかどうかの判
断を行う第２の判断処理部と、前記クロック値に「１」
加算する加算処理部と、シミュレーションの終了を判断
する第３の判断処理部と、偶数クロックの為の論理回路
情報を読み込む第２の読込処理部と、外部信号入力群と
第２の配列変数に格納した出力群とクロックを入力とし
て前記最小機能単位の論理回路のシミュレーションを行
い、出力値を第１の配列変数に格納する第２の格納処理
部と、全ての回路に対し前記偶数クロック時のシミュレ
ーションを行ったかどうかの判断を行う第４の判断処理
部とを有することを特徴とする。

【００２１】請求項７記載の発明は、請求項３記載のサ
イクルベースシミュレータにおいて、論理回路情報の読
み込みを行う読込処理部と、外部入力信号群と第１の配
列変数に格納した出力群とクロックとを入力として前記
最小機能単位の論理回路のシミッレーションを行い、出
力値を第２の配列変数に格納する処理部と、全ての回路
に対しシミュレーションを行ったかどうかの判断を行う
第１の判断処理部と、第１の配列変数と第２の配列変数
との配列指定変数を入れ換える入換処理部と、前記クロ
ック値に「１」を加算する加算処理部と、シミュレーシ
ョンの終了を判断する第２の判断処理部とを有すること
を特徴とする。

【００２２】請求項８記載の発明は、請求項２記載のサ
イクルベースシミュレータにおいて、外部入力信号群と
第１の配列変数に格納した出力群とクロックとを入力と
して前記最小機能単位の論理回路のシミュレ一ションを
行い、出力値を第２の配列変数に格納する第１の格納処
理部と、外部入力信号群と第２の配列変数に格納した出
力群とクロックを入力として前記最小機能単位の論理回
路のシミュレーションを行い、出力値を第１の配列変数
に格納する第２の格納処理部と、全ての回路に対しシミ
ュレーションを行ったかどうかの判断を行う第１の判断
処理部と、前記クロック値に「１」を加算する加算処理
部と、シミュレーションの終了を判断する第２の判断処
理部と、全ての回路に対し前記偶数クロック時のシミュ
レーションを行ったかどうかの判断を行う第３の判断処
理部とを有し、これらの処理部を事前に解析し、シミュ
レーションを実行するコンピュータにおいて実行可能な
機械語に変換した後、変換された機械語を直接実行させ
ることを特徴とする。

【００２３】請求項９記載の発明は、請求項３記載のサ
イクルベースシミュレータにおいて、外部入力信号群と
第１の配列変数に格納した出力群とクロックを入力とし
て前記最小機能単位の論理回路のシミュレーションを行
い、出力値を第２の配列変数に格納する格納処理部と、
全ての回路に対しシミュレーションを行ったかどうかの
判断を行う第１の判断処理部と、第１の配列変数と第２
の配列変数との配列指定変数を入れ換える入換処理部
と、前記クロック値に「１」を加算する加算処理部と、
シミュレーションの終了を判断する第２の判断処理部と
を有し、これらの処理部を事前に解析し、シミュレーシ
ョンを実行するコンピュータで実行可能な機械語に変換
した後、変換された機械語を直接実行させることを特徴
とする。

【００２４】

【発明の実施の形態】本発明によるサイクルベースシミ
ュレータの構成を図１を用いて説明する。図１は、サイ
クルベースシミュレータの構成を示すブロック図であ
る。この図において、（１０１）はＣＰＵ（中央処理装
置）であり、サイクルベースシミュレータ（１０２）の
制御と共にサイクルベースシミュレータ（１０２）を介
し、メモリ（１０３）と外部記憶装置（１０４）との制
御を行う。

【００２５】サイクルベースシミュレータ（１０２）
は、クロック信号（７１）（図８参照）に同期して回路
Ａ（７８）（図８参照）および回路Ｂ（７９）（図８参
照）を構成する部品群それぞれの動作のシミュレーショ
ンを行う。メモリ（１０３）は、回路記述データ格納領
域（１１１）と各信号線群の値の格納領域（１１２）と
で構成されている。

【００２６】外部記憶装置（１０４）は、サイクルベー
スシミュレータ（１０２）の動作フローが示されている
プログラムの格納されるサイクルベースシミュレータ格
納領域（１１３）とシミュレーションされる回路データ
が記憶される回路記述データ格納領域（１１４）とシミ
ュレーションの用いられる信号線データが記憶されてい
る各信号線群の値の格納領域（１１５）とで構成されて
いる。

【００２７】また、サイクルベースシミュレータ（１０
２）は、シミュレーション時に回路記述データ格納領域
（１１４）から読みだした回路記述データを回路記述デ
ータ格納領域（１１１）へ書き込む。同時に、サイクル
ベースシミュレータ（１０２）は、各信号線群の値の格
納領域（１１５）から読みだした各信号線群の値のデー
タを各信号線群の値の格納領域（１１２）へ書き込む。

【００２８】（第１の実施形態）本発明の第１の実施形
態の概要について説明する。第１の実施形態の特徴は、
ソフトウェアでシミュレーション可能な論理回路の最小
機能単位に対応させられた部品群の各構成要素ごとに、
各入力信号の値としてメモリ（１０３）の各信号線群の
値の格納領域１１２における第１の値に相当する領域
（偶数クロック時に行われたシミュレーション結果の信
号線の値が書き込まれる偶数クロック記憶領域）から読
み出し、第２の値に相当する領域（奇数クロック時に行
われたシミュレーション結果の信号線の値が書き込まれ
る奇数クロック記憶領域）に書き込む処理である奇数ク
ロック時の処理ステップと、第２の値に相当する領域
（奇数クロック記憶領域）から読み出し、第１の値に相
当する領域（偶数クロック記憶領域）に書き込む処理で
ある偶数クロック時の処理ステップとの２つの処理部で
構成されていることである。また、サイクルベースシミ
ュレータ（１０２）は、外部記憶装置（１０４）におけ
るサイクルベースシミュレータ格納領域（１１３）に記
憶されているプログラムに従って動作が行われる。

【００２９】本発明の第１の実施形態について、図面を
参照して説明する。ここで引用する回路例としては、従
来技術の説明に用いた図８に示す回路を使用する。本発
明の第１の実施形態の動作について、図１、図２および
図８を参照して詳細に説明する。まず、ステップＳ１１
において、サイクルベースシミュレータ（１０２）は、
奇数クロックのシミュレーションを行い、外部入力信号
（７２）と各信号線群の値の格納領域（１１２）におけ
る偶数クロック記憶領域から読み出した出力信号（７
４）および出力信号（７５）とを回路Ａ（７８）の入力
としてシミュレーションし、出力信号（７４）をメモリ
１０３内の各信号線群の値の格納領域（１１２）におけ
る奇数クロック記憶領域へ出力する。

【００３０】次に、サイクルベースシミュレータ（１０
２）は、外部入力信号（７３）と各信号線群の値の格納
領域における偶数クロック記憶領域から読み出した偶数
クロック時におけるシミュレーション結果の出力信号
（７４）および出力信号（７５）とを回路Ｂ（７９）の
入力としてシミュレーションし、出力信号（７５）をメ
モリ１０３内の各信号線群の値の格納領域１１２におけ
る奇数クロック記憶領域へ出力する。

【００３１】次に、ステップＳ１２において、サイクル
ベースシミュレータ（１０２）は、全ての論理回路のシ
ミュレーションが終了したかどうかの判断を行なう。こ
れにより、全ての論理回路のシミュレーションが行なわ
れていない場合、サイクルベースシミュレータ（１０
２）は、繰り返してステップＳ１１の処理を行う。ま
た、全ての論理回路のシミュレーションが行なわれた場
合、サイクルベースシミュレータ（１０２）は、ステッ
プＳ１３へ処理を進める。

【００３２】次に、ステップＳ１３において、サイクル
ベースシミュレータ（１０２）は、自身内部のカウント
記録領域のクロック値データのカウント・アツプを行な
う。すなわち、サイクルベースシミュレータ（１０２）
は、自身のカウント記録領域に記憶されているクロック
のカウント値データへ「１」を加算する。

【００３３】次に、ステップＳ１４において、サイクル
ベースシミュレータ（１０２）は、シミュレーションが
終了かまたは終了していないかいずれかの判断を行な
う。この結果、シミュレーションが”終了”であれば、
サイクルベースシミュレータ（１０２）は、シミュレー
ションを終了する。また、シミュレーションが”終了”
でなければ、サイクルベースシミュレータ（１０２）
は、ステップＳ１５へ処理を進める。

【００３４】次に、ステップＳ１５において、サイクル
ベースシミュレータ（１０２）は、偶数クロックのシミ
ュレーションを行う。ここで、サイクルベースシミュレ
ータ（１０２）は、奇数クロックの場合と同様にデータ
信号のシミュレーションを行なう。

【００３５】次に、ステップＳ１６において、サイクル
ベースシミュレータ（１０２）は、偶数クロックのシミ
ュレーション後、全ての論理回路のシミュレーションが
終了したかどうかの判断を行なう。これにより、全ての
論理回路のシミュレーションが行なわれていない場合、
サイクルベースシミュレータ（１０２）は、再び偶数ク
ロックのシミュレーションを行なうため、ステップＳ１
５へ処理を戻す。また、全ての論理回路のシミュレーシ
ョンが終了していない場合、サイクルベースシミュレー
タ（１０２）は、ステップＳ１７へ処理を進める。

【００３６】次に、ステップＳ１７において、サイクル
ベースシミュレータ（１０２）は、クロック値データの
カウントアップを行なう。すなわち、サイクルベースシ
ミュレータ（１０２）は、クロックのカウント値データ
に「１」を加算する。

【００３７】次に、ステップＳ１８において、サイクル
ベースシミュレータ（１０２）は、シミュレーションが
終了したかまたは終了していないかのいずれかの判断を
行なう。この結果、シミュレーションが”終了”であれ
ば、サイクルベースシミュレータ（１０２）は、シミュ
レーションを終了する。また、シミュレーションが”終
了”でなければ、サイクルベースシミュレータ（１０
２）は、ステップＳ１１へ処理を戻し、シミュレーショ
ンを続行する。

【００３８】（第２の実施形態）次に、本発明の第２の
実施形態の概要について説明する。第二の実施形態の特
徴は、全ての信号線を内部か２個ある配列変数で定義
し、配列用の指標として回路のシミュレーションにおけ
る入力用データの配列変数を指し示す指標［ＯＬＤ］と
いう変数と回路のシミュレーションにおける出力用デー
タの配列変数を指し示す指標［ＮＥＷ］という２つの指
標変数を使用し、全てのシミュレーションにおいて、信
号の入力の値は指標［ＯＬＤ］において指し示す配列変
数を使用し、出力先は［ＮＥＷ］において指し示す配列
変数とし、１クロツク分のシミュレーションの完了後に
指標［ＯＬＤ］と指標［ＮＥＷ］とのデータを交換する
処理により構成されていることである。

【００３９】次に、本発明の第２の実施形態について、
図面を参照して説明する。本発明の第２の実施例のシミ
ュレーションされる回路については、従来技術の回路
（図８参照）と同様である。本発明の第２の実施形態の
動作について、図１、図３および図８を参照して詳細に
説明する。なお、この説明においては、はじめに各信号
線群に値の格納領域（１１２）における「古い値」を格
納する第１の配列変数の領域の指標を［ＯＬＤ］とし、
「新しい値」を格納する第２の配列変数の領域の指標を
［ＮＥＷ］として説明する。また、サイクルベースシミ
ュレータ（１０２）は、外部記憶装置（１０４）におけ
るサイクルベースシミュレータ格納領域（１１３）に記
憶されているプログラムに従って動作が行われる。

【００４０】サイクルベースシミュレータ（１０２）
は、指標［ＯＬＤ］が指し示す配列変数の領域から回路
への入力データを読み出し、回路のシミュレーションを
行う。そして、サイクルベースシミュレータ（１０２）
は、シミュレーション結果の出力信号を指標［ＮＥＷ］
が指し示す配列変数の領域へ書き込む。

【００４１】ステップＳ２１において、まず、サイクル
ベースシミュレータ（１０２）は、最小単位の論理回路
のシミュレーションを行う。すなわち、サイクルベース
シミュレータ（１０２）は、外部入力信号（７２）と回
路Ａ（７８）の出力信号である各信号線群の値の格納領
域（１１２）における第１の配列変数と回路Ｂ（７９）
の出力信号である第１の配列変数とを回路Ａ（７８）の
入力としてシミュレーションし、シミュレーション結果
の出力信号（７４）を各信号線群の値の格納領域（１１
２）における第２の配列変数の領域へ出力する。

【００４２】そして、サイクルベースシミュレータ（１
０２）は、外部入力信号（７３）と回路Ｂ（７９）の出
力信号である各信号線群の値の格納領域（１１２）にお
ける第１に配列変数と回路Ａ（７８）の出力である第１
の配列変数とを回路Ｂ（７９）の入力としてシミュレー
ションし、シミュレーション結果を各信号線群の値の格
納領域（１１２）における第２の配列変数の領域へ出力
する。

【００４３】次に、ステップＳ２２において、サイクル
ベースシミュレータ（１０２）は、回路Ａ（７８）およ
び回路Ｂ（７９）における全ての論理回路のシミュレー
ションが終了したかどうの判断を行なう。この結果、全
ての論理回路のシミュレーションが行なわれていない場
合、サイクルベースシミュレータ（１０２）は、ステッ
プＳ２１の処理へ戻る。また、全ての論理回路のシミュ
レーションが行なわれていいる場合、サイクルベースシ
ミュレータ（１０２）は、処理をステップＳ２３へ進め
る。

【００４４】次に、ステップＳ２３において、サイクル
ベースシミュレータ（１０２）は、第１の配列変数と第
２の配列変数との配列指定変数を入れ換える。すなわ
ち、サイクルベースシミュレータ（１０２）は、第１の
配列変数の領域の指標［ＯＬＤ］と第２の配列変数の指
標［ＮＥＷ］との入れ替えを行う。これにより、第１の
配列変数の領域の指標は、指標［ＮＥＷ］となり、第２
の配列変数の領域の指標は、指標［ＯＬＤＮＥＷ］とな
る。

【００４５】次に、ステップＳ２４において、サイクル
ベースシミュレータ（１０２）は、クロック値データの
カウント・アップ処理を行う。すなわち、サイクルベー
スシミュレータ（１０２）は、クロックのカウントデー
タに「１」を加算する。

【００４６】次に、ステップＳ２５において、サイクル
ベースシミュレータ（１０２）は、これらの処理におい
て、シミュレーション終了が終了したか終了しないかに
いづれかの判断を行なう。この結果、判断結果が‘”終
了”であれば、サイクルベースシミュレータ（１０２）
は、シミュレ一ション動作を終了する。また、判断結果
が”終了”でなければ、サイクルベースシミュレータ
（１０２）は、ステップＳ２１へ処理を進め、シミュレ
ーション動作を繰り返す。

【００４７】（第３の実施形態）次に、本発明の第三の
実施形態について説明する。まず図の説明に入る前に論
理回路のシミュレータの実現上の基本的事項について説
明する。一般に論理回路のシミュレータは、任意の論理
回路をシミュレーション出来ることが前提条件である。
そのため、一般のシミュレータにおいては、シミュレー
ション可能な最小の機能単位を部品として用意し、これ
らの部品の定義と各部品間の信号の接続関係とを表現す
る方法を提供する。

【００４８】また、一般のシミュレータにおいては、上
述した表現方法て記述された任意の論理回路を入力し、
この論理回路を所定のシミュレーション可能な構造に変
換した後、この論理回路のシミュレーションが行われ
る。このシミュレーション手法としては、記述された情
報をシミュレータにおいて解析し易い構造に変換した
後、変換された情報をシミュレータが逐次読み込みなが
らシミュレーションする方法がある。

【００４９】本発明の第３の実施形態はこの方法に基づ
いて第１の実施形態のシミュレーションを行うフローに
ついて述べられており、このシミュレーション手法は一
般的に、インタプリタ実行形式と言われている。本発明
の第３の実施形態の動作について、図１および図４を参
照して詳細に説明する。個々でサイクルベースシミュレ
ータ（１０２）は、外部記憶装置（１０４）におけるサ
イクルベースシミュレータ格納領域（１１３）に記憶さ
れているプログラムに従って処理される。まず、ステッ
プＳ３１において、サイクルベースシミュレータ（１０
２）は、奇数クロックのシミュレーションかどうかの判
断を行なう。

【００５０】そして、判断した結果が奇数クロックの場
合、サイクルベースシミュレータ（１０２）は、ステッ
プＳ３２へ処理を進める。

【００５１】次に、ステップＳ３２において、サイクル
ベースシミュレータ（１０２）は、奇数クロックの為の
論理回路の回路記述データを外部記憶装置（１０４）内
の回路記述データ格納領域（１１４）から読み込み、メ
モリ（１０３）内の回路記述データ格納領域（１１１）
へ書き込む。同様に、サイクルベースシミュレータ（１
０２）は、奇数クロックの為の論理回路の各信号線群の
値のデータを外部記憶装置（１０４）内の各信号線群の
値の格納領域（１１５）から読み込み、メモリ（１０
３）内の各信号線群の値の格納領域（１１２）へ書き込
む。

【００５２】次に、ステップＳ３３において、サイクル
ベースシミュレータ（１０２）は、メモリ（１０３）に
記憶されている論理回路のデータに基づいて、奇数クロ
ックのシミュレーションを行なう。

【００５３】次に、ステップＳ３４において、サイクル
ベースシミュレータ（１０２）は、論理回路のシミュレ
ーションが全て終了したことに対する判断を行う。この
判断において全ての論理回路の処理が終了していない場
合、サイクルベースシミュレータ（１０２）は、処理を
ステップＳ３３に戻し、再び奇数クロックのシミュレ一
ションを行なう。

【００５４】また、ステップＳ３４の判断において全て
の論理回路の処理が終了している場合、サイクルベース
シミュレータ（１０２）は、ステップＳ３５へ処理を進
める。

【００５５】次に、ステップＳ３５において、サイクル
ベースシミュレータ（１０２）は、クロック値のカウン
ト・アップの処理を行う。すなわち、サイクルベースシ
ミュレータ（１０２）は、自身のカウント記録領域のの
カウント値に「１」を加算する。

【００５６】次に、ステップＳ３６において、サイクル
ベースシミュレータ（１０２）は、シミュレーションが
終了したかどうかの判断を行う。この判断の結果におい
てシミュレーションが”終了”であれば、サイクルベー
スシミュレータ（１０２）は、シミュレーションを終了
する。また、判断の結果においてシミュレーションが”
終了”でなければ、サイクルベースシミュレータ（１０
２）は、ステップＳ３１へ処理を戻し、奇数クロックの
シミュレーションかどうかの判断を行ない、シミュレー
ションを続行する。

【００５７】また、ステップＳ３１における奇数クロッ
クのシミュレーションを行うかどうかの判断におい
て、”奇数クロックのシミュレーションを行わない”と
判断された場合、サイクルベースシミュレータ（１０
２）は、処理をステップＳ３７へ進める。

【００５８】次に、ステップＳ３７において、サイクル
ベースシミュレータ（１０２）は、偶数クロックの為の
論理回路の回路記述データを回路記述データ格納領域
（１１４）から読み込み、メモリ（１０３）内の回路記
述データ格納領域（１１１）へ書き込む。同様に、サイ
クルベースシミュレータ（１０２）は、偶数クロックの
為の論理回路の各信号線群の値のデータを外部記憶装置
（１０４）内の各信号線群の値の格納領域（１１５）か
ら読み込み、メモリ（１０３）内の各信号線群の値の格
納領域（１１２）へ書き込む。

【００５９】次に、ステップＳ３８において、サイクル
ベースシミュレータ（１０２）は、メモリ（１０３）に
記憶されている論理回路の各データに基づいて、偶数ク
ロックのシミュレーションを行なう。

【００６０】次に、ステップＳ３９において、サイクル
ベースシミュレータ（１０２）は、論理回路のシミュレ
ーションが全て終了したことに対する判断を行う。この
判断において全ての論理回路の処理が終了していない場
合、サイクルベースシミュレータ（１０２）は、処理を
ステップＳ３８に戻し、再び偶数クロックのシミュレー
ションを行なう。

【００６１】また、ステップＳ３９の判断において全て
の論理回路の処理が終了している場合、サイクルベース
シミュレータ（１０２）は、ステップＳ３５へ処理を進
める。

【００６２】次に、ステップＳ３５において、サイクル
ベースシミュレータ（１０２）は、クロック値のカウン
ト・アップの処理を行う。すなわち、サイクルベースシ
ミュレータ（１０２）は、クロックのカウントに「１」
を加算する。

【００６３】次に、ステップＳ３６において、サイクル
ベースシミュレータ（１０２）は、シミュレーションが
終了したかどうかの判断を行う。この判断の結果におい
てシミュレーションが”終了”であれば、サイクルベー
スシミュレータ（１０２）は、シミュレーションを終了
する。また、判断の結果においてシミュレーション
が””終了”でなければ、サイクルベースシミュレーシ
ョン（１０２）は、ステップＳ３１へ処理を戻し、奇数
クロックのシミュレ一ションかどうかの判断を行ない、
シミュレーションを続行する。

【００６４】上記の説明のように、各動作ステップをイ
ンタプリタ形式で逐次実行することにより、論理回路の
シミュレーションを行う。

【００６５】（第４の実施形態）次に、第４の実施形態
は、第２の実施形態の処理を第３の実施形態であるイン
タプリタ形式で実現したものである。本実施形態の動作
について、図１及び図５を参照して詳細に説明する。ま
ず、ステップＳ４１において、サイクルベースシミュレ
ータ（１０２）は、論理回路の情報の読み込みを行う。

【００６６】すなわち、サイクルベースシミュレータ
（１０２）は、論理回路の回路記述データを外部記憶装
置（１０４）内の回路記述データ格納領域（１１４）か
ら読み込み、メモリ（１０３）内の回路記述データ格納
領域（１１１）へ書き込む。同様に、サイクルベースシ
ミュレータ（１０２）は、論理回路の各信号線群の値の
データを外部記憶装置（１０４）内の各信号線群の値の
格納領域（１１５）から読み込み、メモリ（１０３）内
の各信号線群の値の記憶領域（１１２）へ書き込む。

【００６７】次に、ステップＳ４２において、サイクル
ベースシミュレータ（１０２）は、メモリ（１０３）に
記憶されている論理回路の回路記述データおよび論理回
路の各信号線群の値のデータに基づき、この論理回路の
シミュレーションを行なう。

【００６８】次に、ステップＳ４３において、サイクル
ベースシミュレータ（１０２）は、全ての論理回路のシ
ミュレーションが行行われたかの判断を行なう。この判
断の結果において全ての論理回路の処理が終了していな
いと判断された場合、サイクルベースシミュレータ（１
０２）は、ステップＳ４２へ処理を戻し、再びシミュレ
ーションを行なう。

【００６９】また、ステップＳ４３における判断の結果
において全ての論理回路の処理か終了したと判断された
場合、サイクルベースシミュレータ（１０２）は、処理
をステップＳ４４へ進める。

【００７０】次に、ステップＳ４４において、サイクル
ベースシミュレータ（１０２）は、配列の配列指定変数
の入れ換えを行う。すなわち、サイクルベースシミュレ
ータ（１０２）は、「古い指標」と「新しい指標」との
中の値を交換するため、配列の指標の変数の入れ換えを
行なう。

【００７１】次に、ステップＳ４５において、サイクル
ベースシミュレータ（１０２）は、クロック値のカウン
ト・アップの処理を行う。すなわち、サイクルベースシ
ミュレータ（１０２）は、クロツクのカウントに「１」
を加算する。

【００７２】次に、ステップＳ４６において、サイクル
ベースシミュレータ（１０２）は、シミュレーションの
終了の確認を行う。この判断の結果においてシミュレー
ションがが終了していると判断された場合、サイクルベ
ースシミュレータ（１０２）は、シミュレ一ションを終
了する。

【００７３】また、判断の結果においてシミュレーショ
ンが終了していないと判断された場合、サイクルベース
シミュレータ（１０２）は、ステップＳ４１へ処理を戻
し、論理回路の情報のデータの読み込みを行う。そし
て、サイクルベースシミュレータ（１０２）は、上述し
たシミュレ一ションを続行する。上記説明のように、各
動作ステップをインタプリタ形式で逐次実行することに
より、シミュレーションを行う。

【００７４】（第５の実施形態）次に、本発明の第５の
実施形態について説明する。本実施形態は、第３の実施
形態及び第４の実施形態４と同様に任意の論理回路をシ
ミュレーション可能にする手法の内のもう一つの実現方
法に関するものである。このシミュレーション手法は、
記述された情報を事前に解析し、シミュレーションを実
行するコンピュータで実行可能な機械語に変換した後、
この変換された機械語を直接実行させる方法である。

【００７５】本発明の第５の実施形態は、このシミュレ
ーション方法について述べており、このシミュレーショ
ン手法は、一般的に、コンパイル形式と言われている。
第５の実施形態の動作について、図１及び図６を参照し
て詳細に説明する。まず、ステップＳ５１において、サ
イクルベースシミュレータ（１０２）は、奇数クロック
のシミュレーションを行なうためのプログラムを生成す
る。

【００７６】次に、ステップＳ５２において、サイクル
ベースシミュレータ（１０２）は、偶数クロックのシミ
ュレーションを行なうためのプログラムを生成する。

【００７７】次に、ステップＳ５３において、サイクル
ベースシミュレータ（１０２）は、全ての論理回路のシ
ミュレーションを実行したかどうかを判断するプログラ
ムの生成を行う。

【００７８】次に、ステップＳ５４において、サイクル
ベースシミュレータ（１０２）は、クロック値のカウン
ト・アップを行なう、すなわちクロック値に「１」を加
えるプログラムの生成を行う。

【００７９】次に、ステップＳ５５において、サイクル
ベースシミュレータ（１０２）は、シミュレーション終
了の判断を行なうブログラムの生成を行う。

【００８０】上述した各ステップにおいて、それぞれの
プログラムの生成が終了すると、サイクルベースシミュ
レータ（１０２）は、第一の実施形態において説明した
図２に示すステップの手順に沿ったシミュレ一ションの
実行を行なうプログラムを生成したことになる。そし
て、この生成されたプログラムを実行することにより、
任意の記述された論理回路のシミュレーションは、実行
されることになる。

【００８１】実際のシミュレーション時の基本的な動作
は、先に説明した第一の実施形態と同様のため、動作の
説明は省略する。上記説明のように、各動作ステップを
コンパイル形式で実行することにより、第５の実施形態
のサイクルベースシミュレータは、論理回路のシミュレ
一ションを行う。

【００８２】（第６の実施形態）次に、本発明の第６の
実施形態について、図面を参照して説明する。第６の実
施形態は、第２の実施形態の処理を第５の実施形態と同
様のコンパイル形式で実行処理において行ったものであ
る。本発明の第６の実施形態の動作について、図１およ
び図７を参照して詳細に説明する。まず、ステップＳ６
１において、サイクルベースシミュレータ（１０２）
は、論理回路のシミュレーションを行なうプログラムの
生成を行う。

【００８３】次に、ステップＳ６２において、サイクル
ベースシミュレータ（１０２）は、全ての論理回路のシ
ミュレーションを実行したかどうかの判断を行うプログ
ラムの生成を行う。

【００８４】次に、ステップＳ６３において、サイクル
ベースシミュレータ（１０２）は、配列指定変数の入れ
換えを行なうプログラムの生成を行う。

【００８５】次に、ステップＳ６４において、サイクル
ベースシミュレータ（１０２）は、クロック値のカウン
ト・アップを行なうプログラム、すなわちクロック値に
「１」を加えるプログラムの生成を行う。

【００８６】次に、ステップＳ６５において、サイクル
ベースシミュレータ（１０２）は、論理回路のシミュレ
ーションの終了の判断を行なうプログラムの生成を行
う。

【００８７】そして、サイクルベースシミュレータ（１
０２）は、上記ステップによりそれぞれのプログラムの
生成が終了すると、第２の実施形態において説明した図
３におけるステップの手順に沿ったシミュレーションの
実行を行なうプログラムを生成したことになる。この生
成されたプログラムを実行することで、サイクルベース
シミュレータ（１０２）は、任意の記述された論理回路
のシミュレーションを行うことになる。

【００８８】また、シミュレーションにおける基本的な
動作は、第２の実施形態と同じであり、動作の説明は省
略する。上記説明のように、各動作ステップをコンパイ
ル形式で実行することにより、第６の実施形態のサイク
ルベースシミュレータ１０２は、論理回路のシミュレー
ションを行う。

【００８９】上述したように、各信号線群の値を格納す
る第１の記憶領域と第２の記憶領域の各々２組の領域
と、前記第１の記憶領域に格納した前記部品群の出力信
号値を入力信号とし、シミュレーションを行った結果、
出力される出力信号値を前記第２の記憶領域に書き込む
第１の処理と、前記第２の領域に格納した前記部品群の
出力信号値を入力信号にし、シミュレーションを行った
結果、出力される出力信号値を前記第１の記憶領域に書
き込む第２処理とを行うことにより、接続されている全
信号線におけるデータの「コピー」自体の処理が不要と
なり、回路のシミュレーションの高速化が可能となる効
果がある。

【００９０】また、本発明は、「請求項６」から「請求
項９」のいずれかが、サイクルベースシミュレータの格
納された記録媒体で構成されることを特徴としている。

【００９１】

【発明の効果】本発明によれば、以下の様な効果を得る
ことが可能となる。効果としては、信号線における信号
データのコピーをするという「無駄な処理」が不要にな
り、原理上、その「コピー」操作の時間分シミュレーシ
ョン時間の短縮が可能となる。シミュレ一ションを行な
う回路構成によっては、その接続される信号線の量が膨
大な場合、数％〜数十％のシミュレ一ションの高速化が
可能になり、かなりのシミュレーション時間の短縮がで
きる。

【００９２】その理由は、各信号線群の値を格納する第
１の記憶領域と第２の記憶領域の各々２組の領域と、前
記第１の記憶領域に格納した各部品群の出力信号値を入
力信号とし、シミュレーションを行った結果、出力され
る出力信号値を前記第２の領域に書き込む第１の処理
と、前記第２の領域に格納した各部品群の出力信号値を
入力信号にし、シミュレーションを行った結果、出力さ
れる出力信号値を前記第１の領域に書き込む第２処理と
を有することが特徴の本解決策により、接続されている
全信号線の「コピー」自体の処理が不要になるからであ
る。

【図面の簡単な説明】

【図１】 本発明によるサイクルベースシミュレータの
構成を示すブロック図である。

【図２】 本発明の第１の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図３】 本発明の第２の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図４】 本発明の第３の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図５】 本発明の第４の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図６】 本発明の第５の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図７】 本発明の第６の実施形態によるサイクルベー
スシミュレータ１０２の動作を示すフローチャートであ
る。

【図８】 シミュレーション対象の同期式論理回路の構
成を示すブロック図である。

【図９】 従来例におけるサイクルベースシミュレータ
の動作を示すフローチャートである。

【符号の説明】

１０１ ＣＰＵ １０２ サイクルベースシミュレータ １０３ メモリ １０４ 外部記憶装置 １１１ 回路記述データ（格納領域） １１２ 各信号線群の値の格納領域 １１３ サイクルベースシミュレータ格納領域 １１４ 回路記述データ格納領域 １１５ 各信号線群の値の格納領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−163141（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 G06F 11/25 G01R 31/28 H01L 21/82

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 シミュレ一ション可能な論理回路の最小
   機能単位に対応させられた部品群および前記部品群間の
   信号接続情報で表現され、外部からの信号と前記部品群
   の出力信号とを入力信号とし、クロック信号の変化に同
   期して各部品群を前記クロックに対応させてシミュレー
   トを行うサイクルベースシミュレータにおいて、 前記部品群のシミュレーションに用いられる複数の入力
   信号および複数の出力信号の値を格納する第１の記憶領
   域と、 前記部品群のシミュレーションに用いられる複数の入力
   信号および複数の出力信号の値を格納する第２の記憶領
   域と、 前記第１の記憶領域に格納される前記部品群の出力信号
   の値を入力信号の値とし、シミュレーションの結果にお
   いて出力される出力信号の値を前記第２の記憶領域に書
   き込む第１の処理と前記第２の記憶領域に格納される前
   記部品群の出力信号の値を入力信号とし、シミュレーシ
   ョンの結果において出力される出力信号の値を前記第１
   の記憶領域に書き込む第２の処理とを行う制御手段とを
   具備することを特徴とするサイクルベースシミュレー
   タ。
2. 【請求項２】 前記制御手段は、第１の処理と前記第２
   の処理とを前記クロックが奇数番目のクロックと偶数番
   目のクロックとにおいてそれぞれ交互に行うことを特徴
   とする請求項１記載のサイクルベースシミュレータ。
3. 【請求項３】 前記第１の記憶領域が前記第１の記憶領
   域を指し示す第１の指標値を記憶する第１の変数領域と
   前記第２の記憶領域が前記第２の記憶領域を指し示す第
   ２の指標値を記憶する第２の変数領域とを有し、前記第
   １の処理および前記第２の処理毎に、前記制御手段は、
   前記第１の指標値と前記第２の指標値とを前記第１の変
   数領域と前記第２の変数領域との間において入れ替えを
   行うことを特徴とする請求項１記載のサイクルベースシ
   ミュレータ。
4. 【請求項４】 外部入力信号群と前記第１の記憶領域に
   格納した出力信号群と前記クロックとを入力として前記
   最小機能単位の論理回路のシミュレーションし、出力値
   を第２の記憶領域に格納する処理部と、全ての回路に対
   し前記奇数クロック時のシミュレーションが行われたか
   どうかの判断を行う第１の判断処理部と、前記クロック
   値に「１」を加算する加算処理部と、シミュレーション
   の終了を判断する第２の判断処理部と、外部入力信号群
   と第２の記憶領域に格納した出力信号群と前記クロック
   とを入力して前記最小機能単位の論理回路のシミュレー
   ションし、出力値を第１の記憶領域に格納する格納処理
   部と、 全ての回路に対し前記偶数クロック時のシミュレーショ
   ンを行ったかどうかの判断を行う第３の判断処理部とを
   有することを特徴とする請求項２記載のサイクルベース
   シミュレータ。
5. 【請求項５】 外部入力群と第１の配列変数に格納し
   た出力群とクロックとを入力として前記最小機能単位の
   論理回路のシミュレーションし、出力値を第２の配列変
   数に格納する格納処理部と、 全ての回路に対しシミュレーションを行ったかどうかの
   判断を行う第１の判断処理部と、 第１の配列変数と第２の配列変数との配列指定変数を入
   れ換える入換処理部と、 前記クロック値に「１」を加算する加算処理部と、 シミュレーションの終了を判断する第２の判断処理部を
   有することを特徴とする請求項３記載のサイクルべース
   シミュレータ。
6. 【請求項６】 奇数クロック時のシミュレーションかど
   うかを判断する第１の判断処理部と、 奇数クロックの為の論理回路情報を読み込む第１の読込
   処理部と、 外部入力群と第１の配列変数に格納した出力群とクロッ
   クを入力として前記最小機能単位の論理回路をシミュレ
   ーションし、出力値を第２の配列変数に格納する第１の
   格納処理部と、 全ての回路に対し前記奇数クロック時のシミュレーショ
   ンを行ったかどうかの判断を行う第２の判断処理部と、 前記クロック値に「１」加算する加算処理部と、 シミュレーションの終了を判断する第３の判断処理部
   と、 偶数クロックの為の論理回路情報を読み込む第２の読込
   処理部と、 外部信号入力群と第２の配列変数に格納した出力群とク
   ロックを入力として前記最小機能単位の論理回路のシミ
   ュレーションを行い、出力値を第１の配列変数に格納す
   る第２の格納処理部と、 全ての回路に対し前記偶数クロック時のシミュレーショ
   ンを行ったかどうかの判断を行う第４の判断処理部と、 を有することを特徴とする請求項２記載のサイクルベー
   スシミュレータ。
7. 【請求項７】 論理回路情報の読み込みを行う読込処理
   部と、 外部入力信号群と第１の配列変数に格納した出力群とク
   ロックとを入力として前記最小機能単位の論理回路のシ
   ミュレーションを行い、出力値を第２の配列変数に格納
   する処理部と、 全ての回路に対しシミュレーションを行ったかどうかの
   判断を行う第１の判断処理部と、 第１の配列変数と第２の配列変数との配列指定変数を入
   れ換える入換処理部と、 前記クロック値に「１」を加算する加算処理部と、 シミュレーションの終了を判断する第２の判断処理部
   と、 を有することを特徴とする請求項３記載のサイクルベー
   スシミュレータ。
8. 【請求項８】 外部入力信号群と第１の配列変数に格納
   した出力群とクロックとを入力として前記最小機能単位
   の論理回路のシミュレーションを行い、出力値を第２の
   配列変数に格納する第１の格納処理部と、 外部入力信号群と第２の配列変数に格納した出力群とク
   ロックを入力として前記最小機能単位の論理回路のシミ
   ュレーションを行い、出力値を第１の配列変数に格納す
   る第２の格納処理部と、 全ての回路に対しシミュレーションを行ったかどうかの
   判断を行う第１の判断処理部と、 前記クロック値に「１」を加算する加算処理部と、 シミュレーションの終了を判断する第２の判断処理部
   と、 全ての回路に対し前記偶数クロック時のシミュレーショ
   ンを行ったかどうかの判断を行う第３の判断処理部とを
   有し、 これらの処理部を事前に解析し、シミュレーションを実
   行するコンピュータにおいて実行可能な機械語に変換し
   た後、変換された機械語を直接実行させることを特徴と
   する請求項２記載のサイクルベースシミュレータ。
9. 【請求項９】 外部入力信号群と第１の配列変数に格納
   した出力群とクロックを入力として前記最小機能単位の
   論理回路のシミュレーションを行い、出力値を第２の配
   列変数に格納する格納処理部と、 全ての回路に対しシミュレーションを行ったかどうかの
   判断を行う第１の判断処理部と、 第１の配列変数と第２の配列変数との配列指定変数を入
   れ換える入換処理部と、 前記クロック値に「１」を加算する加算処理部と、 シミュレーションの終了を判断する第２の判断処理部
   と、 を有し、 これらの処理部を事前に解析し、シミュレーションを実
   行するコンピュータで実行可能な機械語に変換した後、
   変換された機械語を直接実行させることを特徴とする請
   求項３記載のサイクルベースシミュレータ。