JP2001256048A

JP2001256048A - データ処理装置のシミュレーション

Info

Publication number: JP2001256048A
Application number: JP2001009597A
Authority: JP
Inventors: John Mark Burton; マークバートンジョン
Original assignee: ARM Ltd; Advanced Risc Machines Ltd
Current assignee: ARM Ltd
Priority date: 2000-01-20
Filing date: 2001-01-18
Publication date: 2001-09-21
Also published as: US20010010034A1; US6853968B2

Abstract

(57)【要約】【課題】パイプラインを用いたハードウエアのソフト
ウエア・シミュレーション手法を提供する。【解決手段】ハードウエアは、複数のパイプライン回
路要素のモデルにモデル化され、各パイプライン回路要
素のモデルは、入力データの値を第１のデータ記憶エリ
アＡから読み出し、出力データの値を第２のデータ記憶
エリアＢに書き込む。シミュレートされる各クロック信
号サイクルの終了時点で、第１のデータ記憶エリアＡと
第２のデータ記憶エリアＢが取り替えられて、ハードウ
エアのパイプライン１６、１８におけるパイプライン・
ステージ８、１０、１２間で信号を受け渡す挙動を効率
的に反復する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置の
シミュレーションに関する。より詳細には、この発明
は、パイプライン回路要素（pipelined circuit elemen
ts）を含むデータ処理装置のシミュレーションに関す
る。

【０００２】データ処理用ハードウエアのソフトウエア
・シミュレーションを実行することは公知である。これ
らのシミュレーションは、新しいデータ処理装置の物理
形態が利用できるようになる前に、そのデータ処理装置
のソフトウエアまたは接続されるハードウエアを開発し
てテストする機能のように、多くの理由で役に立つので
ある。

【０００３】

【発明が解決しようとする課題】データ処理装置をシミ
ュレートするソフトウエアを提供する一方法は、実際の
データ処理装置の内部の信号の変化のすべてを回路部品
レベルで表現しようとするモデルを提供することであ
る。この方法は、伝搬遅延などを考慮して、実システム
の応答を高度に正確に表現することができる。これらの
システムは、高度に正確な結果を発生することができる
が、何十万個ものトランジスタを含んでいるかもしれな
い回路全体にわたって追跡することが必要な非常に多数
の信号の値は非常に多数あるので、そのようなシミュレ
ータの動作速度は非常に遅い。

【０００４】ソフトウエア・シミュレーションに対する
代替方法は、所定組の入力に対するデータ処理装置の総
合体的応答とその現存の状態がどんなものかを高所から
考察することである。かかる方法を用いる場合、高度に
抽象的な表現が正確になるように、モデル化するハード
ウエアを非常によく理解する必要がある。データ処理装
置がますます複雑化するのに伴って、この方法もますま
す難しくなる。かかる難しさを示す特殊な一例は、パイ
プラインを用いたデータ処理装置に対処することであ
り、かかるデータ処理装置では、所定組の入力に対する
応答が数サイクルの間発生することができず、先の入力
と後に続く入力の双方に大きく依存するようになる。

【０００５】モデルをつくる方法を簡単にするととも
に、データ処理装置のシミュレーションが高速かつ正確
に動作できることが望ましい。

【０００６】

【発明が解決しようとする課題】一態様から考察する
と、本発明は、共通クロック信号で駆動される複数のパ
イプラインを用いた回路要素を含むデータ処理装置の動
作をシミュレートする方法を提供する。深さ「１」のメ
ッセージ待ち行列（one deep message queues）と、１
組のデータ記憶エリアによって接続された複数のパイプ
ライン回路要素のモデルを使用する前記方法は、（i）
前記共通クロック信号のシミュレートされる共通クロッ
ク信号サイクルの開始時点で、各パイプライン回路要素
に渡されるそれぞれの入力信号を表す入力データの値
を、第１のデータ記憶エリアに格納するステップと、
（ii）前記シミュレートされる共通クロック信号サイク
ルのシミュレーション中に、前記第１のデータ記憶エリ
アから各パイプライン回路要素ごとに前記入力データの
値を読み出し、各パイプライン回路要素ごとのパイプラ
イン回路要素のモデルを用いて、前記シミュレートされ
る共通クロック信号サイクルを終了させることにより、
前記パイプライン回路要素で発生する出力信号を表す出
力データの値を発生するステップと、（iii）前記出力
データの値を第２のデータ記憶エリアに格納するステッ
プと、（iv）次にシミュレートされるクロック信号サイ
クル中に、前記格納された出力データの値が入力データ
の値として機能できるように、前記第１のデータ記憶エ
リアとして機能するように、前記第２のデータ記憶エリ
アを変更するとともに、前記第２の記憶エリアとして異
なる記憶エリアを使用するように変更するステップと、
を含む。

【０００７】本発明は、効率よく迅速に構築できる（マ
イクロプロセッサのような）パイプラインを用いたハー
ドウエアのソフトウエア・シミュレーションを提供しよ
うとするものである。その結果得られるソフトウエアモ
デルは、シミュレートしようとするハードウエアを直接
表現することができるとともに、実ハードウエアの信
号、論理およびラッチがソフトウエアモデルの中で明確
に識別可能でかつ理解可能なように構築できる。この目
的を達成するために、このソフトウエアモデルは、パイ
プラインを用いたハードウエアをシミュレートするのに
使用できる深さ「１」の待ち行列を備えたメッセージ受
け渡しシステム（message passing systemwith a queue
depth of one）をベースにしている。

【０００８】シミュレートされるハードウエア内のパイ
プライン回路要素は、パイプライン回路要素のモデルに
よって表現される。第１のデータ記憶エリアは、いくつ
かのパイプライン回路要素のモデルに対する入力の値を
格納し、第２のデータ記憶エリアは、出力データの値を
格納する。自身の入力を読み出して自身の出力を書き込
む各モデルによって所定のクロックサイクルがシミュレ
ートされると、第１および第２のデータ記憶エリアの役
目が取り替えられて、パイプライン・ステージ間でデー
タの値を受け渡しする非常に能率的な方法を提供する。
実ハードウエア回路は、ソフトウエアで容易にモデル化
され理解されるパイプライン・ステージを表現する、実
際のユニットに効率的に分解される。パイプライン回路
要素のモデルが、パイプライン回路そのものに正確に対
応するか否かは判るであろう。パイプライン・ステージ
間をデータの値が受け渡し、従ってそれに関連するタイ
ミングは、モデルの構造によって決められることにな
り、それにより、システムの全体動作と必要な各種要素
の相互関係をあまり詳細に（disadvantageous degree）
分析せずに、データ記憶エリアは、ハードウエアの物理
ラッチに対応する。

【０００９】前のサイクルの出力を格納するように機能
するエリアを切り替えて、現在のサイクルに入力を提供
することができるとともに、現在のサイクルに必要な他
のデータを上書きせずに現在のサイクルの出力を書き込
むためにエリアを提供することができるならば、データ
記憶エリアの組は、２より大きい任意の数の要素を持っ
てもよい。

【００１０】１組のデータ記憶エリアには２つの要素が
あるので、前記第１のデータ記憶エリアと前記第２のデ
ータ記憶エリアが役目を取り替え、前にシミュレートさ
れた共通クロック信号サイクルの入力データの値を新た
に発生した出力データの値が上書きできるときは、シス
テムのメモリ要求条件を緩和することができる。

【００１１】入力データの値および出力データの値が、
隣接して直列に配置されたパイプライン回路要素の間
を、ラッチを介して受け渡しされる信号の値を表すこと
が望ましいが、このことは、モデルのあらゆる部分に必
ずしも当てはまることではない。とくに、モデルが、非
パイプライン回路要素（たとえば、２つ以上のパイプラ
イン・ステージから入力を取り入れる組み合わせ論理の
ような論理ブロック）に対応する部分を含むことができ
ることが望ましい。出力データの値を第２のデータ記憶
エリアに書き込むように配置することによって、これら
の非パイプライン回路要素をモデルの全体構造に統合す
ることができる。

【００１２】非パイプライン回路要素に対する入力デー
タが第１のデータ記憶エリアから取り出された入力デー
タの値であることは可能であり、あるいは、入力データ
の値をモデルの他の部分から直接取り出してもよい。ど
ちらのケースでも、非パイプライン回路要素が応答でき
る入力データの値のすべてが、そのサイクル中に評価さ
れてしまうまで、非パイプライン回路要素は、自身の出
力データの値を実行して評価しようとしないことが望ま
しい。パイプライン回路要素のモデルにはいろいろな形
式がある。特に高速で能率的なモデルは、入力データの
値を出力データの値に写像するソフトウエアモデルであ
る。このほかの高速化は、モデル自体の中の状態変数の
フィードバックによって与えられる。

【００１３】本発明の手法は、各複数のパイプライン回
路要素をシミュレーションで個別にクロックで動作する
ように配置することにより、複数のクロック領域を含む
データ処理装置をモデル化するために使用してもよい。

【００１４】本発明の手法は、広範囲な種類のデータ処
理装置に応用できるが、パイプラインを用いたプロセッ
サのモデル化に特によく適合しており、このような場
合、プロセッサの各パイプライン・ステージが、パイプ
ライン回路要素のモデルに対応するようにモデルを配置
してもよい。

【００１５】通常、本発明のシミュレーション手法は汎
用コンピュータで実行され、その中では、第１のデータ
記憶エリアと第２のデータ記憶エリアが、汎用コンピュ
ータの共通メモリの異なる領域に対応していることは判
るであろう。

【００１６】別の態様から考察すると、本発明は、共通
クロック信号で駆動される複数のパイプライン回路要素
を含むデータ処理装置の動作をシミュレートする装置を
提供しており、深さ「１」のメッセージ待ち行列で接続
された複数のパイプライン回路要素のモデルを使用する
前記装置は、（i）前記共通クロック信号のシミュレー
トされる共通クロック信号サイクルの開始時点で、各パ
イプライン回路要素に渡されるそれぞれの入力信号を表
す入力データの値を格納する第１のデータ記憶エリア
と、（ii）前記シミュレートされる共通クロック信号サ
イクルのシミュレーション中に動作して、前記第１のデ
ータ記憶エリアからパイプライン回路要素ごとに前記入
力データの値を読み出し、前記入力データの値を用い
て、前記シミュレートされた共通クロック信号サイクル
が終了することにより、前記パイプライン回路要素で発
生する出力信号を表す出力データの値を発生する各パイ
プライン回路要素ごとのパイプライン回路要素のモデル
と、（iii）前記出力データの値を格納する第２のデー
タ記憶エリアと、（iv）次にシミュレートされるクロッ
ク信号サイクル中に、前記格納された出力データの値
が、入力データの値として機能できるように、前記第２
のデータ記憶エリアが前記第１の記憶エリアとして機能
するように変更するとともに、前記第２の記憶エリアと
して異なる記憶エリアを使用するように変更する制御論
理とを含む。

【００１７】さらに別の態様から考察すると、本発明
は、コンピュータを制御して、共通クロック信号で駆動
される複数のパイプライン回路要素を含むデータ処理装
置の動作をシミュレートする方法を実行するコンピュー
タプログラムを格納するコンピュータプログラム記憶媒
体を提供しており、深さ「１」のメッセージ待ち行列で
接続された複数のパイプライン回路要素のモデルを使用
する前記方法は、（i）前記共通クロック信号のシミュ
レートされる共通クロック信号サイクルの開始時点で、
各パイプライン回路要素に渡されるそれぞれの入力信号
を表す入力データの値を、第１のデータ記憶エリアに格
納するステップと、（ii）前記シミュレートされる共通
クロック信号サイクルのシミュレーション中に、前記第
１のデータ記憶エリアから各パイプライン回路要素ごと
に前記入力データの値を読み出し、各パイプライン回路
要素ごとのパイプライン回路要素のモデルを用いて、前
記シミュレートされた共通クロック信号サイクルが終了
することにより、前記パイプライン回路要素で発生する
出力信号を表す出力データの値を発生するステップと、
（iii）前記出力データの値を第２のデータ記憶エリア
に格納するステップと、（iv）次にシミュレートされる
クロック信号サイクル中に、前記格納された出力データ
の値が入力データの値として機能できるように、前記第
２のデータ記憶エリアを前記第１のデータ記憶エリアと
して機能するように変更するとともに、前記第２の記憶
エリアとして異なる記憶エリアを使用するように変更す
るステップとを含む。

【００１８】この発明に関する上記その他の目的、特徴
および利点は、添付の図面と関連させて読まれる例示し
た実施例の以下に示す詳細な説明から明らかである。

【００１９】

【発明の実施の形態】メッセージ受け渡し（Message Pa
ssing）メッセージ受け渡しは公知のソフトウエアツールであ
り、本質的には、１つのソフトウエアブロックが、メッ
セージ待ち行列を介して他のブロックと交信することで
ある。メッセージには、データ、イベントの連絡、また
はその両方を含めることができる。この隠喩は、ハード
ウエアの環境を表現するために使用される。かかるシス
テムを記述する標準的言語は、万能モデル化言語（univ
ersal modelling laguage）をベースにしてX-UMLと呼ば
れており、イベント受け渡し言語として最もよく使用さ
れている。ハードウエアのブロックは、イベントが到着
するとトリガーされ、他のブロックにイベントを発生す
るオブジェクトと見なされる。

【００２０】X-UMLはシステムを記述するために使用さ
れる言語であって、X-UMLで記述されたシステムをシミ
ュレートするためには、コンパイルまたは逐次翻訳実行
される必要がある。ここに提案した環境はプラットフォ
ームを提供し、X-UMLのような言語で記述され、深さ
「１」のイベント待ち行列（すなわち、パイプラインを
用いたハードウエア）を有するソフトウエアアーキテク
チャーに写像されたシステムを、このプラットフォーム
上でシミュレートすることができる。

【００２１】パイプラインを用いたハードウエアパイプラインを用いたハードウエアに関する１つの見方
は、論理ブロックが、ラッチを介して相互にイベントを
受け渡すことである。これは、ソフトウエアメッセージ
またはイベントの受け渡しシステムと同じである。ラッ
チは１回に１つの値を保持できるだけであるから、メッ
セージ待ち行列の深さが１つだということは公知のこと
である。

【００２２】普通、マイクロプロセッサは、速度に対す
る要求条件のため、高度にパイプラインが使用されてい
る。高度にパイプラインを用いたマイクロプロセッサの
正確なシミュレーションを構築することは、非常に時間
がかかる困難な仕事である。ソフトウエアの性質は本質
的に直列であり、ハードウエアは本質的に並列である。
この難しさは、パイプラインを用いたアーキテクチャー
の効果を正確にシミュレートする要求条件によって倍加
する。ハードウエア内のパイプラインの各ステージは、
他のすべてのステージと平行して自身の結果を計算して
いる。ソフトウエアにおける好適解はマイクロプロセッ
サ全体の挙動を「要約」して、（経過したサイクル数と
いう観点から）各種演算を実行するためにかかる時間を
単純に計算する。このことは高速であるとともに、アー
キテクチャーとして見ても正確なシミュレーションにな
る。かかるシミュレーションは、特に同時検証（co-ver
ification）に使用されるときは、要求されるほど正確
ではないことが多い。ここに示すシミュレーターは、イ
ベントにもとづく従来の方法でシミュレートされた他の
ハードウエアを駆動し、かつそのハードウエアに駆動さ
れるものと期待される。この形式のシミュレーションは
タイミングが絶対に正確なので、マイクロプロセッサの
シミュレーションはこのレベルの正確さと一致しなけれ
ばならない。

【００２３】ここに説明した環境は、シミュレーション
の速度を良好に維持して、要求された精度を達成する一
方、このシミュレータは、ハードウエアの実現を直接的
にベースとすることができるので、「命令セットシミュ
レーター」を構築するためにかかる時間を短くすること
を意図している。

【００２４】図１は、代表的なマイクロプロセッサのフ
ェッチ・ステージと復号化ステージを示す（これらはパ
イプライン回路要素のモデルの例として意図されている
にすぎない）。フェッチ・ステージは、入力（X）を取
り込んで出力（Y）を発生する。出力Yは、復号化ステー
ジで使用される。

【００２５】各「サイクル」におけるパイプラインの論
理セグメント（この例ではフェッチと復号化）は正確に
１回実行する。論理セグメントは、自身の入力レジスタ
から読み出して、自身の出力レジスタに書き込む。出力
レジスタは、各サイクルの終了時点で、この場合は、フ
ェッチが、復号化で入力として使用されるイベントを出
力するように、対応する入力レジスタにコピーされる。
ハードウエアにおけるこの動作は、ラッチを「クロック
で動作させる（clocking）」ことによって行われる。ソ
フトウエアでは異なるメカニズムが要求される。このメ
カニズムは、ここで説明する環境に対するキーである。
これは単純な例であり、もっと複雑な例では、１つのセ
グメントは、自身の入力を多数の情報源から取り出すこ
とができるが、（以下、考察する）少数の例を除くと、
たいていは「ラッチ」から入力を取り出すことに注意さ
れたい。

【００２６】図に示す入力レジスタ２は、第１のデータ
記憶エリアAを形成する。同様に、図に示す出力レジス
タ４は、一括して第２のデータ記憶エリアBを形成す
る。シミュレートされる各クロック信号サイクルの終了
時点で、先のサイクルの出力値が後に続くサイクルで次
のステージの入力の値になるように、２つのデータ記憶
エリアに対するポインタが取り替えられる。

【００２７】ソフトウエア・レジスタを「クロックで動
作させる」提案したソフトウエア・アーキテクチャーとしては、図
１の構造は、図２に示す構造のように見ることもでき
る。

【００２８】フェッチが１つのレジスタに出力すると、
この出力は別のレジスタにコピーされ、各サイクルごと
に復号化によって読み出されなければならない。この場
合、フェッチはデータ構造体Bのセグメントに書き込
み、復号化はデータ構造体Aから読み出す。復号化は、
それ自体がデータ構造体Bの別の部分に書き込んでい
る。「入力」と「出力」の間のデータのコピーを達成す
るために必要なことのすべては、データブロックAおよ
びBが、各「サイクル」の終了時点でそれぞれの「クロ
ック」と取り替えられることである。

【００２９】したがって、これを実行する簡単な１つの
符号は、フェッチ（A、B）復号化（A、B）フェッチ（B、A）復号化（B、A）を読み出せばよい。

【００３０】これで（now）ソフトウエアのオーバーヘ
ッドなしに「クロックの切り替え」が実行された。コン
パイル時間スケジューリングは、実行時間のときに関数
呼び出し（function calls）を少ししか必要とせず、演
算が速くなるように機能ブロックの実行順序を固定する
ために使用される。機能ブロックは、（ソフトウエアで
この論理を記述する複雑さは、ハードウエアで記述する
よりもかなり少ないことは勿論であるが）ハードウエア
の論理ブロックのように書くことができる。これによ
り、特に正確に記述する場合にソフトウエアモデルを記
述する難しさが緩和する。

【００３１】この図は、「状態」変数記憶エリアLに対
する書き込みを復号化することも示す。これらの変数は
１つのステージの論理のローカル状態として使用される
だけなので、「コピー」される必要はない。しかし、良
好に定義された構造体を維持するため、これらの変数は
明白に識別される。サイクルホールドごとに論理ブロッ
クを１回呼び出すだけと仮定しているあいだは、他のす
べてのイベントと同様、ローカル変数をコピーしないと
いう最適化を実行してもよい。

【００３２】ここではパイプラインを用いたハードウエ
アと深さ「１」のメッセージ待ち行列に重点が置かれて
いるが、本手法は、複数の深さ「１」のメッセージ待ち
行列としてモデル化できる、いかなる固定長メッセージ
待ち行列に対して実行してもよいことに注意すべきであ
る。

【００３３】パイプラインを用いたハードウエアでは、
使用される前に、２つ以上のラッチを通過する信号があ
ることは一般的である。深さ「１」のメッセージ待ち行
列におけるこれの効果は、２つの独立した待ち行列の間
のイベントを明白に接続することにより実現することが
できる。これは単純な場合であるが、検討を要するもっ
と複雑な構造のハードウエアが存在する。

【００３４】マルチ・ステージ組み合わせ論理パイプラインを用いたハードウエアでは、多数の「パイ
プライン・ステージ」から入力を取り出す論理のブロッ
クがあることは一般的である。これらの信号が、ラッチ
から（深さ「１」のメッセージ受け渡しシステムのメッ
セージ待ち行列から直接）到着することが明白ならば、
上に説明したように、これは問題ではない。しかし、他
に依存せずに、これらの信号が論理の組み合わせである
ことがときどきある。図３は、１つの組み合わせ論理
が、３つのパイプライン・ステージ８、１０、１２から
入力を取り出す例を示す。組み合わせ論理が大きなブロ
ックとして表されているのに対し、これらのステージ間
の「ラッチ」は、細い線で示されている。これらの「ラ
ッチ」は、サイクルごとに１回、クロックで動作し、前
のステージからの出力が次のステージの入力になるよう
にする。この図は、ブロック図で示すだけであるが、実
際の設計では、多数のステージからの信号が組み合わさ
れる。これらの結果は、他に依存せずにラッチされるか
も知れないし、されないかも知れないが、これらの結果
は同じサイクル中に組合わされなければならないので、
ラッチを通過することができない。これは、ハードウエ
アにおけるクリチカルパスかも知れない。例えば、RISC
プロセッサの前提条件は、これらの信号のすべてが単一
サイクル内で計算され組み合わされることである。

【００３５】深さ「１」のメッセージ受け渡しシステム
内では、そのような例を実現できる方法が２つ存在す
る。第１の方法は、その入力をメッセージ待ち行列から
直接取り出すように、マルチ・ステージ組み合わせブロ
ック１４に要求される論理を反復することである。これ
は、図３に示す簡単な解であるが、要求されると反復す
る論理が単純なときはこの解が最も適切である。より一
般的な解は図４にブロック図で示されている。

【００３６】本質的に図４で起きていることは、「副領
域のクロック（sub domain clock）」が使用されている
ことである。パイプライン・ステージ８、１０、１２
は、第１セットのラッチがクロックで動作する前に計算
が終了すると期待されているので、組み合わせ論理１４
は、最終ラッチに対する計算を終了しなければならな
い。

【００３７】ラッチの「入力」側からの入力として各ス
テージからの出力が組み合わせ論理で読み出されるが、
本来これはハードウエアが実行していることなので、こ
の場合、他に依存しない個別の待ち行列は各信号に必要
とされない。唯一の相違点は、データが待ち行列に配置
され、そこから読み出されるように、メッセージ待ち行
列の中に場所がなければならないことである。しかし、
これは１つの非常に重要な約束でることは勿論であり、
その約束とは、自身の入力を発生するパイプライン・ス
テージの後で、組み合わせ論理が実行されるということ
である。これが、「副領域のクロック」を実現するメカ
ニズムである。

【００３８】これは若干複雑であるが、複数のクロック
領域に関連する問題に通じる。

【００３９】複数のクロック領域ある種のパイプラインを用いたハードウエアでは、２つ
以上のクロック領域が存在する。この場合、異なる速度
で実行する本質的に２つの平行なパイプライン１６、１
８がある。これに対処する最も容易な方法は、２つの完
全に独立なメッセージシステムをもつことである。１つ
は、他の１つよりも頻繁にクロックで動作する。これは
本質的に完全に満足すべき解である。しかし、ハードウ
エアで処理すべき複数のクロック領域に対する問題が存
在するが、複数のクロック領域はソフトウエアでも同様
な問題を生起するに違いない。

【００４０】ハードウエアにおける非決定論的挙動は、
同じ方法でシミュレートできない。シミュレーションの
実行中、非決定論的挙動は完全に決定論的になる。これ
は、ある種の状況では問題になりうる。しかし、たいて
いのマイクロプロセッサの場合、かかる設計に非決定論
的挙動は許容されないから、それは問題にならない。

【００４１】図５は、非決定論的結果が生じるかもしれ
ないシステムの一例を示す。これは、マルチ・ステージ
組み合わせ論理と複数のクロック領域の組み合わせであ
る。マルチ・ステージ組み合わせ論理の正確な内部タイ
ミングは計算されないので、２つの異なるパイプライン
間で受け渡しされる信号の値は、必ずしも同様な状態で
ハードウエアに反映されることにはならない。

【００４２】再び強調すべきことは、かかるハードウエ
ア構成は正常な設計では許容されないということであ
る。一般に、異なるパイプラインの間を移動する信号
は、各パイプラインのラッチから直接到着する。ラッチ
は実ハードウエアの中にあるのだから、シミュレーショ
ンの実施中に正確に同じようにラッチが動作することは
勿論である。

【００４３】図６は、上に説明したソフトウエア・シミ
ュレーション手法を実行するために使用する汎用コンピ
ュータ２０を、きわめて模式的に示す。汎用コンピュー
タ２０は、中央処理装置２２および共通メモリ２４を含
む。第１のデータ記憶エリア２と第２のデータ記憶エリ
ア４は、共通メモリ２４内のそれぞれの領域である。ロ
ーカル変数記憶装置６は共通メモリ２４の中に設けられ
ている。パイプライン回路要素２６のソフトウエアモデ
ルは、シミュレーションシステム全体を総合的に制御す
るソフトウエアと一緒に共通メモリ２４の中に格納され
ている。メモリエリア２、４に対するポインタの取り替
えは、メモリアドレスのオフセット値の取り替え、また
は同様な手法により、効率よく達成することができる。

【００４４】図７は、シミュレーション手法の高水準の
動作を示す流れ図である。ステップ２８で、システム
は、それぞれがパイプライン回路要素を表すモデル要素
のリストの先頭を指すようにポインタを設定する。ステ
ップ３０で第１モデルの入力が、メモリエリアAから読
み出される。ステップ３２で、第１モデルからの出力が
発生し、メモリエリアBに書き込まれる。ステップ３４
で、パイプラインモデル要素のすべてが実行されてしま
ったか否かについてチェックが実行される。パイプライ
ンモデル要素すべての実行が終わっていないときは、ス
テップ３０に戻り、ここで次のパイプラインモデル要素
が実行される。コンパイル時間スケジューリングは、ス
テップ２８、３０、３２および３４を効率的に１つの機
能ブロックに圧縮して実行時間呼び出し回数を減少さ
せ、動作速度を上げるために使用される。パイプライン
モデル要素のすべてが実行されてしまうと、ステップ３
６に到達し、ここで何らかのマルチ・ステージ組み合わ
せ論理が実行され、１つのステージからの出力が次のス
テージの入力になり、前のサイクルの入力が、新たに発
生した出力データの値によって上書きされるように、そ
の出力データの値がメモリエリアBに書き込まれる。ス
テップ３８で、メモリエリアA、Bのポインタが取り替え
られる。次にシミュレートされるクロック信号サイクル
を処理できるように、ステップ２８へ戻る。

【００４５】要約深さ「１」のメッセージ受け渡しシステムをベースにし
たソフトウエア手法を説明してきた。パイプラインを用
いたハードウエアをシミュレートするために、このシス
テムを使用できる方法を示してきたが、この方法は、シ
ステムのサブブロック（パイプライン・ステージ）間で
受け渡しされる深さ「１」のメッセージをもつシステム
として表すことができる特徴を有する。かかるシステム
を使用する利点のいくつかを検討してきた。注目すべき
ことは、これらの利点により、シミュレータの設計者が
（意図した）ハードウエア設計に慎重に参考にして、自
身のシミュレーションを構築できるようにすることであ
る。その上、かかるシミュレーションの結果は、ハード
ウエアがいかに挙動するかの観点から、高度に正確に構
成される。

【００４６】潜在的に難しいいくつかのハードウエアの
構成を調べて、そのようなハードウエアをいかに表現で
きるかを示してきたが、（マイクロプロセッサの設計で
は発生してはならない）１つの課題がある（すなわち、
非決定論的挙動は、シミュレーションの実行中は違って
いる）ことをつきとめた。

【００４７】この方法論にもとづくシステムを構築して
良好な結果を得ている。命令セットが小さく、若干のメ
モリを備え、４５０MHzのPentium IIで走行する３ステ
ージのパイプラインを用いたマイクロプロセッサで構成
された単純な設計は、１秒あたり約７５０万サイクルを
達成する（Pentiumはインテル社の登録商標である）。
これにもとづいて期待されることは、さらに複雑なマイ
クロプロセッサと周辺メモリと周辺システムで完全な設
計をすれば、約１MIP以上を達成することが期待され
る。

【００４８】図８は、代替実施例を示す。基本的メカニ
ズムは、２つのデータ記憶エリアと、最初に一方にアク
セスし、次に他方にアクセスする符号を用いているが、
代替実施例は２つの別々の符号を有することになってお
り、１つは第１エリアをアクセスするようにコンパイル
され、他の１つは第２のエリアをアクセスするようにコ
ンパイルされる。このようにポインタを取り替えるので
はなく、符号の一方を交互に実行することも可能であ
る。この方法により、コンパイラは、より良い最適化を
実行して、より速いシミュレーションを達成できるよう
になる。

【００４９】図９は、図８の装置からの進歩を示す。図
９の実施例において、データ記憶エリアは、符号例外
（code excepts）に対してデータ記憶エリアがローカル
だと考えられるように移動する。これは図８の実施例と
等価であるが、微妙で有用な違いが存在する。第１に、
ローカルデータに対するメモリ割り当てを、個別の符号
ブロックにより実行することができ、図８の実施例にお
けるケースと同様に、これはシステム全体を「平らにし
て（flatterened）」、記憶ブロックを決定する必要が
ないことを意味している。次に、これは図９の実施例を
動的に構成できることを意味している。

【００５０】添付の図面を参照しつつ、本発明を示す実
施例を詳細に説明してきたが、本発明がその精緻な実施
例に限定されるものではなく、添付の特許請求の範囲に
よって定義されるように、本発明の範囲と趣旨から逸脱
することなく、各種の変更や修正をできることは当業者
には判ることを理解すべきである。

【図面の簡単な説明】

【図１】データの値を交換する複数のパイプライン回路
要素のモデルを示す図。

【図２】入力データの値および出力データの値用のメモ
リエリアが、シミュレートされる処理サイクル間で取り
替えられる方法を示すモデルの別の図を示す図。

【図３】非パイプライン回路要素のモデルを全体として
シミュレーションに組み込むことができる２つの方法を
示す図。

【図４】非パイプライン回路要素のモデルを全体として
シミュレーションに組み込むことができる２つの方法を
示す図。

【図５】複数のクロック領域を含むシステムのシミュレ
ーションを示す図。

【図６】本手法のソフトウエア・シミュレーションを実
行することができる汎用コンピュータを高度に模式的に
示す図。

【図７】モデル化手法を示す流れ図を示す図。

【図８】２つの機能が共通記憶装置をアクセスするシス
テムを示す図。

【図９】図８のシステムの変形を示す図であって、記憶
エリアが分割され符号部分に対して「ローカル」になっ
ていることを示す図。

【符号の説明】

２第１データ記憶エリア４第２データ記憶エリア６ラッチ８、１０、１２パイプライン・ステージ１４マルチ・ステージ組み合わせ論理ブロック１６、１８パイプライン２０汎用コンピュータ２２中央処理装置２４共通メモリ２６パイプライン回路要素

Claims

【特許請求の範囲】

【請求項１】共通クロック信号で駆動される複数のパ
イプライン回路要素を含むデータ処理装置の動作をシミ
ュレートする方法であって、深さ「１」のメッセージ待
ち行列と１組のデータ記憶エリアによって接続された複
数のパイプライン回路要素のモデルを使用する前記方法
において、（i）前記共通クロック信号のシミュレート
される共通クロック信号サイクルの開始時点で、各パイ
プライン回路要素に渡されるそれぞれの入力信号を表す
入力データの値を、第１のデータ記憶エリアに格納する
ステップと、（ii）前記シミュレートされる共通クロッ
ク信号サイクルのシミュレーション中に、前記第１のデ
ータ記憶エリアから各パイプライン回路要素ごとに前記
入力データの値を読み出し、各パイプライン回路要素ご
とのパイプライン回路要素のモデルを用いて、前記シミ
ュレートされた共通クロック信号サイクルが終了するこ
とにより、前記パイプライン回路要素で発生する出力信
号を表す出力データの値を発生するステップと、（ii
i）前記出力データの値を第２のデータ記憶エリアに格
納するステップと、（iv）次にシミュレートされるクロ
ック信号サイクル中に、前記格納された出力データの値
が入力データの値として機能できるように、前記第２の
データ記憶エリアを前記第１のデータ記憶エリアとして
機能するように変更するとともに、前記第２の記憶エリ
アとして異なる記憶エリアを使用するように変更するス
テップと、を含む前記方法。
【請求項２】請求項１記載の方法において、前記第１
のデータ記憶エリアおよび前記第２のデータ記憶エリア
は、新たに発生した出力データの値が、先にシミュレー
トされた共通クロック信号サイクルの入力データの値を
上書きできるように、役割を取り替える前記方法。
【請求項３】請求項１記載の方法において、前記入力
データの値および前記出力データの値の少なくともいく
つかは、ラッチを介して隣接する直列に配置されたパイ
プライン回路要素間で受け渡しされる信号の値を表す前
記方法。
【請求項４】請求項１記載の方法において、前記出力
データの値の少なくともいくつかは、非パイプライン回
路要素から受信した信号の値を表す前記方法。
【請求項５】請求項４記載の方法において、前記入力
データの値の少なくともいくつかは、前記非パイプライ
ン回路要素へ伝達された信号の値を表す前記方法。
【請求項６】請求項５記載の方法において、非パイプ
ライン回路要素のモデルからの何らかの出力データは、
前記非パイプライン回路要素のモデルへの入力データの
値として機能する、何らかの出力データの値が別の場所
で発生した後で、これを用いて発生する前記方法。
【請求項７】請求項４記載の方法において、前記非パ
イプライン回路要素の少なくとも１つは、１つまたはそ
れ以上の前記パイプライン回路要素のモデルから直接ラ
ッチされない入力データの値が伝達される前記方法。
【請求項８】請求項１記載の方法において、前記パイ
プライン回路要素のモデルは、入力データの値を出力デ
ータの値に写像するソフトウエア・モデルである前記方
法。
【請求項９】請求項１記載の方法において、前記デー
タ処理装置は、複数のクロック領域を含み、各クロック
領域は、別々の複数のパイプライン回路要素に関連し、
各複数のパイプライン回路要素のクロックによる動作は
個別にシミュレートされる前記方法。
【請求項１０】請求項１記載の方法において、前記デ
ータ処理装置は、パイプラインを用いたプロセッサを含
む前記方法。
【請求項１１】請求項１０記載の方法において、各プ
ロセッサのパイプライン・ステージは、パイプライン回
路要素のモデルに対応する前記方法。
【請求項１２】請求項１記載の方法において、前記第
１のデータ記憶エリアは、共通メモリ内の第１のアドレ
ス領域に対応する前記方法。
【請求項１３】請求項１２記載の方法において、前記
第２のデータ記憶エリアは、前記共通メモリ内の第２の
アドレス領域に対応する前記方法。
【請求項１４】請求項１記載の方法において、前記複
数のパイプライン回路要素のモデルは、コンパイル時間
スケジューリングに依存して、１つの機能ブロックを形
成する前記方法。
【請求項１５】共通クロック信号で駆動される複数の
パイプライン回路要素を含むデータ処理装置の動作をシ
ミュレートする装置であって、深さ「１」のメッセージ
待ち行列で接続された複数のパイプライン回路要素のモ
デルを使用する前記装置において、（i）前記共通クロ
ック信号のシミュレートされる共通クロック信号サイク
ルの開始時点で、各パイプライン回路要素に渡されるそ
れぞれの入力信号を表す入力データの値を格納する第１
のデータ記憶エリアと、（ii）前記シミュレートされる
共通クロック信号サイクルのシミュレーション中に動作
して、前記第１のデータ記憶エリアからパイプライン回
路要素ごとに前記入力データの値を読み出し、前記入力
データの値を用いて、前記シミュレートされた共通クロ
ック信号サイクルが終了することにより、前記パイプラ
イン回路要素で発生する出力信号を表す出力データの値
を発生する各パイプライン回路要素ごとのパイプライン
回路要素のモデルと、（iii）前記出力データの値を格
納する第２のデータ記憶エリアと、（iv）次にシミュレ
ートされるクロック信号サイクル中に、前記格納された
出力データの値が、入力データの値として機能できるよ
うに、前記第２のデータ記憶エリアが前記第１の記憶エ
リアとして機能するように変更するとともに、前記第２
の記憶エリアとして異なる記憶エリアを使用するように
変更する制御論理と、を含む前記装置。
【請求項１６】コンピュータを制御して、共通クロッ
ク信号で駆動される複数のパイプライン回路要素を含む
データ処理装置の動作をシミュレートする方法を実行す
るコンピュータプログラムを格納するコンピュータプロ
グラム記憶媒体であって、深さ「１」のメッセージ待ち
行列で接続された複数のパイプライン回路要素のモデル
を使用する前記方法は、（i）前記共通クロック信号の
シミュレートされる共通クロック信号サイクルの開始時
点で、各パイプライン回路要素に渡されるそれぞれの入
力信号を表す入力データの値を、第１のデータ記憶エリ
アに格納するステップと、（ii）前記シミュレートされ
る共通クロック信号サイクルのシミュレーション中に、
前記第１のデータ記憶エリアから各パイプライン回路要
素ごとに前記入力データの値を読み出し、各パイプライ
ン回路要素ごとのパイプライン回路要素のモデルを用い
て、前記シミュレートされた共通クロック信号サイクル
が終了することにより、前記パイプライン回路要素で発
生する出力信号を表す出力データの値を発生するステッ
プと、（iii）前記出力データの値を第２のデータ記憶
エリアに格納するステップと、（iv）次にシミュレート
されるクロック信号サイクル中に、前記格納された出力
データの値が入力データの値として機能できるように、
前記第２のデータ記憶エリアを前記第１のデータ記憶エ
リアとして機能するように変更するとともに、前記第２
の記憶エリアとして異なる記憶エリアを使用するように
変更するステップとを含む前記コンピュータプログラム
記憶媒体。