JPH0844773A

JPH0844773A - 自動高位合成方法

Info

Publication number: JPH0844773A
Application number: JP6174368A
Authority: JP
Inventors: Motoki Higashida; 基樹東田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-07-26
Filing date: 1994-07-26
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】パイプライン構造を有する高性能なＬＳＩの
アーキテクチャを自動合成する高位合成方法を得ること
を目的とする。【構成】ループ記述のうち、そのループでの演算によ
って次のループに影響を与える出力変数を特定し（工程
Ｓ１２，Ｓ１３）、特定された出力変数に関わる演算を
特定する（工程Ｓ１４，Ｓ１５）。そして、ループ間の
データ依存関係によって、２つのグループに分類した後
（工程Ｓ１６，Ｓ１７）、新たに、コントロールフロー
グラフとデータ依存グラフとを再度生成する。【効果】新たに生成されたコントロールフローグラフ
とデータ依存グラフを用いることによって、パイプライ
ン構造を持ったアーキテクチャの合成が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＳＩのアーキテク
チャ設計に用いられる高位合成方法に関し、特にループ
を含んだ記述から、パイプライン構造をもった高性能な
ＬＳＩのアーキテクチャを自動合成する高位合成方法に
関するものである。

【０００２】

【従来の技術】図１６は、従来の高位合成方法の手順を
示すフローチャートである。数１に示す１つのＦＯＲル
ープを含んだ入力記述を例にして、図１６に沿って従来
の高位合成方法を説明する。

【０００３】

【数１】

【０００４】はじめに、工程Ｓ３１において、準備され
た動作レベルのハードウェア記述言語による入力記述を
アセンブラコードのようなプリミティブな演算の系列へ
と変換する。続いて、工程Ｓ３２において、その系列か
ら、コントロールフローグラフとデータ依存グラフを生
成する。ソフトウェアでは、通常、先に記述されたステ
ートメントから逐次実行される。しかし、ハードウェア
による実行では、これらのステートメントを可能なら
ば、並列に実行することをコンピュータが考慮する。コ
ントロールフローグラフとデータ依存グラフは、この並
列実行の可能性を表現している。

【０００５】図１７は、工程Ｓ３２において生成され
た、数１の記述に対応するコントロールフローグラフと
データ依存グラフである。図１７において、１は数１の
ループ記述に対応するループ変数の初期化（ｉ＝０）を
行うブロック、２は数１のループ記述に対応する脱出条
件の比較（ｉ＜Ｎ）を行うブロック、３は数１のループ
の内部動作及びカウンタのインクリメント（ｉ＝ｉ＋
１）を行うブロックである。このように数１のループ記
述は、３つのブロック１〜３に分割できる。

【０００６】数１に示したＦＯＲループに対応した処理
を実行するためには、ブロック１を始めに実行し、続い
てブロック２、ブロック３を交互に実行する必要があ
る。この実行順を破線のコントロールフローグラフが表
現している。一方、各ブロックの内部動作については、
変数の依存関係が各演算の実行順序に制約を与える。こ
の制約を表したものが、データ依存グラフである。例え
ば、output（Adr,Res）という演算がノードＥ６で行な
われる為には、２つの変数Adr,Resの値が必要である。
この時、変数Adrを求めるための演算（Adr＝i＋base）
を行う加算演算のノードＥ３と、変数Resを求めるため
の演算（Res＝Date^*Coef）を行う乗算演算のノードＥ５
から、実線の枝がひかれる。枝の存在は、それらの演算
にデータ依存関係があることを意味し、それらを並列
（同時）に動作させることはできない。

【０００７】一方、ノードＥ２，Ｅ３の加算演算（i＝i
＋1，Adr＝i＋base）は、互いに依存関係がないので、
並列に実行可能である。高位合成方法では、はじめに、
入力記述をこのようなコントロールフローグラフとデー
タ依存グラフへ表現し直し、以降の高位合成の処理は、
これらのグラフを基にして進める。以後、コントロール
フローグラフとデータ依存グラフをＣＤＧと呼ぶ。

【０００８】続いて、工程Ｓ３５において、ＣＤＧに基
づいてリソースバインディング、スケジューリング、リ
ソース接続、制御論理の生成が行なわれる。リソースバ
インディングでは、データ依存グラフ上の各ノード（演
算）を実行する演算器（リソース）を決定する。スケジ
ューリングでは、ＣＤＧにより規制された演算の実行順
の範囲内で、必要な制御ステップ数やレジスタ数や接続
の複雑度等を考慮して、演算器を動作させるべき制御ス
テップを決定する。リソース接続では、必要に応じて、
セレクタやレジスタを挿入しながら、リソース間の接続
を行なう。制御論理の生成では、スケジューリング結果
を状態遷移として表現するとともに、適当な状態（制御
ステップ）で、演算器やレジスタ、セレクタに制御信号
を出力するような制御論理を生成する。

【０００９】

【表１】

【００１０】表１に、リソースバインディングの一例を
示す。ここでは、各ノードに、１つの異なった演算器を
割り付けた。例えば、ノードＥ１にはデータの大小を比
較する演算を行う演算器ＬＳＳを割り付けた。

【００１１】

【表２】

【００１２】また、表１のリソースバインディングに対
する、スケジューリングの一例を表２に示す。このスケ
ジューリングでは、各演算器の遅延時間は１クロック周
期以内であると仮定している。図１８は、このようなリ
ソースバインディングとスケジューリングに対してリソ
ース接続を行なった結果得られたデータパス構造を示す
ブロック図である。

【００１３】

【表３】

【００１４】また、表３が、制御論理生成の結果であ
る。図１８は、ＬＳＩのデータパス構造を、表３はＬＳ
Ｉを制御するための状態遷移を表現している。図１８、
及び表３により、数１の入力記述を実現するＬＳＩのア
ーキテクチャが完成している。以上の処理で、ＬＳＩの
アーキテクチャの合成ができる。

【００１５】最後に、工程Ｓ３６において、合成された
アーキテクチャを論理合成ツールに直接入力可能なレジ
スタ・トランスファ・レベル（ＲＴＬ）のハードウェア
記述言語による記述として出力して、高位合成が終了す
る。

【００１６】

【発明が解決しようとする課題】以上のように、従来の
高位合成方法で合成された図１８及び表３のアーキテク
チャでは、数１の入力記述のループがＮ回まわるにも関
わらず、１回のループを５ステップで実行し、全動作が
（５×Ｎ＋１）ステップで終了する。従来の高位合成方
法では、これ以上、高性能なアーキテクチャ（５×Ｎス
テップ以下のステップ数で処理できるアーキテクチャ）
を合成することはできないという問題点があった。

【００１７】しかし、数１の動作記述を実現する、より
高性能なアーキテクチャは存在する。図１９に、動作終
了までの、図１８のデータパス構造の各演算器の動作状
況を示す。図１９において、９２で示した列はステップ
を表しており、９３で示した行は演算器の名称を表して
いる。これを見ると分かるように、各演算器は、５ステ
ップに１度しか動作せず、残りのステップでは動作して
いないことが分かる。例えば、演算器ＬＳＳは、ステッ
プ０でｉ＝０の処理をし、ステップ５でｉ＝１の処理を
し、ステップ１０でｉ＝２の処理をするなど、５ステッ
プ毎に処理が行っている。この空きをなくして異なった
ループの動作をオーバラップさせて、パイプライン状に
実行させることにより、全動作をＮ＋４ステップで実行
できるアーキテクチャが存在する。このようなアーキテ
クチャをパイプラインアーキテクチャと呼ぶ。

【００１８】従来の高位合成方法では、ループ動作は、
図１７のようなＣＤＧに変換される。このＣＤＧは、ル
ープの内部動作の終了を待ってから、次のループの実行
に入る必要があることを示している。

【００１９】しかし、図１７のようなＣＤＧに基づいた
従来の高位合成方法では、ひとつのループの内部動作の
終了を待たずに、次のループの内部動作を実行するよう
なパイプラインアーキテクチャを合成することはできな
い。

【００２０】但し、従来から行われている他の高位合成
方法によれば、入力記述からループをなくすことによ
り、パイプラインアーキテクチャを合成することができ
る。そして、このような高位合成方法が、“Proceeding
s of IEEE ISCAS 87”（pp. 382-385 ）においてループ
ワインディング法として提案されている。この高位合成
方法は、ループ回数Ｎが固定（定数）の場合に適用可能
である。その手法は、ループの内部動作及びカウンタの
インクリメントの動作をＮ回コピーし（ループの展
開）、数２のようなループのない記述に変換し、この記
述に対して、従来の高位合成を行なう手法である。

【００２１】

【数２】

【００２２】数２の記述に対応するＣＤＧは、図２０に
示したＣＤＧである。数２の記述は、条件判断のない演
算のみの記述であり、コントロールフローグラフは不要
となる。図２０のデータ依存グラフに基づけば、従来の
高位合成方法によっても、パイプライン状の実行を行な
うスケジューリングが可能となる。しかし、コピーを行
うことでループを展開しなければならないため、ループ
回数が定数である場合以外適用できない。

【００２３】このように、従来の高位合成方法では、任
意の回数繰り返すループを含んだ入力記述から高性能な
パイプラインアーキテクチャを合成することができな
い。そのため、非パイプラインアーキテクチャを合成す
るか、人手でパイプラインアーキテクチャを用いたＲＴ
Ｌ記述を作成しなければならない。しかし、前者では高
性能化が達成できず、後者では設計期間の長期化、設計
者の負担の増大などの問題が生ずる。

【００２４】この発明は上記のような問題を解決するた
めになされたもので、任意の回数繰り返すループを含ん
だ入力記述から、高性能なパイプライン型のデータパス
構成を有するアーキテクチャ及びその制御論理を自動合
成することを目的とする。

【００２５】

【課題を解決するための手段】第１の発明に係る自動高
位合成方法は、ループ記述に対応したコントロールフロ
ーグラフ及びデータ依存グラフを準備する工程と、計算
機を用いて、自動的に、前記ループ記述に対応したコン
トロールフローグラフ及び前記データ依存グラフを、前
のループの動作完了を待たずに、次のループの動作が実
行可能な形態を示す新たなコントロールフローグラフ及
びデータ依存グラフへと変形する変形工程とを備えて構
成される。

【００２６】第２の発明に係る自動高位合成方法は、第
１の発明の自動高位合成方法において、前記変形工程
は、前記ループ記述の内部動作を表す前記データ依存グ
ラフの入力変数を要素とする第１の集合と、前記データ
依存グラフの出力変数を要素とする第２の集合とを生成
する工程と、前記第１の集合と前記第２の集合との積集
合を生成する工程と、前記積集合に属する出力変数を出
力するノードから、前記データ依存グラフを入力側へト
レースして、前記出力変数を出力するために必要な演算
を行う第１のノードとそれ以外の演算を行う第２のノー
ドとに分離抽出する工程と、前記新たなデータ依存グラ
フとして、前記第１のノードからなる第１のデータ依存
グラフと前記第２のノードからなる第２のデータ依存グ
ラフとを生成するとともに、前記新たなコントロールフ
ローグラフとして、前記第１及び第２のデータ依存グラ
フの実行手順を規定するコントロールフローグラフを生
成する工程とを含むことを特徴とする。

【００２７】第３の発明に係る自動高位合成方法は、第
１または第２の発明の自動高位合成方法において、前記
計算機に準備した演算器のデータの中から、前記新たな
データ依存グラフ中の全ての前記ノードにそれぞれ一対
一に対応する演算器のデータを関連づけるバインディン
グ工程と、前記計算機において、演算器が空き次第、次
のループのデータを投入することにより、ループ動作を
パイプライン状に実行するための前記演算器の制御論理
及びデータパス構造を自動生成する生成工程とを備えて
構成される。

【００２８】第４の発明に係る自動高位合成方法は、第
３の発明の自動高位合成方法において、前記生成工程
は、前記ループの脱出条件を判定するノードを第１のス
テップに割り付ける第１のスケジューリング工程と、前
記第１のノードに対応する前記演算器について、前記第
１のデータ依存グラフの制約に基づいて、第２のステッ
プ以降に順に割り付け、制御ステップの決定を行う第２
のスケジューリング工程と、前記第２のノードに対応す
る前記演算器について、前記第２のデータ依存グラフの
制約に基づいて、制御ステップの決定を行う第３のスケ
ジューリング工程と、接続すべき前記演算器の出力と入
力の前記制御ステップが異なっているときには、その差
異段数と等しい数のパイプラインレジスタを挿入した後
に、差異段数がないときにはそのまま通常のリソース接
続を行うリソース接続工程とを備えて構成される。

【００２９】第５の発明に係る自動高位合成方法は、第
３または第４の発明の自動高位合成方法において、前記
演算器の遅延値が１クロック周期以上の場合に、前記演
算器をラッチで分離されたパイプライン演算器としてモ
デル化する工程を備えて構成される。

【００３０】第６の発明に係る自動高位合成方法は、第
３乃至第５の発明の自動高位合成方法において、前記生
成工程は、遅延値が１クロック周期以上の前記演算器に
対応して一つの前記ループの処理を完了するために必要
な工程数であるパイプラインピッチを増やす工程を含む
ことを特徴とする。

【００３１】第７の発明に係る自動高位合成方法は、第
３乃至第６の発明の自動高位合成方法のいずれかにおい
て、前記生成工程は、一つの前記ループの処理を完了す
るために必要な工程数であるパイプラインピッチを増や
すとともに複数の前記ノードにおいて一部の演算器を共
有させる工程を含むことを特徴とする。

【００３２】第８の発明に係る自動高位合成方法は、第
３乃至第７の発明の自動高位合成方法のいずれかにおい
て、前記新たなコントロールフローグラフ及びデータ依
存グラフによって表される回路の一部のパイプラインレ
ジスタの占有面積と前記パイプラインレジスタによって
与えられる値を出力する所定の演算を行う回路の占有面
積とを比較する比較工程と、前記比較工程によって、前
記所定の演算を行う回路を用いる方が回路面積を小さく
できると判断された場合に、前記パイプラインレジスタ
を前記所定の演算を行う回路に置換する置換工程とを備
えて構成される。

【００３３】第９の発明に係る自動高位合成方法は、第
１乃至第８の発明の自動高位合成方法のいずれかにおい
て、前記ループ記述に対応したコントロールフローグラ
フ及びデータ依存グラフを準備する工程は、前記コント
ロールフローグラフ及びデータ依存グラフで表すべき回
路を表現した動作レベルのハードウェア記述言語による
記述を入力する工程を含み、前記変形工程で変形された
前記新たなコントロールフローグラフ及びデータ依存グ
ラフを表現した、論理合成ツールが直接処理可能なレジ
スタトランスファレベルのハードウェア記述言語による
記述を出力する工程を備えて構成される。

【００３４】第１０の発明に係る自動高位合成方法は、
第９の発明の自動高位合成方法において、複数の演算に
よって構成される一つの関数を表す新たな演算器を追加
登録する工程と、前記新たな演算器を他の前記演算器と
同様に処理するために、前記動作レベルのハードウェア
記述言語で特殊なコメントを挿入する工程とを備えて構
成される。

【００３５】第１１の発明に係る自動高位合成方法は、
第９の発明の自動高位合成方法において、前記ループ記
述で表現されたループのうち複数回分のループを、１回
分のループとして表現するループ記述に自動展開する工
程を備えて構成される。

【００３６】

【作用】第１の発明の自動高位合成方法におけるループ
記述を特定する工程によって、ループ記述に対応するコ
ントロールフローグラフ及びデータ依存グラフを準備す
る。そして、変形工程において、ループ記述に対応する
コントロールフローグラフ及びデータ依存グラフを新た
なコントロールフローグラフ及びデータ依存グラフへと
変形する。変形工程で得られた新たなコントロールフロ
ーグラフ及びデータ依存グラフは、前のループの動作完
了を待たずに、次のループの動作が実行可能な形態を示
す。

【００３７】第２の発明の自動高位合成方法における入
出力変数をそれぞれ構成要素とする第１及び第２の集合
を生成する工程と、それらの積集合を生成する工程とに
よって、前のループの演算結果を次のループの演算結果
に反映するための変数を特定することができる。そし
て、積集合に属する出力変数を出力するノードから、デ
ータ依存グラフを入力側へトレースして、出力変数を出
力するために必要な演算を行う第１のノードとそれ以外
の演算を行う第２のノードとに分離抽出する工程と、新
たなデータ依存グラフとして、第１のノードからなる第
１のデータ依存グラフと第２のノードからなる第２のデ
ータ依存グラフとを生成するとともに、新たなコントロ
ールフローグラフとして、第１及び第２のデータ依存グ
ラフの実行手順を規定するコントロールフローグラフを
生成する工程とによって、パイプライン状に演算を実行
可能な第２のデータ依存グラフを生成することができ
る。

【００３８】第３の発明の自動高位合成方法におけるバ
インディング工程によって新たなデータ依存グラフ中の
全てのノードにそれぞれ一対一に対応する演算器のデー
タを関連づけることができる。そうすることによって、
生成工程において、計算機において、演算器が空き次
第、次のループのデータを投入することにより、ループ
動作をパイプライン状に実行するための演算器の制御論
理及びデータパス構造を容易に自動生成することができ
る。

【００３９】第４の発明の自動高位合成方法における第
１ないし第３のスケジューリング工程によって、演算器
が空き次第、次のループのデータを投入することによ
り、ループ動作をパイプライン状に実行するための演算
器のスケジューリングができ、リソース接続工程によっ
て、接続すべき演算器の出力と入力の制御ステップが異
なっているときに、その差異段数と等しい数のパイプラ
インレジスタを挿入するとともにリソース接続を行うこ
とでパイプライン状に実行したときにデータが消失しな
いようにパイプラインレジスタを挿入することができ
る。

【００４０】第５の発明の自動高位合成方法におけるモ
デル化する工程で、演算器の遅延値が１クロック周期以
上の場合に、演算器をラッチで分離されたパイプライン
演算器としてモデル化され、そのモデル化された演算器
のラッチで分離された部分を一つの演算器と同様に扱う
ことによって、容易に、ループ動作をパイプライン状に
実行するための演算器の制御論理及びデータパス構造を
容易に自動生成することができる。

【００４１】第６の発明の自動高位合成方法における生
成工程は、一つのループの処理を完了するために必要な
工程数であるパイプラインピッチを増やすことによっ
て、遅延値が１クロック周期以上の演算器に対して増や
したパイプラインピッチを割り当てることができ、遅延
値が１クロック周期以上の演算器を用いて、リソースが
空き次第、次のループのデータを投入することにより、
ループ動作をパイプライン状に実行するための演算器の
制御論理及びデータパス構造を容易に自動生成すること
ができる。

【００４２】第７の発明の自動高位合成方法における複
数のノードにおいて一部の演算器を共有させる工程は、
一つのループの処理を完了するために必要な工程数であ
るパイプラインピッチを増やすことで、リソースが空き
次第、次のループのデータを投入することにより、ルー
プ動作をパイプライン状に実行するための演算器の制御
論理及びデータパス構造を容易に自動生成することがで
きる。

【００４３】第８の発明の自動高位合成方法における比
較工程によれば、新たなコントロールフローグラフ及び
データ依存グラフによって表される回路の一部のパイプ
ラインレジスタの占有面積とパイプラインレジスタによ
って与えられる値を出力する所定の演算を行う回路の占
有面積とを比較して、占有面積の小さい方がどちらかを
判断することができる。そして、置換工程において、比
較工程により所定の演算を行う回路を用いる方が回路面
積を小さくできると判断された場合に、パイプラインレ
ジスタを所定の演算を行う回路に置換することで、占有
面積をより小さくすることができる。

【００４４】第９の発明の自動高位合成方法におけるコ
ントロールフローグラフ及びデータ依存グラフで表すべ
き回路を表現した動作レベルのハードウェア記述言語に
よる記述を入力する工程で、動作レベルのハードウェア
記述言語で記述したものを入力すると、レジスタトラン
スファレベルのハードウェア記述言語による記述を出力
する工程で、前記変形工程で変形された前記新たなコン
トロールフローグラフ及びデータ依存グラフを表現し
た、論理合成ツールが直接処理可能なレジスタトランス
ファレベルのハードウェア記述言語による記述を出力す
ることができ、そのため、入力が容易になる。

【００４５】第１０の発明の自動高位合成方法における
新たな演算器を追加登録する工程と特殊なコメントを挿
入する工程とにより、複数の演算で構成される一つの関
数を表す新たな演算器を追加登録し、動作レベルのハー
ドウェア記述言語で特殊なコメントを挿入することがで
き、登録された新たな演算器を他の演算器と同様に処理
することが可能になる。

【００４６】第１１の発明の自動高位合成方法におけ
る、複数回数分のループを、１回のループに自動展開
し、ループの展開が終了した後に、パイプラインアーキ
テクチャを可能にする変形工程を行うことで、ループの
回数を削減したパイプラインアーキテクチャの構成がで
きる。

【００４７】

【実施例】

実施例１．以下、この発明の第１実施例を図について説
明する。数１の入力記述を解析すると、次のループのデ
ータ依存グラフの演算に影響を与えるのは、カウンタの
インクリメント（i＝i+1）だけであり、他の演算につい
てはループ内部で完結していることがわかる。図１は、
複数のループに渡って行われる処理の概念を示す図であ
る。図１において、１０ａから１０ｙは変数ｉの値の決
定と変数ｉの値の範囲の判断とを行う操作、１１ａから
１１ｘは決定された変数ｉを用いて行う内部操作のうち
の非依存部である。パイプライン型のデータパス構成を
形成するためには、図１のように非依存部１１ａ〜１１
ｘの動作をオーバーラップさせパイプライン状に実行さ
せることが必要となる。その様子を図２に示す。図２は
パイプライン状に実行させたときの各演算とその演算が
行われるステップの関係を示す図である。図２におい
て、１２はステップ回数を表示する列、１３はノードの
符号を示した行である。また、図において、１４〜１６
は変数ｉの値が０〜２の時の処理が行われることを示す
記号、１７〜１９は変数ｉの値がＮ−３〜Ｎ−１の時の
処理が行われることを示す記号である。例えば、ノード
Ｅ１及びノードＥ２は操作１０ａ〜１０ｙに属し、ノー
ドＥ３〜Ｅ６は操作１１ａ〜１１ｘに属するものとする
と、パイプライン状に処理を実行するノードＥ３〜Ｅ６
は、ノードＥ１またはノードＥ２の出力を用いた処理が
できる。

【００４８】図３及び図４に、ループ記述に対応したＣ
ＤＧから、パイプライン状の実行が可能なＣＤＧへ変換
する処理のフローチャートを示す。コンピュータにおい
て、図１７のＣＤＧを入力して、パイプライン状の実行
が可能なＣＤＧへの変換手順をフローチャートに沿って
説明する。

【００４９】まず、工程Ｓ１１において、図１７に示し
た従来の高位合成方法でループ記述から変換されたＣＤ
Ｇを入力する。次に、工程Ｓ１２において、ループの内
部動作を表すデータ依存グラフ（図１７のブロック３）
に外から入ってくる変数の集合Ｉと外へ出ていく変数の
集合Ｏを生成する。図１７の例では、集合Ｉ＝｛1，i，
base，Coef｝、集合Ｏ＝｛i｝となる。

【００５０】続いて、工程Ｓ１３において、集合Ｉと集
合Ｏの交差集合（積集合）Ｃを求める。図１７の例で
は、交差集合Ｃ＝｛i｝となる。次に、工程Ｓ１４にお
いて、ブロック３に対して、交差集合Ｃに含まれる出力
変数ｉから、入力に向かって枝をトレースする。

【００５１】工程Ｓ１５において、先の工程Ｓ１４でト
レースされたノード（演算）の集合Ｕを求める。図１７
の例では、集合Ｕは加算ノードＥ２となる。工程Ｓ１６
において、集合Ｕの要素を、次のループに影響を与える
演算として抽出する。工程Ｓ１７において、集合Ｕに含
まれない演算を、ループ間に依存関係のない演算として
抽出する。

【００５２】工程Ｓ１８において、次のループに影響を
与える演算の集合と、依存関係のない演算の集合につい
て新たなブロックをつくり、それぞれのブロックへ、条
件比較ブロック２からコントロール枝を引く。さらに、
依存関係のあるブロックについては、ループのためのコ
ントロール・フローの枝を、そのブロックから条件比較
ブロックへ引き、コントロールフローグラフを生成す
る。そして、それぞれのブロック内で、再度データ依存
グラフを構成しなおす。工程Ｓ１９において、変形する
ことにより得られたＣＤＧを出力する。以上のような処
理により、図１７のＣＤＧを、図５のようなパイプライ
ン状の実行が可能なＣＤＧへ変形できる。

【００５３】以上のようにして第１の実施例の高位合成
方法は、ループ記述に対応するＣＤＧを、図５のような
パイプライン状の実行が可能な形態のＣＤＧへと変換す
ることができる。図５において、４はカウンタのインク
リメント（ｉ＝ｉ＋１）を行うブロック、５は数１のル
ープ依存関係の無い内部動作を行うブロックである。

【００５４】図５のＣＤＧは、図１７のＣＤＧを、ルー
プ間にまたがって依存関係のある演算のノードＥ２を含
むブロック４と依存関係のない演算のノードＥ３〜Ｅ６
のみからなるブロック５に分けたものである。図５に示
したＣＤＧは、非依存部の演算については、前のループ
の演算終了を持つことなく次のループの演算実行が可能
であることを意味している。

【００５５】次に、図５に示したＣＤＧを用いて、パイ
プラインアーキテクチャの合成についての説明を続け
る。

【００５６】図６及び図７は、パイプラインアーキテク
チャ合成のための処理を行なうフローチャートである。
図５のＣＤＧを入力例として、このフローチャートを具
体的に説明する。

【００５７】まず、工程Ｓ２１において、図５に示した
ような変形されたＣＤＧをコンピュータが入力する。次
に、工程Ｓ２２において、その演算を実行可能な演算器
をＣＤＧの個々の演算に対して１つ割り付ける。この
時、割り付けられる各演算器の最大遅延時間は、１クロ
ック周期以内である必要がある。また、同種の演算器を
割り付ける場合、１つの演算器を共有せず、新たな演算
器を用意し、それを割り付ける。この演算器の割り付け
処理は、リソースバインディングと呼ばれている。

【００５８】

【表４】

【００５９】表４に示すような演算器が利用できるもの
とし、それらの演算器のデータがコンピュータに準備さ
れているものする。クロック周期を50nSecとした時の、
図５のＣＤＧに対するリソースバインディングの一例は
表１で示される。表４を分析すると、演算器ＡＤＤ２，
ＭＬＰ２，ＯＵＴ２の演算器は、遅延が１クロック周期
（50nSec）より長いので使用できない。また、２つの加
算に対しては、異なった演算器ＡＤＤ1-1，ＡＤＤ1-2を
割り付ける。

【００６０】工程Ｓ２３〜工程Ｓ２５において、これら
の演算器が、どの制御ステップにて、どの演算を実行す
るかを決定する。この制御ステップを決定する処理は、
スケジューリングと呼ばれている。

【００６１】工程Ｓ２３において、ループの脱出条件を
判定する演算は、第０ステップにて実行させるように割
り付ける。ループにまたがって依存関係のある全ての演
算は、第１ステップにて実行させる。もし、第１ステッ
プにて実行できなければ、高位合成不能である。つま
り、第１のステップに依存関係の無いノードが割り付け
られると処理ができなくなるからである。

【００６２】最後に、次のループへ影響しない演算に対
して、制御ステップを決定する。この問題は、必要なレ
ジスタ数を評価関数としたスケジューリング問題とな
る。スケジューリング問題の解法については、従来の高
位合成と同様の手法を用いる。Daniel Gajski,Nikil Du
tt,Allen Wu,Steve Lin著、“High-Level Synthesi
s”、（１９９２）、KLUWERACADEMIC PUBLISHERSに様々
な解法が紹介されている。演算をできるだけ早いステッ
プで動作させるスケジューリング法である、ＡＳＡＰ法
と呼ばれる解法を用いて、図５のＣＤＧと表１のリソー
スバインディングに対して、スケジューリングした結果
は表２に示したものと同様である。

【００６３】工程Ｓ２６において、使用された演算器を
直接、または、レジスタやセレクタを介して接続し、デ
ータパス構造を生成する。この処理はリソース接続と呼
ばれている。リソース接続は、次のようなルールに従っ
て行なわれる。データ依存グラフにおいて、データの授
受を行う関係にある２つのノードに対応する演算器の制
御ステップが前後の関係にあるなら、言い換えると、そ
れらの演算器の入力と出力とを同じ制御ステップで行う
ことができるなら、演算器同士を直接接続する。もし、
動作すべき制御ステップが離れていれば、制御ステップ
の差分の段数のレジスタ（パイプラインレジスタと呼
ぶ）を介して接続する。

【００６４】また、次のループに影響を与えるオペレー
ションには、ループ内動作に対応する演算器の出力端子
にレジスタを挿入し、次の動作の入力へ接続する。但
し、同一の演算器やレジスタの入力端子に、複数の演算
器やレジスタを接続する必要がある場合には、セレクタ
を生成し、セレクタを介して接続する。図８に、表２の
スケジューリング結果に対して、リソース接続を行なっ
た例を示す。図８において、ｒ１〜ｒ１１はレジスタ、
２０は第２の入力端子に接続されたレジスタｒ２に記憶
されている値０と第１の入力端子に入力される値とを切
り替えて出力するセレクタ、２１はセレタク２０が出力
した値を保持しているレジスタｒ４の値とレジスタｒ１
が保持しているループの繰り返し回数の値とを比較して
結果に応じて信号Ｓ１を出力する比較器、２２はセレク
タ２０等の各演算器を制御するための制御論理回路ブロ
ック、２３はレジスタｒ３に記憶されている値１とレジ
スタｒ４に記憶されている値とを加算してその結果をセ
レクタ２０の第１の入力端子に与える加算器、２４はレ
ジスタｒ４に記憶されている値とレジスタｒ５に記憶さ
れている値とを加算してその結果をレジスタｒ６に出力
する加算器、２５はレジスタｒ６の値に応じてデータを
入力してレジスタｒ７に出力する入力装置、２６はレジ
スタｒ７に記憶されているデータとレジスタｒ８に記憶
されている係数とを掛け合わせてその結果をレジスタｒ
１１に出力する乗算器、２７はレジスタｒ１０とレジス
タｒ１１との値に応じた出力を行う出力装置である。な
お、レジスタｒ６からレジスタｒ９へ、またレジスタｒ
９からレジスタｒ１０へステップ毎に順に記憶されてい
るデータが送られる。以上で、パイプライン動作部のデ
ータパス構造が合成できた。

【００６５】続いて、工程Ｓ２７において、制御論理回
路ブロック２２が出力するための制御論理を生成する。
制御論理は、ＬＳＩの動作を制御するための、状態遷移
として表現され、適切な状態での演算器やレジスタやセ
レクタへの動作信号の発生や、条件に応じた次状態を規
定している。制御論理の生成法を説明する。スケジュー
リングで求められた制御ステップの個数を（Ｎ＋１）個
とする。この時、（２×Ｎ＋１）個の状態を用意する。
（２×Ｎ＋１）個の状態は、(1) 初期値設定、(2) 初期
判断、(3) パイプラインの導入部、(4) フル・パイプラ
イン動作部、(5) パイプライン導出部のブロックに分割
できる。

【００６６】ステート０は、初期値設定ブロックであ
る。ここでは、カウンタに対応するレジスタに初期値を
設定する。設定に必要なセレクタとレジスタへの制御信
号を発生する。次状態は、ステート１とする。

【００６７】ステート１は、初期判断ブロックである。
これは、ループを一度も実行しないケースを想定してい
る。この状態においては、ループの脱出条件判定を行な
う演算器が動作する。この演算器に対する制御信号が必
要ならその制御信号を発生する。図８の例では、不要で
あるため、制御信号は生成しない。次状態は、ループの
条件判定の演算器の出力が真(1) ならステート２とし、
偽(0) なら、終状態（ＥＮＤ）とする。

【００６８】ステート２からステートＮまでは、パイプ
ライン導入部である。ステート２からステートＮの中の
任意のステートｉでは、スケジューリング結果のステッ
プ０〜ｉ−１までの制御ステップに関わる演算器、レジ
スタ、セレクタに対して、必要な制御信号を生成する。
次状態はループの条件判定の演算器の出力が真(1) なら
ステートｉ＋１とし、偽(0) なら、ステートＮ＋２とす
る。

【００６９】ステートＮ＋１は、フル・パイプライン動
作部である。この状態では、全ての演算器を動作させ
る。次状態は、ループの条件判定の演算器の出力が真
(1) ならステートＮ＋１（同じ状態）とし、偽(0) な
ら、ステートＮ＋２とする。

【００７０】ステートＮ＋２からステート２Ｎまでは、
パイプライン導出部である。ステートＮ＋２からステー
ト２Ｎまでの任意のステートｉでは、スケジューリング
結果のステップｉ−Ｎ〜Ｎまでの制御ステップに関わる
演算器、レジスタ、セレクタに対して、必要な制御信号
を生成する。次状態はステート２Ｎ以外の状態では、ス
テートｉ＋１とし、ステート２Ｎの状態では、終状態
（ＥＮＤ）とする。

【００７１】

【表５】

【００７２】

【表６】

【００７３】表５，表６に、上記の高位合成にて得られ
る制御論理を示す。図８に示した構成と、表５及び表６
に示した制御理論によって、数１の入力記述を実現する
パイプラインアーキテクチャが得られている。

【００７４】最後に、工程Ｓ２８において、得られたア
ーキテクチャを出力する。以上の処理により、パイプラ
インアーキテクチャを合成することができる。また、リ
ソースコストの増加を抑えて処理の高速化を実現するこ
とができる。

【００７５】実施例２．次に、この発明の第２実施例に
よる高位合成方法について説明する。上記の高位合成方
法では、各演算器の最大遅延時間が、１クロック周期以
内である必要がある。しかし、このような制限がある
と、使用可能な演算器が限定されてしまい、与えられる
条件によっては、このような制限のためにアーキテクチ
ャの合成が不可能な場合が出てくる。

【００７６】まず、このような問題点を解消するための
概念について説明する。図９に示すように、出力の入力
に対して遅延時間Delayの組合せ回路のみからなる演算
器３０があり、遅延時間Delay＞１クロック周期Clock-P
eriodとする。この演算器を用いた場合、一度データを
入力すると、出力結果が得られるまでの、（int（Delay
／Clock-Period）＋１）クロック周期の間、この演算器
を使用することができない。但し、int（ｘ）は、実数
ｘを越えない最大の整数を与える関数であり、（Delay
／Clock-Period）が整数の時は例外的に（Delay／Clock
-Period）クロック周期の間使用できない。パイプライ
ンアーキテクチャでは、データをクロック毎に演算器に
投入し、処理できることが必要である。したがって、こ
のような演算器は、パイプラインアーキテクチャでは使
用できない。このような演算器を使用可能とする手法
に、パイプラインラッチの挿入法がある。まず、各段の
実行が１クロック周期内に終るように演算器をＮ段のブ
ロックに分割する。分割されたブロック間の接続にラッ
チを挿入する。パイプラインラッチの挿入の例を、図１
０に示す。図１０において、組合せ回路３１〜３６で組
合せ回路３０と同等の機能を有している。そして、組合
せ回路３１，３３の出力はそれぞれラッチ３２，３４に
保持される。このようにラッチが挿入された演算器に
は、データをクロック毎に投入することができる。但
し、演算器の計算結果が得られるのは、Ｎクロック周期
後である。遅延時間が１クロック周期以上の演算器に対
しては、このようにして、パイプラインラッチを挿入し
た演算器へ設計者が変換し、あるいは自動変換し、その
後上記と同様の高位合成方法を用いて、パイプラインア
ーキテクチャの合成を行なう。

【００７７】実施例３．しかし、上記のような回路を分
割する方法は、組合せ回路のみからなる演算器の場合に
適用可能である。ところが、例えば、メモリや外部ポー
トとのインターフェース回路等では、演算器は組合せ回
路のみで構成されず、上記の方法では、パイプラインア
ーキテクチャを合成することはできない。

【００７８】１クロック周期以上の遅延を持つ演算器が
組合せ回路以外の回路で構成されている場合も、パイプ
ラインアーキテクチャを合成可能とするこの発明の第３
実施例による高位合成方法について説明する。

【００７９】表４の利用可能な演算器のテーブルにおい
て、ＯＵＴ１という種類の演算器がなかったとする。ク
ロック周期を50nSecとすれば、出力に対応する演算器
で、遅延が１クロック周期以内のものは存在しない。し
たがって、２クロック周期必要な演算器ＯＵＴ２を用い
て、パイプラインアーキテクチャを合成することを考え
る。

【００８０】

【表７】

【００８１】ＯＵＴ２の動作には２クロック必要である
ため、表２のスケジューリングが、表７のように変化す
る。図６及び図７のフローチャートに示した手順を含む
高位合成方法では、各演算器は一つの制御ステップでの
み動作する必要がある。そのため、表７のようなスケジ
ューリング結果に対しては、正しい制御論理を生成する
ことができない。

【００８２】そこで、制御論理の生成方式を以下のよう
に変更する。スケジューリングで求められた制御ステッ
プの個数を（Ｎ＋１）個とする。また、遅延時間が最長
の演算器に必要なクロック周期をｍ周期とする。さら
に、Ｌ＝ra（Ｎ／ｍ）とする。ただし、ra（ａ）は、実
数ａの少数点以下を切り上げた整数を意味する。

【００８３】この時、（２ｍＬ−ｍ＋２）の状態を用意
する。これらの状態は、(1) 初期値設定、(2) 初期判
断、(3) パイプラインの導入部、(4) フル・パイプライ
ン動作部、(5) パイプライン導出部のブロックに分割で
きる。

【００８４】初期値設定と初期判断のブロックについて
は、図７の工程Ｓ２７と同様に、ステート０は、初期値
設定ブロックである。ここでは、カウンタに対応するレ
ジスタに初期値を設定する。設定に必要なセレクタとレ
ジスタへの制御信号を発生する。次状態は、ステート１
とする。

【００８５】ステート１は、初期判断ブロックである。
これは、ループを一度も実行しないケースを想定してい
る。この状態においては、ループの脱出条件判定を行な
う演算器が動作する。これらの演算器に対する制御信号
が必要ならその制御信号を発生する。図８の例では、不
要であるため、制御信号は生成しない。次状態は、ルー
プの条件判定の演算器の出力が真(1) ならステート２と
し、偽(0) なら、終状態（ＥＮＤ）とする。

【００８６】ステート２からステートｍＬ−ｍ＋１まで
は、パイプライン導入部である。ステート２からステー
トｍＬ−ｍ＋１の中の任意のステートｉ＋１（ｉ＝１，
２，…，ｍＬ−ｍ）に対する制御論理は以下のように定
まる。ｔ＝ｉ mod ｍとする。このとき、スケジュー
リング結果のステップｔ，ｔ＋ｍ，ｔ＋２ｍ，…，ｉの
制御ステップに関わる演算器、レジスタ、セレクタに対
して、必要な制御信号を生成する。次状態については、
ｔが０の時とそれ以外の時で異なる。ｔが０の時はルー
プの条件判定の演算器の出力が真(1) ならステートｉ＋
１とし、偽(0)なら、ステートｍＬ＋２とする。ｔが０
以外の時は、ループの条件判定の演算器の出力とは無関
係にステートｉ＋１とする。

【００８７】ステートｍＬ−ｍ＋２からステートｍＬ＋
１は、フル・パイプライン動作部である。ステートｍＬ
−ｍ＋２＋ｉ（ｉ＝０，１，…，ｍ−１）では、ｓ mo
dｍ≡ｉとなるようなステップｓの制御ステップに関わ
る演算器、レジスタ、セレクタに対して、必要な制御信
号を生成する。次状態については、ｉがｍ−１の時は、
ループの条件判定の演算器の出力が真(1)ならステート
ｍＬ−ｍ＋２とし、偽(0)なら、ステートｍＬ＋２とす
る。ｉがｍ−１以外の時は、常にステートｍＬ−ｍ＋２
＋ｉ＋１とする。

【００８８】ステートｍＬ＋２からステート２ｍＬ−ｍ
＋１、までは、パイプライン導出部である。ステートｍ
Ｌ＋ｉ＋１（ｉ＝１，２，…，ｍＬ−ｍ）に対する制御
論理は以下のように定まる。ｔ＝ｉ mod ｍとする。
このときスケジューリング結果のステップｉ，ｉ＋ｍ，
ｉ＋２ｍ，…，ｍＬ−ｍ＋２＋ｔの制御ステップに関わ
る演算器、レジスタ、セレクタに対して、必要な制御信
号を生成する。次状態は、ステート２ｍＬ−ｍ＋１以外
の状態では、ステートｍＬ＋ｉ＋２とし、ステート２ｍ
Ｌ−ｍ＋１の状態では、終状態（ＥＮＤ）とする。

【００８９】

【表８】

【００９０】

【表９】

【００９１】表８、表９に表７のスケジューリングに対
して、上記の手順を適用したとき得られる制御論理を示
す。この例では、Ｎ＝５，ｍ＝２，Ｌ＝３となる。従っ
て、ステップ２〜５がパイプライン導入、ステップ６〜
７がフル・パイプライン部、ステップ８〜１１がパイプ
ライン導出部となる。

【００９２】上記の方法では、フル・パイプライン部に
おいて、ｍ個の状態でもってループを構成している。こ
のループを構成する状態数をパイプラインピッチと呼
ぶ。図６、図７を用いて説明した方法では、パイプライ
ンピッチが１であったため、フル・パイプラインの状態
では、スループットとしては、１クロックあたり１ルー
プの動作が処理されていた。一方、この方法によれば、
ｍクロックあたり１ループの動作が処理されている。従
って、スループットが低下したパイプラインアーキテク
チャが合成されることとなる。

【００９３】実施例４．次に、この発明の第４実施例に
よる高位合成方法について説明する。第１実施例による
高位合成方法では、グラフ中の各演算器に一対一に対応
する演算器を用意する必要がある。これが不可能な場合
には適用できない。そこで、一部の演算器を共有して
も、パイプラインピッチを増やすことにより、第１実施
例の高位合成方法を適用可能とする方式に関するもので
ある。

【００９４】ここでは、２つの加算（Ｅ２，Ｅ３）に対
して１つの加算器が割り付けることを考える。そのた
め、図５のＣＤＧに対して、表１０のようなリソースバ
インディングを行ったとする。

【００９５】

【表１０】

【００９６】表１１に、このようなリソースバインディ
ングに対するスケジューリングの例を示す。

【００９７】

【表１１】

【００９８】１つの演算器を、複数の演算にて共有する
ために、制御ステップをずらして動作するようにスケジ
ューリングをする。第１実施例の高位合成方法では、各
演算器は一つの制御ステップでのみ動作する必要があ
る。このようなスケジューリング結果に対しては、正し
い制御論理を生成することができない。

【００９９】このような場合においても、スケジューリ
ング方式を変更し、さらにこの発明の第３実施例による
高位合成方法の制御論理の生成方式を用いることによ
り、パイプラインアーキテクチャが合成可能となる。

【０１００】スケジューリング方式の変更点は、スケジ
ューリングに次のような制限を設けることである。一つ
の演算器に割り付けられた演算の最大数をｍとする。ま
た、ある演算器が動作する制御ステップをＳ1，Ｓ2,
…，Ｓｋ（ｋ≦ｍ）とする。このとき、Ｓi mod ｍ
と、Ｓj mod ｍとは等しくないという制限を設けて、
スケジューリングを行なう。ただし、ｉ，ｊ＝１，２，
…，ｋとして、ｉとｊは等しくないものとする。

【０１０１】そして、共有する加算器に入力されるデー
タの切り替えを行うセレクタを新たに設ける。このセレ
クタは、制御論理によって、ステップ１とステップ２で
その切り替えを行う。

【０１０２】

【表１２】

【０１０３】

【表１３】

【０１０４】表１２及び表１３並びに図１１に、表１０
のリソースバインディングと表１１のスケジューリング
に対して、リソース接続と制御論理の生成を行ない、パ
イプラインアーキテクチャ合成した結果を示す。図１１
において、セレクタ２８が新たにつけ加えられたセレク
タであり、それによって、加算器２３を共有化してい
る。

【０１０５】実施例５．次に、この発明の第５実施例の
高位合成方法について説明する。第１実施例の高位合成
方法では、演算器間に制御ステップの差異分の段数のパ
イプラインレジスタが生成される。しかし、差異が大き
い場合、パイプラインレジスタを用いてデータを保持す
るより、必要な時点で再計算した方が良い場合がある。
このような場合に、データパス構造の構成に変更を加え
る工程を追加する。

【０１０６】図８のデータパス構造には、Adr，Adr
（１），Adr（２）と続くパイプラインレジスタが存在
する。この例では、３サイクル前のi＋baseの演算結果
の値を保持するために、パイプラインレジスタが作られ
ている。しかし、ｉは１サイクルに１インクリメントさ
れているので、３サイクル前のi＋baseの値は、現在の
加算器の出力から、３を減じることによって求めること
もできる。もし、２段のパイプラインレジスタ（１段目
のパイプラインレジスタは、消去できない。）を設ける
よりも、１つの演算器を導入して値を再計算した方がＬ
ＳＩの面積（コスト）が小さくなる場合、パイプライン
レジスタを設けずに減算器を新設する。コンピュータに
よってコスト計算を行いながら高位合成を行うことは、
従来から実施されている。

【０１０７】図１２に、図８のデータパス構造のパイプ
ラインレジスタを再計算モジュールで置換した例を示
す。図１２において、２９が減算器である。減算器２９
によって、レジスタｒ６に記憶されている値からレジス
タｒ１３に記憶されている値を引くことによって、出力
装置２７に対して、レジスタｒ６が、３ステップ前に保
持していた値を与えることができる。

【０１０８】なお、ここでは、ステップ毎に１ずつ増加
する値を保持する場合について示したが、ステップ毎に
値が減少する場合であってもよく、また、他の規則によ
って値が変わる場合であっても同様の効果を奏する。

【０１０９】次に、この発明の高位合成方法の全体の流
れについて説明する。高位合成方法は、ハードウェア記
述言語を用いた、動作レベルの記述を入力し、論理合成
ツールが直接読み込み可能なレジスタトランスファレベ
ルのハードウェア記述言語による記述を出力する。図１
３は、この発明の高位合成方法の手順を示すフローチャ
ートである。

【０１１０】工程Ｓ３１において、動作レベルのハード
ウェア記述言語で表現された動作記述を入力し、オペレ
ーション系列へと変換する。工程Ｓ３２において、オペ
レーション系列からＣＤＧを生成する。工程Ｓ３３にお
いて、第１実施例と同様に、パイプライン状の実行が必
要な記述部に対して、パイプライン状の実行が可能な形
態へと、ＣＤＧを変形する。

【０１１１】工程Ｓ３４において、変形されたＣＤＧに
基づき、第１実施例ないし第５実施例の工程を適用し
て、パイプラインアーキテクチャを合成する。工程Ｓ３
５において、パイプライン状の実行が不要な記述部に対
して、従来方式にて、アーキテクチャを合成する。この
時、工程Ｓ３４で得られたアーキテクチャ中の演算器を
共有してもよい。最後に、工程Ｓ３６において、合成さ
れたアーキテクチャを、論理合成ツールが直接読み込む
ことのできる。レジスタ・トランスファ・レベルのハー
ドウェア記述言語による記述として出力する。

【０１１２】実施例６．次に、この発明の第６実施例に
よる高位合成方法について説明する。ループ記述を、コ
ントロールフローグラフと、データ依存グラフに変換す
る時、通常は、一つの演算子に対して、データ依存グラ
フ上の１つのノードが生成される。しかし、複雑な演算
を実行するゲート回路をユーザが設計し、それに対応す
る演算子をユーザが追加したい場合がありうる。第６実
施例の高位合成方法は、これを容易に可能とする手法に
関わるものである。

【０１１３】ループ動作を含むハードウェアの動作を記
述するのに適当な言語として、ＶＨＤＬ，Verilog −Ｈ
ＤＬ等のハードウェア記述言語が考えられる。これらの
言語には、複数の入力データを与え、１つの出力を返す
関数（function）文がある。

【０１１４】通常は、この関数文の内部動作まで解析
し、演算子レベルにまで分解してＣＤＧを生成する。図
１４は、Verilog −ＨＤＬ記述からデータ依存グラフへ
の通常の変換を示す図である。Verilog −ＨＤＬ記述４
０は、データ依存グラフ５０に変換される際、一塊の関
数５０ａも演算子のレベルで展開して作成されている。

【０１１５】しかし、変換ツールへの特殊な指示子をコ
メント文として挿入するようにすることで、この関数を
新しいユーザ定義演算子とみなすようにする。

【０１１６】これにより、容易に新しいユーザ定義演算
子を増やすことができる。図１５に、Verilog-ＨＤＬで
のユーザ定義演算子の例を示す。まず、ｆｕｎｃ６０と
いうユーザ定義演算子をコンピュータにあらかじめ登録
しておく。そして、Verilog−ＨＤＬ記述４５を作成す
る際に、”／＊ＵｓｅｒＤｅｆｉｎｅｄＦｕｎｃｔｉｏ
ｎ＊／”という、ユーザ定義演算子の使用を宣言する文
を挿入する。そうすることで、データ依存グラフ作成の
際も、ｆｕｎｃという関数を一つのノードに割り付ける
ことができる。ｆｕｎｃという関数に対応する回路は、
予めコンピュータに登録されているため、設計者が意図
した結果が得られ、性能の良いＬＳＩの設計が可能にな
る。

【０１１７】実施例７．次に、この発明の第７実施例に
よる高位合成方法について説明する。第７実施例の高位
合成方法は、入力記述を自動修正し、ループ回数を削減
することで、処理速度とリソース数のトレードオフを達
成する手法に関するものである。

【０１１８】合成されたパイプラインアーキテクチャ
は、ループ部の動作にＮ＋α（Ｎはループ回数、αは定
数）サイクル必要とする。従って処理の高速化を図るた
めには、ループ回数を削減すればよい。

【０１１９】ループ回数を削減する単純な方法は、数回
分のループを１回分に展開することである。例えば、第
１実施例の高位合成方法において、２回分のループの記
述を１回分に展開する工程をさらに追加することで、ル
ープは、Ｎ／２＋β（Ｎはループ回数、βは定数）サイ
クルとなり、処理速度は、約２倍となる。数３に展開前
の記述を、数４に展開後の記述を示す。

【０１２０】

【数３】

【０１２１】

【数４】

【０１２２】なお、上記各実施例は、それぞれ組み合わ
せて用いることもでき、その場合にも、それぞれの固有
の効果を失うことはない。

【０１２３】

【発明の効果】以上のように、請求項１記載の発明の自
動高位合成方法によれば、前のループの動作完了を待た
ずに、次のループの動作が実行可能な形態を示す新たな
コントロールフローグラフ及びデータ依存グラフへと変
形する変形工程を備えているので、新たなコントロール
フローグラフ及びデータ依存グラフを用いて、並列度の
高いパイプラインアーキテクチャを自動的に合成できる
という効果がある。

【０１２４】請求項２記載の発明の自動高位合成方法に
よれば、前のループの動作完了を待たずに、次のループ
の動作が実行可能な形態を示す新たなコントロールフロ
ーグラフ及びデータ依存グラフへと変形する変形工程を
容易に実現することができるという効果がある。

【０１２５】請求項３記載の発明の自動高位合成方法に
よれば、前のループの動作完了を待たずに、次のループ
の動作が実行可能な形態を示す新たなコントロールフロ
ーグラフ及びデータ依存グラフを用いて、演算器が空き
次第、次のループのデータを投入することにより、ルー
プ動作をパイプライン状に実行するための演算器の制御
理論及びデータパス構造を容易に得ることができるとい
う効果がある。

【０１２６】請求項４記載の発明の自動高位合成方法に
よれば、計算機において、演算器が空き次第、次のルー
プのデータを投入することにより、ループ動作をパイプ
ライン状に実行するための前記演算器の制御論理及びデ
ータパス構造を自動生成する生成工程を容易に実現でき
るという効果がある。

【０１２７】請求項５記載の発明の自動高位合成方法に
よれば、演算器をラッチで分離されたパイプライン演算
器としてモデル化することによって、１クロック周期以
上の遅延を有する演算器をパイプラインアーキテクチャ
において使用できるようにすることができるという効果
がある。

【０１２８】請求項６記載の発明の自動高位合成方法に
よれば、パイプラインピッチを増やすことによって、１
クロック周期以上の遅延を有する演算器をパイプライン
アーキテクチャにおいて使用できるようにすることがで
きるという効果がある。

【０１２９】請求項７記載の発明の自動高位合成方法に
よれば、一部の演算器を共有にすることによって、ＬＳ
Ｉの規模を縮小することがきてるという効果がある。

【０１３０】請求項８記載の発明の自動高位合成方法に
よれば、パイプラインレジスタに換えて所定の演算を行
う回路を用いて、ＬＳＩのサイズを縮小できるという効
果がある。

【０１３１】請求項９記載の発明の自動高位合成方法に
よれば、入力を動作レベルのハードウェア記述言語で行
って、レジスタトランスファレベルのハードウェア記述
言語で記述されたパイプラインアーキテクチャを得るこ
とができるという効果がある。

【０１３２】請求項１０記載の発明の自動高位合成方法
によれば、ユーザが新たに演算器を登録することがで
き、より性能の良いパイプラインアーキテクチャを構成
することができるという効果がある。

【０１３３】請求項１１記載の発明の自動高位合成方法
によれば、展開したループを用いてパイプラインアーキ
テクチャを生成することができ、ループの回数を減らし
て処理速度の速いＬＳＩを得ることができるという効果
がある。

【図面の簡単な説明】

【図１】ループの実行状態を示す概念図である。

【図２】ループの非依存部の動作をパイプライン状に
実行する各ノードの動作を示す概念図である。

【図３】コントロールフローグラフとデータ依存グラ
フの変形を行なう手順を示すフローチャートである。

【図４】コントロールフローグラフとデータ依存グラ
フの変形を行なう手順を示すフローチャートである。

【図５】パイプライン状の実行が可能な形態のコント
ロールフローグラフとデータ依存グラフである。

【図６】パイプラインアーキテクチャを合成する手続
のフローチャートである。

【図７】パイプラインアーキテクチャを合成する手続
のフローチャートである。

【図８】パイプラインアーキテクチャ合成用のリソー
ス接続結果を示すブロック図である。

【図９】１クロック周期以上の遅延時間をもつ演算器
を示す概念図である。

【図１０】１クロック周期以上の遅延時間をもつパイ
プライン演算器を示す概念図である。

【図１１】演算器を共有化した場合のパイプラインア
ーキテクチャを示すブロック図である。

【図１２】パイプラインレジスタの再計算モジュール
での置換を示すブロック図である。

【図１３】パイプラインアーキテクチャを合成する高
位合成方法全体の流れを示すフローチャートである。

【図１４】関数を構成する演算子の記述の変換を説明
するための図である。

【図１５】ユーザ定義演算子の記述の変換を説明する
ための図である。

【図１６】従来の高位合成方法の手順を示すフローチ
ャートである。

【図１７】数１のループ記述に対応したコントロール
フローグラフとデータ依存グラフである。

【図１８】従来の高位合成方法により合成されるデー
タパス構造を示すブロック図である。

【図１９】従来の高位合成方法により合成されたアー
キテクチャにおける演算器の動作状況を示す図である。

【図２０】従来の高位合成方法により合成されたコン
トロールグラフとデータ依存グラフである。

【符号の説明】

１〜５ブロック、ｒ１〜ｒ１２レジスタ、２０，２
８セレクタ、２１比較器、２２制御論理回路、２
３，２４加算器、２５入力装置、２６乗算器、２
７出力装置。

Claims

【特許請求の範囲】

【請求項１】ループ記述に対応したコントロールフロ
ーグラフ及びデータ依存グラフを準備する工程と、計算機を用いて、自動的に、前記ループ記述に対応した
コントロールフローグラフ及び前記データ依存グラフ
を、前のループの動作完了を待たずに、次のループの動
作が実行可能な形態を示す新たなコントロールフローグ
ラフ及びデータ依存グラフへと変形する変形工程とを備
える、自動高位合成方法。
【請求項２】前記変形工程は、前記ループ記述の内部動作を表す前記データ依存グラフ
の入力変数を要素とする第１の集合と、前記データ依存
グラフの出力変数を要素とする第２の集合とを生成する
工程と、前記第１の集合と前記第２の集合との積集合を生成する
工程と、前記積集合に属する出力変数を出力するノードから、前
記データ依存グラフを入力側へトレースして、前記出力
変数を出力するために必要な演算を行う第１のノードと
それ以外の演算を行う第２のノードとに分離抽出する工
程と、前記新たなデータ依存グラフとして、前記第１のノード
からなる第１のデータ依存グラフと前記第２のノードか
らなる第２のデータ依存グラフとを生成するとともに、
前記新たなコントロールフローグラフとして、前記第１
及び第２のデータ依存グラフの実行手順を規定するコン
トロールフローグラフを生成する工程とを含む、請求項
１記載の自動高位合成方法。
【請求項３】前記計算機に準備した演算器のデータの
中から、前記新たなデータ依存グラフ中の全ての前記ノ
ードにそれぞれ一対一に対応する演算器のデータを関連
づけるバインディング工程と、前記計算機において、前記演算器が空き次第、次のルー
プのデータを投入することにより、ループ動作をパイプ
ライン状に実行するための前記演算器の制御論理及びデ
ータパス構造を自動生成する生成工程とをさらに備え
る、請求項１または請求項２記載の自動高位合成方法。
【請求項４】前記生成工程は、前記ループの脱出条件を判定するノードを第１のステッ
プに割り付ける第１のスケジューリング工程と、前記第１のノードに対応する前記演算器について、前記
第１のデータ依存グラフの制約に基づいて、第２のステ
ップ以降に順に割り付け、制御ステップの決定を行う第
２のスケジューリング工程と、前記第２のノードに対応する前記演算器について、前記
第２のデータ依存グラフの制約に基づいて、制御ステッ
プの決定を行う第３のスケジューリング工程と、接続すべき前記演算器の出力と入力の前記制御ステップ
が異なっているときには、その差異段数と等しい数のパ
イプラインレジスタを挿入した後に、差異段数がないと
きにはそのまま通常のリソース接続を行うリソース接続
工程とを備える、請求項３記載の自動高位合成方法。
【請求項５】前記演算器の遅延値が１クロック周期以
上の場合に、前記演算器をラッチで分離されたパイプラ
イン演算器としてモデル化する工程をさらに備える、請
求項３または請求項４記載の自動高位合成方法。
【請求項６】前記生成工程は、遅延値が１クロック周
期以上の前記演算器に対応して一つの前記ループの処理
を完了するために必要な工程数であるパイプラインピッ
チを増やす工程を含むことを特徴とする、請求項３ない
し請求項５のいずれかに記載の自動高位合成方法。
【請求項７】前記生成工程は、一つの前記ループの処
理を完了するために必要な工程数であるパイプラインピ
ッチを増やすとともに複数の前記ノードにおいて一部の
演算器を共有させる工程を含むことを特徴とする、請求
項３ないし請求項６のいずれかに記載の自動高位合成方
法。
【請求項８】前記新たなコントロールフローグラフ及
びデータ依存グラフによって表される回路の一部のパイ
プラインレジスタの占有面積と前記パイプラインレジス
タによって与えられる値を出力する所定の演算を行う回
路の占有面積とを比較する比較工程と、前記比較工程によって、前記所定の演算を行う回路を用
いる方が回路面積を小さくできると判断された場合に、
前記パイプラインレジスタを前記所定の演算を行う回路
に置換する置換工程とをさらに備える、請求項３ないし
請求項７のいずれかに記載の自動高位合成方法。
【請求項９】前記ループ記述に対応したコントロール
フローグラフ及びデータ依存グラフを準備する工程は、
前記コントロールフローグラフ及びデータ依存グラフで
表すべき回路を表現した動作レベルのハードウェア記述
言語による記述を入力する工程を含み、前記変形工程で変形された前記新たなコントロールフロ
ーグラフ及びデータ依存グラフを表現した、論理合成ツ
ールが直接処理可能なレジスタトランスファレベルのハ
ードウェア記述言語による記述を出力する工程をさらに
備える、請求項１ないし請求項８のいずれかに記載の自
動高位合成方法。
【請求項１０】複数の演算によって構成される一つ
の関数を表す新たな演算器を追加登録する工程と、前記新たな演算器を他の前記演算器と同様に処理するた
めに、前記動作レベルのハードウェア記述言語で特殊な
コメントを挿入する工程と、をさらに備える、請求項９
記載の自動高位合成方法。
【請求項１１】前記ループ記述で表現されたループの
うち複数回分のループを、１回分のループとして表現す
るループ記述に自動展開する工程をさらに備える、請求
項９記載の自動高位合成方法。