JPH05143667A - 論理シミユレーシヨン方式 - Google Patents
論理シミユレーシヨン方式Info
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- JPH05143667A JPH05143667A JP3304461A JP30446191A JPH05143667A JP H05143667 A JPH05143667 A JP H05143667A JP 3304461 A JP3304461 A JP 3304461A JP 30446191 A JP30446191 A JP 30446191A JP H05143667 A JPH05143667 A JP H05143667A
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- event
- gate
- simulation
- flip
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【目的】ゼロディレイ，クロック同期式の論理シミュレ
ーションにおいて、クロック間のイベントを抑止するこ
とにより高速化をはかる。 【構成】本発明による論理シミュレーション方式は、ネ
ットリストを作成する第１のステップと、イベント伝搬
抑止ゲートを抽出する第２のステップと、論理シミュレ
ーションの実行を行う第３のステップから構成し、第３
のステップにおいて当該フリップフロップの評価時刻１
０２まで処理を保留１０７し、評価不要なイベントの処
理を抑止する。 【効果】本発明による論理シミュレーション方式によ
り、フリップフロップに影響を与える最も前段のゲート
素子においてイベントを保留し、フリップフロップのク
ロック変化時に一度だけ保留したイベントを評価するこ
とにより、シミュレーション結果に影響のないイベント
を大幅に抑止し、高速な論理シミュレーションを実現す
る。
ーションにおいて、クロック間のイベントを抑止するこ
とにより高速化をはかる。 【構成】本発明による論理シミュレーション方式は、ネ
ットリストを作成する第１のステップと、イベント伝搬
抑止ゲートを抽出する第２のステップと、論理シミュレ
ーションの実行を行う第３のステップから構成し、第３
のステップにおいて当該フリップフロップの評価時刻１
０２まで処理を保留１０７し、評価不要なイベントの処
理を抑止する。 【効果】本発明による論理シミュレーション方式によ
り、フリップフロップに影響を与える最も前段のゲート
素子においてイベントを保留し、フリップフロップのク
ロック変化時に一度だけ保留したイベントを評価するこ
とにより、シミュレーション結果に影響のないイベント
を大幅に抑止し、高速な論理シミュレーションを実現す
る。
Description
【０００１】
【産業上の利用分野】本発明は、処理装置の論理検証に
用いる論理シミュレーションに係り、特に、素子ディレ
イをゼロとして高速のシミュレーションを行うクロック
同期方式の論理シミュレーションにおける高速化に関す
るものである。
用いる論理シミュレーションに係り、特に、素子ディレ
イをゼロとして高速のシミュレーションを行うクロック
同期方式の論理シミュレーションにおける高速化に関す
るものである。
【０００２】
【従来の技術】近年の半導体集積回路における集積度の
増大に伴い、コンピュータを利用した検証方法が取り入
れられている。このような、コンピュータを利用した検
証方法として、最もよく用いられているのが論理シミュ
レーションである。論理シミュレーションは、設計対象
となる集積回路を記述したネットリストと、シミュレー
ション実行制御データを入力し、その結果として集積回
路の動作を表すタイムチャートを出力する。集積回路の
設計者は、このタイムチャートの内容を確認することに
より、集積回路の検証を行うことができる。
増大に伴い、コンピュータを利用した検証方法が取り入
れられている。このような、コンピュータを利用した検
証方法として、最もよく用いられているのが論理シミュ
レーションである。論理シミュレーションは、設計対象
となる集積回路を記述したネットリストと、シミュレー
ション実行制御データを入力し、その結果として集積回
路の動作を表すタイムチャートを出力する。集積回路の
設計者は、このタイムチャートの内容を確認することに
より、集積回路の検証を行うことができる。
【０００３】最もよく利用される論理シミュレーション
の手法としては、ＡＮＤ，ＯＲなどのゲート素子，フリ
ップフロップ，ＲＯＭ，ＲＡＭ等のメモリ素子を構成要
素とするゲートレベル論理シミュレーションがある。
の手法としては、ＡＮＤ，ＯＲなどのゲート素子，フリ
ップフロップ，ＲＯＭ，ＲＡＭ等のメモリ素子を構成要
素とするゲートレベル論理シミュレーションがある。
【０００４】近年、論理回路の回路規模の増大に伴い、
論理シミュレーションのターンアラウンドタイムが増大
し、論理検証期間の増大が問題となっている。この問題
に対処するためには、より高速な論理シミュレーション
の実現が必要である。一つの方法として、素子ディレイ
をゼロとし、クロックに同期したシミュレーションを行
う方法が知られている。０ディレイ，クロック同期式の
シミュレーションを応用し、シミュレーション精度を向
上させた公知例としては、特開平2−205936 号や特開平
3−99372号がある。
論理シミュレーションのターンアラウンドタイムが増大
し、論理検証期間の増大が問題となっている。この問題
に対処するためには、より高速な論理シミュレーション
の実現が必要である。一つの方法として、素子ディレイ
をゼロとし、クロックに同期したシミュレーションを行
う方法が知られている。０ディレイ，クロック同期式の
シミュレーションを応用し、シミュレーション精度を向
上させた公知例としては、特開平2−205936 号や特開平
3−99372号がある。
【０００５】
【発明が解決しようとする課題】クロックに同期して論
理シミュレーションを行う方式においては、フリップフ
ロップとフリップフロップの間のゲート素子のディレイ
をゼロとして取扱い、タイミングは考慮しないため、ゲ
ート素子の出力タイミングの確認はできず、設計者の確
認の対象となるのは主にフリップフロップの出力であ
る。フリップフロップの出力が変化するのは、当該フリ
ップフロップのクロックが変化したときのみである。即
ち、フリップフロップのクロックの間に発生する当該フ
リップフロップの入力側に存在するゲート素子のイベン
トの中には当該フリップフロップには影響を与えない無
効なイベントが存在し、論理シミュレーションの処理性
能の妨げとなっている。
理シミュレーションを行う方式においては、フリップフ
ロップとフリップフロップの間のゲート素子のディレイ
をゼロとして取扱い、タイミングは考慮しないため、ゲ
ート素子の出力タイミングの確認はできず、設計者の確
認の対象となるのは主にフリップフロップの出力であ
る。フリップフロップの出力が変化するのは、当該フリ
ップフロップのクロックが変化したときのみである。即
ち、フリップフロップのクロックの間に発生する当該フ
リップフロップの入力側に存在するゲート素子のイベン
トの中には当該フリップフロップには影響を与えない無
効なイベントが存在し、論理シミュレーションの処理性
能の妨げとなっている。
【０００６】
【課題を解決するための手段】本発明による論理シミュ
レーション方式では、フリップフロップのクロック変化
時まで、フリップフロップのなるべく前段のゲート素子
においてイベントを保留し、フリップフロップのクロッ
ク変化時に一度だけ保留したイベントを評価することに
より、前記の無効なイベントを抑止し、高速な論理シミ
ュレーションを実現することができる。
レーション方式では、フリップフロップのクロック変化
時まで、フリップフロップのなるべく前段のゲート素子
においてイベントを保留し、フリップフロップのクロッ
ク変化時に一度だけ保留したイベントを評価することに
より、前記の無効なイベントを抑止し、高速な論理シミ
ュレーションを実現することができる。
【０００７】
【作用】本発明による論理シミュレーション方式では、
あらかじめシミュレーション対象の論理回路のゲート素
子に対し、特定のフリップフロップだけに影響を与える
ゲート素子群をフリップフロップ毎に抽出しておく。論
理シミュレーションの実行時には、まず前記抽出された
ゲート素子群に伝搬したイベントを一旦保留する。次
に、当該フリップフロップのクロック変化時刻に達した
時に保留したイベントを評価し、順次ファンアウト先に
伝搬させ、当該フリップフロップの入力値を求め、フリ
ップフロップの出力値を決定する。本方式により、当該
フリップフロップの評価時刻までに、前記抽出ゲート素
子群に伝搬したイベントが複数であっても、評価は一度
だけで済み無効なイベントを抑止することが可能とな
る。
あらかじめシミュレーション対象の論理回路のゲート素
子に対し、特定のフリップフロップだけに影響を与える
ゲート素子群をフリップフロップ毎に抽出しておく。論
理シミュレーションの実行時には、まず前記抽出された
ゲート素子群に伝搬したイベントを一旦保留する。次
に、当該フリップフロップのクロック変化時刻に達した
時に保留したイベントを評価し、順次ファンアウト先に
伝搬させ、当該フリップフロップの入力値を求め、フリ
ップフロップの出力値を決定する。本方式により、当該
フリップフロップの評価時刻までに、前記抽出ゲート素
子群に伝搬したイベントが複数であっても、評価は一度
だけで済み無効なイベントを抑止することが可能とな
る。
【０００８】
【実施例】以下本発明の実施例を、図面を用いて詳細に
説明する。
説明する。
【０００９】図５は、本発明による論理シミュレーショ
ンの対象となる論理回路図である。本論理回路は、フリ
ップフロップ（以下ＦＦと称する）Ｌ１（５０１），Ｌ
２（５０２），Ｌ３（５０３），Ｌ４（５１１），Ｌ５
（５１２）と３つのＡＮＤ回路Ｇ１（５０５），Ｇ２
（５０６），Ｇ３（５０７）と２つのＯＲ回路Ｇ４（５
０８），Ｇ５（５０９）から構成される。各ＦＦはそれ
ぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３のクロック信号により起
動されるものとする。
ンの対象となる論理回路図である。本論理回路は、フリ
ップフロップ（以下ＦＦと称する）Ｌ１（５０１），Ｌ
２（５０２），Ｌ３（５０３），Ｌ４（５１１），Ｌ５
（５１２）と３つのＡＮＤ回路Ｇ１（５０５），Ｇ２
（５０６），Ｇ３（５０７）と２つのＯＲ回路Ｇ４（５
０８），Ｇ５（５０９）から構成される。各ＦＦはそれ
ぞれ、Ｔ０，Ｔ１，Ｔ２，Ｔ３のクロック信号により起
動されるものとする。
【００１０】本発明によるシミュレーション方式では、
ＦＦ等のメモリ素子（以下ではすべてＦＦと称する）と
ＡＮＤ，ＯＲ等の通常ゲートを区分し、ＦＦの間に位置
する通常ゲートについては、その出力値がある特定のＦ
Ｆ（例：ＦＦ５１１）だけに影響を与える可能性を持つ
ゲート素子のグループ（５０４，５０９）と、複数のＦ
Ｆに影響を与える可能性を持つゲート素子（５０６）と
に分類し処理する。前者の素子グループの評価は当該Ｆ
Ｆのクロック変化時刻のみ評価を行えばよい。後者の素
子グループの評価は、複数のファンアウト先のＦＦの評
価タイミングに対応するため、従来通り、イベント伝搬
毎に評価する。
ＦＦ等のメモリ素子（以下ではすべてＦＦと称する）と
ＡＮＤ，ＯＲ等の通常ゲートを区分し、ＦＦの間に位置
する通常ゲートについては、その出力値がある特定のＦ
Ｆ（例：ＦＦ５１１）だけに影響を与える可能性を持つ
ゲート素子のグループ（５０４，５０９）と、複数のＦ
Ｆに影響を与える可能性を持つゲート素子（５０６）と
に分類し処理する。前者の素子グループの評価は当該Ｆ
Ｆのクロック変化時刻のみ評価を行えばよい。後者の素
子グループの評価は、複数のファンアウト先のＦＦの評
価タイミングに対応するため、従来通り、イベント伝搬
毎に評価する。
【００１１】図４は、図５の論理回路の動作の一例を示
すタイムチャートである。クロックＴ０，Ｔ１，Ｔ２は
それぞれ時刻ｔａ，ｔｂ，ｔｃにおいて変化するものと
する。先ず、時刻ｔａにおいて、クロックＴ０が変化す
ることによりＬ１（FF501）が１に、時刻ｔｂにおいて
クロックＴ１が変化することによりＬ３(ＦＦ５０３)が
０に変化する。また、Ｌ２（ＦＦ５０２）は０のまま、
出力値は変化しないものとする。以下、図４のタイムチ
ャートを順を追って説明する。
すタイムチャートである。クロックＴ０，Ｔ１，Ｔ２は
それぞれ時刻ｔａ，ｔｂ，ｔｃにおいて変化するものと
する。先ず、時刻ｔａにおいて、クロックＴ０が変化す
ることによりＬ１（FF501）が１に、時刻ｔｂにおいて
クロックＴ１が変化することによりＬ３(ＦＦ５０３)が
０に変化する。また、Ｌ２（ＦＦ５０２）は０のまま、
出力値は変化しないものとする。以下、図４のタイムチ
ャートを順を追って説明する。
【００１２】（１）時刻ｔａでのＬ１（ＦＦ５０１）の
変化により、Ｇ１（ＡＮＤ５０５）の出力は１となる。
（４０７） （２）同時に、Ｇ４（ＯＲ５０８）の出力も１となる。
（４０９） （３）時刻ｔｂにおいてＬ３（ＦＦ５０３）の信号値変
化によりＧ２（AND506）の出力は０となる。（４０７） （４）同時に、Ｇ４（ＯＲ５０８）の出力も０となる。
（４０９） （５）時刻ｔｃにおいて、Ｌ４（ＦＦ５１１）の入力、
即ちＧ４（ＯＲ５０８） の出力値には、前回のＴ２のクロック変化時ｔ０から変
化がないので、出力値は変化しない。
変化により、Ｇ１（ＡＮＤ５０５）の出力は１となる。
（４０７） （２）同時に、Ｇ４（ＯＲ５０８）の出力も１となる。
（４０９） （３）時刻ｔｂにおいてＬ３（ＦＦ５０３）の信号値変
化によりＧ２（AND506）の出力は０となる。（４０７） （４）同時に、Ｇ４（ＯＲ５０８）の出力も０となる。
（４０９） （５）時刻ｔｃにおいて、Ｌ４（ＦＦ５１１）の入力、
即ちＧ４（ＯＲ５０８） の出力値には、前回のＴ２のクロック変化時ｔ０から変
化がないので、出力値は変化しない。
【００１３】上記シミュレーションの例では、Ｇ１（Ａ
ＮＤ５０５）、およびＧ４（OR508)に合計４回のイベン
トが発生するが、Ｌ４（ＦＦ５１１）以降の回路には影
響を与えない無駄なイベントであることがわかる。本発
明の目的は、前記の無駄なイベントを抑止することにあ
る。
ＮＤ５０５）、およびＧ４（OR508)に合計４回のイベン
トが発生するが、Ｌ４（ＦＦ５１１）以降の回路には影
響を与えない無駄なイベントであることがわかる。本発
明の目的は、前記の無駄なイベントを抑止することにあ
る。
【００１４】図２は、本発明による論理シミュレーショ
ンの処理フローである。
ンの処理フローである。
【００１５】本発明による論理シミュレーションは、以
下の３ステップで構成される。
下の３ステップで構成される。
【００１６】（１）ネットリストの読み込み シミュレーション対象の論理回路の記述が格納されたネ
ットリストファイルをよみ、ネットテーブルを作成す
る。（ステップ２００） （２）イベント伝搬不要ゲートの抽出 無効なイベントの処理を抑止するため、イベント伝搬を
停止するゲートの洗い出しを行う。（ステップ２０１） （３）シミュレーション実行 無効なイベントの抑止処理を行うクロック同期式のシミ
ュレーションを実行する。（ステップ２０２） 図６は、図５の論理回路図のネットリストを読み込むこ
とにより作成された、ネットテーブルの一部である。テ
ーブル６０１は、ＡＮＤゲートＧ１（５０５）に対応
し、機能名やファンイン（ＦＩＰ），ファンアウト（Ｆ
ＯＰ）先のネットテーブルへリンクするポインタ等を格
納するエントリから構成される。他のテーブル６０２，
６０３，６０４も同様にＡＮＤゲートＧ２（５０６），
ＯＲゲートＧ４（５０８），ＦＦ Ｌ４（５１１）に対
応する。ＦＦ Ｌ４（５１１）に対応するネットテーブ
ル６０４には、前記エントリ以外に当該ＦＦのみに影響
を与える最前段のゲート素子群（本例ではＧ１ ５０
５，Ｇ４ ５０８）のネットテーブル６０１，６０３へ
のポインタを格納するＭＩＰをもつ。本エントリの作成
方法、および使用方法については別途説明する。また、
クロックテーブル６０５には、当該時刻に評価するＦＦ
へのポインタＦＦＰが格納されている。
ットリストファイルをよみ、ネットテーブルを作成す
る。（ステップ２００） （２）イベント伝搬不要ゲートの抽出 無効なイベントの処理を抑止するため、イベント伝搬を
停止するゲートの洗い出しを行う。（ステップ２０１） （３）シミュレーション実行 無効なイベントの抑止処理を行うクロック同期式のシミ
ュレーションを実行する。（ステップ２０２） 図６は、図５の論理回路図のネットリストを読み込むこ
とにより作成された、ネットテーブルの一部である。テ
ーブル６０１は、ＡＮＤゲートＧ１（５０５）に対応
し、機能名やファンイン（ＦＩＰ），ファンアウト（Ｆ
ＯＰ）先のネットテーブルへリンクするポインタ等を格
納するエントリから構成される。他のテーブル６０２，
６０３，６０４も同様にＡＮＤゲートＧ２（５０６），
ＯＲゲートＧ４（５０８），ＦＦ Ｌ４（５１１）に対
応する。ＦＦ Ｌ４（５１１）に対応するネットテーブ
ル６０４には、前記エントリ以外に当該ＦＦのみに影響
を与える最前段のゲート素子群（本例ではＧ１ ５０
５，Ｇ４ ５０８）のネットテーブル６０１，６０３へ
のポインタを格納するＭＩＰをもつ。本エントリの作成
方法、および使用方法については別途説明する。また、
クロックテーブル６０５には、当該時刻に評価するＦＦ
へのポインタＦＦＰが格納されている。
【００１７】図３は、イベント伝搬不要ゲートチェック
の処理フローである。以下では図５の論理回路図を例と
し、適時他の図面を参照しながら順を追って説明する。
の処理フローである。以下では図５の論理回路図を例と
し、適時他の図面を参照しながら順を追って説明する。
【００１８】（１）ネットテーブルから先ず、ＦＦを一
個取り出す。
個取り出す。
【００１９】先ずＦＦ Ｌ４（５１１）が処理対象とな
る。ＦＦ Ｌ４（５１１）はＦＦから見たファンイン側
のゲート段数を表すレベル番号（以下Ｌｖと記す）を１
とする。（ステップ３００） （２）ファンインゲートを一段取り出す。
る。ＦＦ Ｌ４（５１１）はＦＦから見たファンイン側
のゲート段数を表すレベル番号（以下Ｌｖと記す）を１
とする。（ステップ３００） （２）ファンインゲートを一段取り出す。
【００２０】Ｌｖがすでに付加されているゲート郡のフ
ァンイン先のゲートを一段取り出す。（ステップ３０
１） （３）ファンインゲートを一個取り出す。
ァンイン先のゲートを一段取り出す。（ステップ３０
１） （３）ファンインゲートを一個取り出す。
【００２１】ファンイン側のＯＲゲートＧ４（５０８）
が対象となる。(ステップ３０２) （４）対象となったファインゲートの全ファンアウトを
チェックする。
が対象となる。(ステップ３０２) （４）対象となったファインゲートの全ファンアウトを
チェックする。
【００２２】ＯＲゲートＧ４（５０８）のファンアウト
先は、ＦＦ Ｌ４（５１１）のみであり、ＦＦ Ｌ４
（５１１）にはＬｖ＝１が付加されているため、当該ゲ
ートＧ４（５０８）のＬｖを２とする。また、Ｌｖを付
加したゲートは、ネットテーブルのイベント伝搬抑止フ
ラグＳＦ（以下ＳＦとする）を１とする。（ステップ３
０３，ステップ３０４） （５）次に、２段目のゲートである、ＡＮＤゲートＧ１
（５０５），Ｇ２（506)が処理対象となる。（ステップ
３０５，ステップ３０１） （６）ＡＮＤゲートＧ１（５０５）はＬｖ＝３となり、
ネットテーブル６０１のＳＦ＝１を設定する。ＡＮＤゲ
ートＧ２（５０６）は、ファンアウト先のＯＲゲートＧ
４（５０８）にはＬｖ＝２が設定されているものの、も
う一方のファンアウト先であるＯＲゲートＧ５（５０
９）にＬｖが設定されていないためＬｖは０とし、ネッ
トテーブル６０２のＳＦ＝０をセットする。（ステップ
３０３，３０４) （７）ステップ３０１から３０５をファンイン先にＦＦ
以外のゲートがなくなるまで繰り返す。ＦＦがもうなく
なった場合、当該ＦＦのネットテーブル６０４のＭＩＰ
に最前段のゲートのネットテーブル６０１，６０３への
ポインタをセットする。（ステップ３０６） （８）上記処理を論理シミュレーション対象論理回路内
の全ＦＦを対象に行うことにより、各ＦＦ毎に、当該Ｆ
Ｆの出力だけに影響を与えるゲート素子群を抽出するこ
とができ、その最前段のゲートと当該ＦＦのネットテー
ブルをリンクすることができる。
先は、ＦＦ Ｌ４（５１１）のみであり、ＦＦ Ｌ４
（５１１）にはＬｖ＝１が付加されているため、当該ゲ
ートＧ４（５０８）のＬｖを２とする。また、Ｌｖを付
加したゲートは、ネットテーブルのイベント伝搬抑止フ
ラグＳＦ（以下ＳＦとする）を１とする。（ステップ３
０３，ステップ３０４） （５）次に、２段目のゲートである、ＡＮＤゲートＧ１
（５０５），Ｇ２（506)が処理対象となる。（ステップ
３０５，ステップ３０１） （６）ＡＮＤゲートＧ１（５０５）はＬｖ＝３となり、
ネットテーブル６０１のＳＦ＝１を設定する。ＡＮＤゲ
ートＧ２（５０６）は、ファンアウト先のＯＲゲートＧ
４（５０８）にはＬｖ＝２が設定されているものの、も
う一方のファンアウト先であるＯＲゲートＧ５（５０
９）にＬｖが設定されていないためＬｖは０とし、ネッ
トテーブル６０２のＳＦ＝０をセットする。（ステップ
３０３，３０４) （７）ステップ３０１から３０５をファンイン先にＦＦ
以外のゲートがなくなるまで繰り返す。ＦＦがもうなく
なった場合、当該ＦＦのネットテーブル６０４のＭＩＰ
に最前段のゲートのネットテーブル６０１，６０３への
ポインタをセットする。（ステップ３０６） （８）上記処理を論理シミュレーション対象論理回路内
の全ＦＦを対象に行うことにより、各ＦＦ毎に、当該Ｆ
Ｆの出力だけに影響を与えるゲート素子群を抽出するこ
とができ、その最前段のゲートと当該ＦＦのネットテー
ブルをリンクすることができる。
【００２３】図８は、本発明による論理シミュレーショ
ンの過程で使用するイベントテーブルの概要である。イ
ベントテーブルは、０（８０１），１（８０２）の二面
から構成される。おのおのの要素には、イベントテーブ
ルに登録されたゲートのネットテーブルのポインタが格
納される。二面のイベントテーブルは、一方を入力に、
もう一方を出力先として交互に入出力を切り替えて使用
することにより、シミュレーションを実施する。
ンの過程で使用するイベントテーブルの概要である。イ
ベントテーブルは、０（８０１），１（８０２）の二面
から構成される。おのおのの要素には、イベントテーブ
ルに登録されたゲートのネットテーブルのポインタが格
納される。二面のイベントテーブルは、一方を入力に、
もう一方を出力先として交互に入出力を切り替えて使用
することにより、シミュレーションを実施する。
【００２４】図１は、本発明による論理シミュレーショ
ンの実行処理フローである。以下、順を追って説明す
る。
ンの実行処理フローである。以下、順を追って説明す
る。
【００２５】（１）先ず、二面あるイベントテーブルの
出力先を示すフラグＡを１に初期化する。即ち初期状態
では、イベントテーブルＡはイベントテーブル１を示し
出力先であることを表し、イベントテーブル＾Ａはイベ
ントテーブル０を示し、入力元であることを表す。（ス
テップ１００） （２）あらかじめ、テストデータファイルに格納されて
いるテストデータのうち、当該時刻に処理するものを取
り出し、その伝搬先のゲートの信号値に変化がある場
合、当該ゲートのネットテーブルへのポインタをイベン
トテーブルＡに追加格納する。（ステップ１０１） （３）当該時刻に変化するクロックが入力されているＦ
ＦのネットテーブルのＭＩＰの示すネットテーブルをサ
ーチする。入力信号変化があったことを示すフラグＡＥ
が１となっているネットテーブルがある場合、当該ＦＦ
の入力値が変化する可能性があるためステップ１０３か
らステップ１０９に示すシミュレーション核部の処理と
同様なイベント駆動型のシミュレーションを実行し、当
該時刻のＦＦの出力値を計算する。当該ＦＦの出力値が
変化する場合、ファンアウト先のゲートのネットテーブ
ルへのポインタをイベントテーブルＡに追加登録する。
（ステップ１０２） （４）イベントの出力先テーブルを示すフラグＡを反転
させ、入力元と出力先のイベントテーブルを交換する。
（ステップ１０３） （５）イベントテーブル＾Ａに格納されているイベント
を一個取り出し、ゲートの論理動作に応じた演算を実施
する。（ステップ１０４） （６）ステップ１０４の論理演算の結果、当該ゲートの
出力値が変化する場合、ステップ１０６からの処理を、
出力値が変化しない場合、ステップ１０８からの処理を
行う。（ステップ１０５） （７）当該ゲートのネットテーブルの出力信号格納エリ
アを更新する。（ステップ１０６） （８）当該ゲートのファンアウト先のゲートのうちＳＦ
フラグが０のもの、即ち複数のＦＦに影響を与える可能
性を持つゲート（例：ＡＮＤゲートＧ２ 506)のネット
テーブルへのポインタをイベントテーブルＡに格納す
る。ＳＦフラグが１のもの、即ち特定のＦＦのみに影響
を与える可能性を持つゲート（例：ＡＮＤゲートＧ１
５０５）については、ネットテーブルの入力信号値を更
新し、信号変化があったことを示すＡＥフラグを１と
し、以降の処理は抑止する。（ステップ１０７） （９）ステップ１０３からステップ１０７までのシミュ
レーション核部の処理を入力イベントが格納されている
イベントテーブル＾Ａが空になるまで繰り返す。（ステ
ップ１０８） （10）入力イベントテーブル＾Ａが空になった時、出力
イベントテーブルＡが空でない場合、まだ処理すべきイ
ベントが残っているためステップ１９３からの処理を行
う。空の場合は当該時刻のシミュレーションの終了であ
り、ステップ１１０の処理に進む。（ステップ１０９） （11）シミュレーション時刻を進める。（ステップ１１
０） （12）シミュレーション終了時刻でない場合、ステップ
１０１からの処理を行う。シミュレーション終了時刻の
場合、終了処理を行いシミュレーションを終了する。
（ステップ１１１）
出力先を示すフラグＡを１に初期化する。即ち初期状態
では、イベントテーブルＡはイベントテーブル１を示し
出力先であることを表し、イベントテーブル＾Ａはイベ
ントテーブル０を示し、入力元であることを表す。（ス
テップ１００） （２）あらかじめ、テストデータファイルに格納されて
いるテストデータのうち、当該時刻に処理するものを取
り出し、その伝搬先のゲートの信号値に変化がある場
合、当該ゲートのネットテーブルへのポインタをイベン
トテーブルＡに追加格納する。（ステップ１０１） （３）当該時刻に変化するクロックが入力されているＦ
ＦのネットテーブルのＭＩＰの示すネットテーブルをサ
ーチする。入力信号変化があったことを示すフラグＡＥ
が１となっているネットテーブルがある場合、当該ＦＦ
の入力値が変化する可能性があるためステップ１０３か
らステップ１０９に示すシミュレーション核部の処理と
同様なイベント駆動型のシミュレーションを実行し、当
該時刻のＦＦの出力値を計算する。当該ＦＦの出力値が
変化する場合、ファンアウト先のゲートのネットテーブ
ルへのポインタをイベントテーブルＡに追加登録する。
（ステップ１０２） （４）イベントの出力先テーブルを示すフラグＡを反転
させ、入力元と出力先のイベントテーブルを交換する。
（ステップ１０３） （５）イベントテーブル＾Ａに格納されているイベント
を一個取り出し、ゲートの論理動作に応じた演算を実施
する。（ステップ１０４） （６）ステップ１０４の論理演算の結果、当該ゲートの
出力値が変化する場合、ステップ１０６からの処理を、
出力値が変化しない場合、ステップ１０８からの処理を
行う。（ステップ１０５） （７）当該ゲートのネットテーブルの出力信号格納エリ
アを更新する。（ステップ１０６） （８）当該ゲートのファンアウト先のゲートのうちＳＦ
フラグが０のもの、即ち複数のＦＦに影響を与える可能
性を持つゲート（例：ＡＮＤゲートＧ２ 506)のネット
テーブルへのポインタをイベントテーブルＡに格納す
る。ＳＦフラグが１のもの、即ち特定のＦＦのみに影響
を与える可能性を持つゲート（例：ＡＮＤゲートＧ１
５０５）については、ネットテーブルの入力信号値を更
新し、信号変化があったことを示すＡＥフラグを１と
し、以降の処理は抑止する。（ステップ１０７） （９）ステップ１０３からステップ１０７までのシミュ
レーション核部の処理を入力イベントが格納されている
イベントテーブル＾Ａが空になるまで繰り返す。（ステ
ップ１０８） （10）入力イベントテーブル＾Ａが空になった時、出力
イベントテーブルＡが空でない場合、まだ処理すべきイ
ベントが残っているためステップ１９３からの処理を行
う。空の場合は当該時刻のシミュレーションの終了であ
り、ステップ１１０の処理に進む。（ステップ１０９） （11）シミュレーション時刻を進める。（ステップ１１
０） （12）シミュレーション終了時刻でない場合、ステップ
１０１からの処理を行う。シミュレーション終了時刻の
場合、終了処理を行いシミュレーションを終了する。
（ステップ１１１）
【００２６】
【発明の効果】以上、本発明による論理シミュレーショ
ン方式では、前記ステップ１０７により、ＦＦの評価時
刻までイベントを保留することにより、特定のＦＦのみ
に影響を与えるゲート素子群のイベント伝搬処理及び論
理演算処理を大幅に削減することができる。図４の例で
は、時刻ｔａ、及びｔｂにおいてはＧ１(ＡＮＤ５０５)
および、Ｇ４（ＯＲ５０８）のイベントは保留され論理
演算は行わない。ＦＦの評価時刻ｔｃでは、Ｇ１（ＡＮ
Ｄ５０５）、およびＧ４（ＯＲ５０８）の入力値は、時
刻ｔａ以前と変化がないため、論理演算を完全に抑止で
き、論理シミュレーションを大幅に高速化することが可
能となる。
ン方式では、前記ステップ１０７により、ＦＦの評価時
刻までイベントを保留することにより、特定のＦＦのみ
に影響を与えるゲート素子群のイベント伝搬処理及び論
理演算処理を大幅に削減することができる。図４の例で
は、時刻ｔａ、及びｔｂにおいてはＧ１(ＡＮＤ５０５)
および、Ｇ４（ＯＲ５０８）のイベントは保留され論理
演算は行わない。ＦＦの評価時刻ｔｃでは、Ｇ１（ＡＮ
Ｄ５０５）、およびＧ４（ＯＲ５０８）の入力値は、時
刻ｔａ以前と変化がないため、論理演算を完全に抑止で
き、論理シミュレーションを大幅に高速化することが可
能となる。
【図１】図１は本発明の一実施例としての論理シミュレ
ーション実行処理フローを示す流れ図である。
ーション実行処理フローを示す流れ図である。
【図２】図２は本発明の一実施例としての論理シミュレ
ーション全体の処理を示す流れ図である。
ーション全体の処理を示す流れ図である。
【図３】図３は本発明の一実施例としてのイベント伝搬
抑止ゲートの抽出処理の流れ図である。
抑止ゲートの抽出処理の流れ図である。
【図４】図４は本発明の一実施例としての論理シミュレ
ーション対象論理回路例の動作を示すタイムチャートで
ある。
ーション対象論理回路例の動作を示すタイムチャートで
ある。
【図５】図５は本発明の一実施例としての論理シミュレ
ーション対象論理回路例の論理回路図である。
ーション対象論理回路例の論理回路図である。
【図６】図６は本発明の一実施例としての論理シミュレ
ーション対象論理回路例のネットテーブルである。
ーション対象論理回路例のネットテーブルである。
【図７】図７は本発明の一実施例としての論理シミュレ
ーション対象論理回路例のイベント伝搬抑止ゲート抽出
方法の処理説明図である。
ーション対象論理回路例のイベント伝搬抑止ゲート抽出
方法の処理説明図である。
【図８】図８は本発明の一実施例としての論理シミュレ
ータのイベントテーブルの概略である。
ータのイベントテーブルの概略である。
５０１，５０２，５０３，５１１，５１２…フリップフ
ロップ、５０４，510…ゲート素子群、５０５，５０
６，５０７…ＡＮＤゲート、５０８，５０９…ＯＲゲー
ト、６０１，６０２，６０３，６０４…ネットテーブ
ル、６０５…クロックテーブル、８０１，８０２…イベ
ントテーブル。
ロップ、５０４，510…ゲート素子群、５０５，５０
６，５０７…ＡＮＤゲート、５０８，５０９…ＯＲゲー
ト、６０１，６０２，６０３，６０４…ネットテーブ
ル、６０５…クロックテーブル、８０１，８０２…イベ
ントテーブル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 天野 亘孝 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 松尾 浩次 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】素子ディレイをゼロとし、論理回路モデル
のフリップフロップ入力端子のクロック信号に同期して
論理シミュレーションを行うゼロディレイクロック同期
シミュレーションにおいて、ネットリストを作成する第
１のステップと、イベント伝搬抑止ゲートを抽出する第
２のステップと論理シミュレーションの実行を行う第３
のステップから構成することを特徴とする論理シミュレ
ーション方式。 - 【請求項２】素子ディレイをゼロとし、論理回路モデル
のフリップフロップ入力端子のクロック信号に同期して
論理シミュレーションを行うゼロディレイクロック同期
シミュレーションにおいて、ネットリストを作成する第
１のステップと、イベント伝搬抑止ゲートを抽出する第
２のステップと論理シミュレーションの実行を行う第３
のステップから構成し、第２のステップにおいて、論理
回路モデル内の全フリップフロップに対し、特定のフリ
ップフロップにだけに影響を与えるゲートを抽出するこ
とを特徴とする論理シミュレーション方式。 - 【請求項３】素子ディレイをゼロとし、論理回路モデル
のフリップフロップ入力端子のクロック信号に同期して
論理シミュレーションを行うゼロディレイクロック同期
シミュレーションにおいて、ネットリストを作成する第
１のステップと、イベント伝搬抑止ゲートを抽出する第
２のステップと論理シミュレーションの実行を行う第３
のステップから構成し、第２のステップにおいて抽出さ
れた、特定のフリップフロップだけに影響を与えるゲー
トに伝搬したイベントを、第３のステップにおいて当該
フリップフロップの評価時刻まで処理を保留し、評価不
要なイベントの処理を抑止することを特徴とする論理シ
ミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304461A JPH05143667A (ja) | 1991-11-20 | 1991-11-20 | 論理シミユレーシヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304461A JPH05143667A (ja) | 1991-11-20 | 1991-11-20 | 論理シミユレーシヨン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143667A true JPH05143667A (ja) | 1993-06-11 |
Family
ID=17933301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304461A Withdrawn JPH05143667A (ja) | 1991-11-20 | 1991-11-20 | 論理シミユレーシヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001256048A (ja) * | 2000-01-20 | 2001-09-21 | Arm Ltd | データ処理装置のシミュレーション |
-
1991
- 1991-11-20 JP JP3304461A patent/JPH05143667A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001256048A (ja) * | 2000-01-20 | 2001-09-21 | Arm Ltd | データ処理装置のシミュレーション |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |