JP2003216678A - データ処理システムおよび設計システム - Google Patents

Abstract

(57)【要約】 【課題】 高速でサイクル単位の精度でハードウェアシ
ミュレーションが行えるシミュレータを提供する。 【解決手段】 命令セットをサイクルに分解したモデル
でシミュレートすることができるＩＳＳ本体６１を備え
たシミュレータ６０を提供する。このシミュレータ６０
は、Ｃ言語などの高級言語で記述された高速実行可能な
シミュレータとなり、従来のＲＴＬベースのシミュレー
タと同等のサイクル単位での精度を維持しつつ、シミュ
レーション速度を数百倍高速にできるシミュレータある
いはシミュレータとしての機能を有するデータ処理シス
テムを提供できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサにおけ
る動作をシミュレーションするシステムに関するもので
ある。

【０００２】

【従来の技術】ハードウェアを設計する際の設計言語と
して、１９９０年代にレジスタベースの記述言語ＲＴＬ
が普及した。ＶｅｒｉｌｏｇやＶＨＤＬが代表的な言語
である。これらのＲＴＬは、レジスタをハードウェアの
ベースとしたレジスタ間の信号伝達や信号処理を、プラ
スやマイナスや乗算や除算といった算術演算、ＡＮＤや
ＯＲといった論理演算、「ＩＦ ＴＨＥＮ ＥＬＳＥ」
といった条件文や代入文により論理的に記述することに
より設計することができる。したがって、ＲＴＬによ
り、その当時としては論理回路の設計の抽象度を向上す
ることができ、プロセッサなどの設計効率を高めること
ができた。

【０００３】その後、１９９０年代後半からは動作レベ
ルと称される、一層抽象度を高めた設計言語が使用され
るようになってきた。これらの言語はＶｅｒｉｌｏｇや
ＶＨＤＬといったレジスタベースの言語の発展系とも考
えられ、実際、ＶｅｒｉｌｏｇやＶＨＤＬには動作レベ
ルの記述形式が包含されている。

【０００４】その一方、動作レベルにおいてはレジスタ
という概念は無く、算術演算、論理演算、条件文、代入
文といった記述に集約される。したがって、一般のソフ
トウェア記述言語もその範疇であり、１９９０年代後半
からはＣ言語によるハードウェア設計が模索され始め
た。Ｃ言語であれば、より一般的でありソフトウェア資
源が多いことに加え、レジスタベースの言語は、たとえ
それを動作記述に絞ったとしても、シミュレーション速
度が遅い。たとえば、Ｃ言語で記述された仕様と、ＲＴ
Ｌで記述された仕様では、シミュレーション速度は、Ｃ
言語の方が数１０００倍から１０万倍程度速く、速度の
差が非常に大きい。このシミュレーション速度の違い
は、ＲＴＬはハードウェアを設計するための言語であ
り、Ｃ言語はソフトウェアを設計するための言語である
所に起因する。

【０００５】

【発明が解決しようとする課題】近年、ソフトウェアを
記述するＣ言語でプロセッサにより実行するアプリケー
ションの仕様を初期設計し、最終的にはハードウェアを
記述するＲＴＬに変換してプロセッサの設計を検証する
方式が生まれてきている。さらに、Ｃ言語により与えら
れた仕様を実現するプロセッサを開発および設計する際
に、その仕様を直にハードウェアに変換するのではな
く、仕様の一部を専用プロセッサを介してハードウェア
化する方式が提案されている。本願の出願人は、たとえ
ば、特開２０００−２０７２０２号にカスタマイズ可能
な専用命令を装着できるデータ処理装置を開示してい
る。このようなプロセッサの設計方式では、命令セット
（インストラクションセット）ベースの記述、あるいは
アセンブラベースの記述とも言える記述がＣ言語とＲＴ
Ｌとの間に存在することになる。命令セットによる記述
は、単に論理ベースの記述でしかないＣ言語による仕様
に比べるとより正確にプロセッサにおける実行状況をシ
ミュレートできる。したがって、命令形式での記述（命
令レベル）のシミュレータが近年開発されており、イン
ストラクションセットシミュレータ（ＩＳＳ）と称され
ている。

【０００６】しかしながら、従来のＩＳＳは命令列、た
とえば、アセンブラ命令の実行をシミュレーションする
ものであり、ハードウェアそのものをシミュレーション
するものではなかった。したがって、入出力（ＩＯ）信
号のリード・ライトや割り込み等のリアルタイムの処理
に関しては、それらの機能が実行されるか否かという点
では正しいシミュレーションができても、必ずしもハー
ドウェア的に正しいシミュレーションが行われているわ
けではない。たとえば、クロックサイクルのレベルでは
プロセッサの実動作から多少外れるシミュレーションが
行われることになる。本来、ＩＳＳは、命令列のシミュ
レーションであるのでそれでも構わないのであるが、シ
ミュレーションの対象となっているアプリケーションプ
ログラムがプロセッサ上で動作する際のハードウェアを
シミュレーションしようとする観点からすればそれでは
不十分である。したがって、現状のＩＳＳは、シミュレ
ータ自体はＣ言語で記述することができるので命令セッ
トベースの実行状況を高速でシミュレートできるのであ
るが、ハードウェアシミュレーションのツールとしては
不十分である。

【０００７】したがって、ハードウェアシミュレーショ
ンを行うためには、やはりＲＴＬベースのシミュレータ
が必要となる。しかしながら、上述したように、ＲＴＬ
によるシミュレーションは速度が非常に遅く、ハードウ
ェアレベルでのシミュレーションがプロセッサを設計す
る期間を短縮しようとしたときの大きなボトルネックと
なっている。

【０００８】特に、Ｃ言語からの設計自動化ツールとし
て、「ＣｔｏＲＴＬ」と称されている動作合成ツールが
利用可能になっており、設計の自動化はＲＴＬからＣへ
と進みつつある現状では、シミュレーション検証の問題
を解決することが重要となっている。

【０００９】このＣｔｏＲＴＬツールとは、仕様を記述
したＣ言語を入力として、クロック周波数をパラメータ
として与えることにより、レジスタで構成されたＲＴＬ
を出力するツールである。入力となるＣ言語には、上述
したように、クロックもしくはサイクルという概念は無
い。そのため、そこに与えられたクロック周波数に応じ
て、レジスタを割り当てて仕様を満足させる解を得るよ
うになっている。その際、仕様に記述されている算術演
算や論理演算を実行する演算器を割り当てる必要があ
り、いかに少ない演算器で、Ｃ言語で与えられた仕様通
りの動作を実現するかというリソースシェアリングと、
仕様にて記述された実行順序をいかに少ないクロック数
で実現するかのスケジューリングがこの合成ツールの決
め手であると言える。したがって、ＣｔｏＲＴＬツール
のパフォーマンスを評価あるいは検証することも重要と
なっている。また、Ｃ言語からＲＴＬを自動合成するの
で、Ｃ言語の仕様がそのままＲＴＬ化されてしまい、Ｃ
言語では冗長なビットがそのまま自動合成に反映されて
しまうという問題もある。

【００１０】また、専用プロセッサを設けたプロセッサ
を用いたアプリケーションプログラムにおいては、専用
プロセッサのデータパス系を用いて特定の処理を行う専
用命令を汎用命令と共に装着することになる。しかしな
がら、従来のＩＳＳでは機能的にはシミュレートできて
もハードウェア的にはシミュレートできない。すなわ
ち、データパス系の命令を実行する際に消費するクロッ
ク数と汎用命令との関係が不明であり、従来のＩＳＳで
はデータパス系の命令（専用命令）の機能を確認できる
だけである。

【００１１】そこで、本発明においては、高速でハード
ウェアシミュレーションを行うことができる新しいシミ
ュレータを提供することを目的としている。さらに、デ
ータパス系の専用命令と、汎用プロセッサを動作させる
汎用命令との実行状況をハードウェアレベルで高速にシ
ミュレーションできるシミュレータを提供することを目
的としている。

【００１２】

【課題を解決するための手段】レジスタレベルのＲＴＬ
によるシミュレータはハードウェアを記述するためにク
ロックサイクルという概念があるが、これに対し、Ｃ言
語によるシミュレータはクロックという概念がなく動作
を記述できる点が利点になっている。これに対し、本発
明においては、ＩＳＳでシミュレートされる命令セット
をサイクルベースに分割することにより、ハードウェア
をシミュレーションするツールとしてＩＳＳを利用でき
るようにしている。このサイクルレベルのＩＳＳは、Ｃ
言語そのもののシミュレーションよりは速度が低下する
とは言うものの、シミュレーション速度をＲＴＬベース
のシミュレータの数百倍から数千倍程度まで高速化で
き、さらに、ＲＴＬでシミュレーションするのと同等の
結果が得られる。このため、プロセッサの設計効率を大
幅に改善することが可能となる。

【００１３】すなわち、本発明の、命令サイクルが複数
のパイプラインステージにより実行される複数の命令セ
ットを備えたアプリケーションプログラムのプロセッサ
の設計方法あるいは設計手法は、アプリケーションプロ
グラムの動作をパイプラインステージのサイクルでシミ
ュレートするサイクルレベル・シミュレーション工程を
有する。この設計方法は、命令セットの命令サイクルが
複数のパイプラインステージにより実行される命令セッ
トを複数備えたアプリケーションプログラムのプロセッ
サにおける動作をシミュレート可能なデータ処理システ
ムであって、アプリケーションプログラムの動作をパイ
プラインステージのサイクルでシミュレートする手段
（サイクルレベル・シミュレーション手段であり、サイ
クルレベル・シミュレータ本体あるいはＩＳＳ本体とし
て説明している）を有するデータ処理システムで実行す
ることができる。このデータ処理システムは、本明細書
の実施の形態ではシミュレータあるいはシミュレーショ
ンシステムとして説明されているものである。このデー
タ処理システムを採用することにより、ＬＳＩを自動設
計するための一連の自動設計システムを提供することが
可能となる。また、本発明のシミュレータは、命令サイ
クルが複数のパイプラインステージにより実行される複
数の命令セットを備えたアプリケーションプログラムの
プロセッサにおける動作をシミュレートするプログラム
であって、アプリケーションプログラムの動作をパイプ
ラインステージのサイクルでシミュレートするサイクル
レベル・シミュレーション処理を実行するための命令を
有するプログラムとして提供することが可能であり、Ｃ
Ｄ−ＲＯＭなどの適当な記録媒体に記録したり、コンピ
ュータネットワークなどの媒体を通じて供給することが
できる。

【００１４】従来のＩＳＳでは、命令セット単位にシミ
ュレーションモデルが記述かつ管理されていた。これに
対し、本発明では、命令セットをパイプラインのサイク
ル単位に分解し、命令セットをサイクル単位にモデル化
して管理する。命令セットをサイクル単位にモデル化す
るのは、サイクルレベル・シミュレーション工程あるい
は手段で行っても良いし、あるいは、事前にコンパイラ
ーなどで命令セットをサイクル単位に分解したシミュレ
ーションモデルを形成しておき、それを実行しても良
い。本発明では、サイクル単位で命令セットの実行と、
それに起因する、あるいはしないその他の処理、たとえ
ば、割り込み動作とが正しくモデル化して管理できる。
したがって、ＲＴＬでなくても、Ｃ言語あるいはその他
の高級言語によるシミュレータにより、ハードウェアの
シミュレーションをサイクルベースで正しく行うことが
可能となる。このため、高速でハードウェアをシミュレ
ーションできる。

【００１５】本発明では、命令セットの一連の命令サイ
クル、すなわち、フェッチ、デコード、実行およびライ
トバックを、それに対応した各々のパイプラインステー
ジ毎（パイプラインステージのサイクル毎）の処理に分
けてシミュレートする。各命令の各パイプラインステー
ジにおける処理を個別にモデル化しても良い。しかしな
がら、これらの各命令、あるいは各パイプラインステー
ジの処理で共通なものは共通に管理できるようにモデル
化した方がハードウェア資源を節約でき、シミュレータ
用のプログラムを短期間に低コストで開発することがで
きる。

【００１６】サイクル単位のモデルは、大きくふたつの
記述部分に別けることができる。ひとつは、その命令セ
ットの固有の記述であり、例えば、ＡＮＤ命令の１つの
パイプラインステージである実行（ＥＸＥＣＵＴＩＯ
Ｎ）サイクルの機能（機構および／またはタイミングな
ど）を記述する部分である。もうひとつは、各命令セッ
トの各パイプラインステージを実行する際の共通な記述
であり、例えば、割り込み信号に対する処置に関する記
述である。そこで、本発明においては、サイクル単位で
シミュレートする前に、命令セットの各パイプラインス
テージをサイクルレベルでシミュレートする手段（ＩＳ
Ｓ本体）あるいはそこにおける処理で管理可能な第１の
情報に変換するライブラリを設ける。これにより、命令
セットあるいはその命令セットのパイプラインステージ
が与えられれば、ＩＳＳ本体における処理あるいはＩＳ
Ｓ本体で管理されるモデルはライブラリで与えられる。
また、ＩＳＳ本体あるいはその処理では、各パイプライ
ンステージに共通する処理あるいはモデルを記述してお
き、その共通の処理に関わる第２の情報に基づき第１の
情報によりシミュレートするようにすると、第１の情報
は個々のパイプラインステージの処理のうち、固有の処
理に対応する情報に限定できる。

【００１７】したがって、本発明では、シミュレーショ
ンする際に、命令セットをサイクル単位に分解され、サ
イクルレベル・シミュレーション手段であるＩＳＳ本体
にはサイクル単位に時間管理する機能を設けられる。各
サイクルにおいて命令固有な部分は、命令セットのサイ
クル毎の処理記述あるいはモデルとしてライブラリに記
述される。また、各サイクルにおいて割り込み等の外部
信号に対する共通の処理記述あるいはモデルはＩＳＳ本
体に記述される。したがって、簡易な構成のハードウェ
アで、シミュレートできるシステムあるいは環境を提供
できる。そして、アプリケーションプログラムが供給さ
れると、それをシミュレーションの対象となるプロセッ
サで実行されたときのように、個々の命令セットを個々
のパイプラインステージに分割し、サイクル単位でシミ
ュレートすることができる。また、命令サイクルが複数
のパイプラインステージにより実行される複数の命令セ
ットを備えたアプリケーションプログラムを、命令セッ
トが、パイプラインステージに分割された記述で表され
たシミュレーションモデルに変換する処理を実行可能な
命令を有するプログラムにより、アプリケーションプロ
グラムを本発明のＩＳＳ本体に適したシミュレーション
モデルに変換してシミュレーションの時間をさらに短縮
するようにしても良い。

【００１８】本明細書におけるアプリケーションプログ
ラムとは、ソースプログラム、オブジェクトプログラム
（オブジェクトコード）あるいは中間段階のプログラム
などの、プロセッサに対して動作あるいは処理を指示す
る命令セットを含むすべてのレベルのプログラムを意味
し、シミュレーションの対象となるすべてのプログラム
を含むものである。

【００１９】シミュレーションの対象となるプロセッサ
が専用のデータパスを備えている場合は、そのデータパ
スを用いた処理と、汎用プロセッサにおけるパイプライ
ンステージの処理とでは、サイクルの管理が異なる。し
たがって、プロセッサが、汎用処理を実行可能な汎用処
理部および特定のデータ処理に特化した専用処理部を備
えている場合は、アプリケーションプログラムに含まれ
る命令セットのうち、汎用処理部における処理を規定す
る汎用命令セットが、命令サイクルが複数のパイプライ
ンステージにより実行される命令セットであり、汎用命
令セットの各パイプラインステージをシミュレートする
手段で管理可能な情報に変換する汎用命令ライブラリ
と、アプリケーションプログラムに含まれる命令セット
のうち、専用処理部における処理を規定する専用命令セ
ットをシミュレートする手段で管理可能な情報に変換す
る専用命令ライブラリとを設けることが望ましい。汎用
命令セットと専用命令セットとを、異なる変換処理（第
１の変換処理および第２の変換処理）でそれぞれ異なる
ライブラリを用いて変換し、サイクルレベルでシミュレ
ーションを行う手段（ＩＳＳ本体）に提供することによ
り、汎用処理ユニットと専用処理ユニットとを有するプ
ロセッサの動作を、パイプライン処理をベースにモデル
化できる。これらの変換を行うライブラリプログラムは
１つのプログラムとして提供しても良いが、異なるライ
ブラリプログラムとして提供することにより、汎用命令
セットについてはシミュレータ提供者が供給し、専用命
令セットについては専用処理部を設計したユーザが供給
するといった体制を取ることができる。

【００２０】また、専用命令ライブラリで、専用処理部
の処理を適切にモデル化することができる。専用命令ラ
イブラリから専用命令セットにより消費されるサイクル
の情報を何らかの信号あるいは情報としてシミュレート
する手段であるＩＳＳ本体あるいはその処理に返すこと
により、専用処理部の実行状態をＩＳＳ本体におけるシ
ミュレーションに反映できる。また、専用命令ライブラ
リは専用処理部の状態をサイクルの単位でＩＳＳ本体あ
るいはその処理に返すことによっても専用処理部の状態
をシミュレーションに反映できる。

【００２１】このように、本発明によりサイクル単位で
高速にハードウェアをシミュレーションできるツールを
提供することができる。したがって、Ｃ言語で記述され
た仕様を実現し、高速で処理可能な複数の専用回路を用
いた分散処理タイプのシステムＬＳＩをさらに短期間
に、経済的に設計し供給することができる。そして、プ
ロセッサの設計・開発において、Ｃ言語からＲＴＬに移
行する中間の段階で、サイクルあるいはクロックの概念
を持たせながらシミュレーションすることができる。こ
の新たな設計インフラストラクチャ・レイヤの導入はシ
ミュレーション速度を速めて設計の効率化を図るだけで
なく、他にも様々なメリットがある。

【００２２】その１つは、上述したように、汎用命令セ
ットと専用命令セットで駆動されるプロセッサにおい
て、専用命令セットで駆動される専用処理部（専用目的
処理部あるいは専用回路部）の動作をＲＴＬではなく、
Ｃ言語レベルに近い状態でシミュレーションすることが
できることである。加えて、サイクルベースのＩＳＳ本
体で管理できる情報に変換されていれば良いので、Ｃ言
語そのものである必要はなく、専用処理部の動作を記述
するのにさらに適した言語があれば、Ｃ言語の仕様をそ
の新たな言語に変換してからコンパイルして専用命令ラ
イブラリを作成することができる。

【００２３】たとえば、プロセッサの仕様は、現在最も
ポピュラーなＡＮＳＩ−Ｃが使用されているが、記述で
きる変数のデータ長が限定されており、１６ビット、３
２ビットおよび６４ビットに限定される。これに対し、
ユーザ命令として実装される仕様では、これらのデータ
長が常に採用されることは少なく、２４ビットあればよ
いなどの仕様はごく普通である。ＡＮＳＩ−Ｃでは、こ
のような仕様を忠実に再現することはできず、結局、こ
のような仕様を盛り込んだＲＴＬのシミュレーションと
は異なった結果をもたらす可能性があり、最終的にはＲ
ＴＬのシミュレーションを繰り返す必要がでてきてしま
う。しかしながら、他の言語、たとえばＣ＋＋であれ
ば、クラスライブラリを使用して変数の型宣言を行うこ
とによりデータ長はバリアブルになる。したがって、Ｃ
言語の仕様をＣ＋＋に変換してコンパイルし、専用命令
ライブラリを作成すれば、冗長なビットを削除すること
が可能となり、ＲＴＬと同レベルのシミュレーションを
サイクルベースのＩＳＳ本体およびそれを備えたシミュ
レーションシステムで高速に実行することが可能とな
る。

【００２４】もう１つのメリットは、シミュレーション
の評価のために、あるいは他の目的で、プロセッサで実
行されない疑似命令セット（擬似命令セット）をアプリ
ケーションプログラムに追加し、サイクルベースのＩＳ
Ｓシミュレーションのシミュレーション対象にすること
ができることである。プロセッサで実行されない疑似命
令セットは、たとえば、ＩＳＳ本体でサイクル数をカウ
ントしないで処理を行うことを命令するものであり、疑
似命令セットをシミュレータが管理可能な情報に変換す
る疑似命令ライブラリを、上記の専用命令ライブラリと
同じレベルで用意すればサイクルベースのＩＳＳ本体あ
るいはそれを用いたシミュレーションシステムに組み込
むことができる。動作を評価（テストあるいはデバッ
ク）する疑似命令セットとしては、データファイルの入
出力をモニタする処理を実行させる命令がある。

【００２５】このサイクルベースのシミュレーション手
段を利用したシミュレーションでは専用処理部を備えた
プロセッサをシミュレーションする作業を、幾つかの段
階に分けることができる。第１のシミュレーション段階
は、Ｃ言語などで与えられた仕様から専用命令で実行す
る部分を除かないで、ＩＳＳ、できればサイクルベース
のＩＳＳ本体でシミュレートすることである。この段階
で、疑似命令セットを導入しておけば、それ以降の評価
の基準となる入力データや出力期待値などを得ることが
できる。次の第２のシミュレーション段階は、仕様から
専用処理部で実行する部分を抽出して専用命令セットに
置き換え、一方、その抽出した部分から専用命令ライブ
ラリを作成しておいて、本発明のサイクルベースのＩＳ
Ｓ本体でシミュレートすることである。本発明のサイク
ルベースのＩＳＳ本体であれば、専用処理部も含めてサ
イクルベースでシミュレートできるので、この段階でプ
ロセッサの開発の大部分を行うことができる。また、疑
似命令セットを利用し、この段階で得られるデータを、
先に求めた入力データや出力期待値と照らし合わせるこ
とにより、大きな設計上の間違えを犯すことなくスムー
ズに短時間でプロセッサを開発することができる。

【００２６】さらに、第３のシミュレーション段階とし
て、専用命令ライブラリをＲＴＬ化した後に、サイクル
ベースのＩＳＳ本体でシミュレートする段階を設けるこ
とも可能である。実際にＲＴＬに変換したときの機能を
確認することが可能であり、汎用処理部の側もサイクル
ベースのＩＳＳ本体で稼動させられるので、ＲＴＬとマ
ッチングさせて高精度のシミュレーションを行うことが
できる。

【００２７】

【発明の実施の形態】以下に図面を参照しながら本発明
についてさらに説明する。図１に、特定のデータ処理に
特化したデータパス部２０を備えた専用処理ユニット
（専用命令実行ユニットあるいは専用目的処理ユニッ
ト、以降ではＶＵ）１と、汎用的な構成の汎用処理ユニ
ット（汎用命令実行ユニット、汎用目的処理ユニットあ
るいはプロセスユニット、以降ではＰＵ）２とを備えた
データ処理装置１０の概要を示してある。このデータ処
理装置１０は、専用回路を備えたプログラマブルなプロ
セッサであり、実行形式の制御プログラム（オブジェク
トプログラム、オブジェクトコード、マイクロプログラ
ムコード）４ａを内蔵したコードＲＡＭ４から命令をフ
ェッチし、専用データ処理ユニット１および汎用データ
処理ユニット２にデコードされた制御信号を提供するフ
ェッチユニット５を備えている。このフェッチユニット
５は、前の命令あるいはステートレジスタ６の状態、割
り込み信号φｉなどによって決まる所定のコードＲＡＭ
４の所定のアドレスから命令をフェッチするフェッチ部
７と、フェッチされた専用命令あるいは汎用命令（一般
命令）をデコードするデコード部８とを備えている。デ
コード部８は、専用命令をデコードした制御信号（デコ
ーデド・コントロール・シグナル；Decoded Control Si
gnal）φｖおよび汎用命令をデコードした制御信号φｐ
を、専用データ処理ユニットＶＵ１および汎用データ処
理ユニットＰＵ２にそれぞれ供給する。さらに、ＰＵ２
からは実行状態を示すステータス信号φｓが返えされ、
ＰＵ２およびＶＵ１の状態がステートレジスタ６に反映
される。

【００２８】本例のＰＵ２は、汎用レジスタ、フラグレ
ジスタおよび演算ユニット（ＡＬＵ）などから構成され
る汎用性の高い実行ユニット１１を備えており、実行し
た結果をデータＲＡＭ１５などに出力しながら汎用処理
を次々と実行できる構成となっている。すなわち、本例
のＰＵ２においては、１つの汎用命令セットは、フェッ
チおよびデコードするステージ、実行するステージ、結
果をメモリに書き込むステージなどの複数のパイプライ
ンステージに分かれて実行される。また、これらのフェ
ッチユニットＦＵ５、汎用データ処理ユニットＰＵ２、
コードＲＡＭ４、データＲＡＭ１５を有する構成は、個
々の機能は異なるが一般的なプロセッサユニットと類似
なものである。したがって、ＦＵ５、ＰＵ２、コードＲ
ＡＭ４およびデータＲＡＭ１５を有する構成をプロセッ
サユニット３と称することも可能であり、プロセッサユ
ニット（ＰＵＸ）３からＶＵ１を制御するような概念で
本例のデータ処理装置１０を構成あるいは設計すること
ができる。

【００２９】ＦＵ５からの専用命令φｖを実行する専用
データ処理ユニットＶＵ１は、ＦＵ５が供給する命令が
ＶＵ命令φｖであるかなどをデコードするユニット２２
と、予め特定のデータ処理を行うように制御信号をハー
ドウェア的に出力するシーケンサ（ＦＳＭ（Finite Sta
te Machine）、ファイナイトステートマシン）２１と、
このシーケンサ２１からの制御信号に従って特定のデー
タ処理を行うようにデザインされたデータパス部２０を
備えている。また、ＶＵ１は、ＰＵ２からアクセス可能
なレジスタ２３を備えており、データパス部２０の処理
に必要なデータをインターフェイスレジスタ２３を介し
てＰＵ２で制御したり、ＶＵ１の内部状態をレジスタ２
３を介してＰＵ２で参照できるようになっている。ま
た、データパス部２０で処理された結果はＰＵ２に供給
され、ＰＵ２ではその結果を利用した処理が行われる。

【００３０】このデータ処理装置１０は、コードＲＡＭ
４に、汎用命令（ＰＵ命令）および専用命令（ＶＵ命
令）を含んだプログラムが記憶されており、それがフェ
ッチユニット５でフェッチされ、デコードされた制御信
号φｐまたはφｖとしてＶＵ１およびＰＵ２に供給され
る。ＶＵ１は、制御信号φｐおよびφｖのうち、自己を
起動する専用命令の制御信号φｖが供給されると稼動す
る。一方、ＰＵ２には、汎用命令がデコードされた制御
信号φｐだけが供給されるようになっており、ＶＵ命令
をデコードした制御信号φｖはＰＵ２には発行されず、
その代わりに、実行を伴わないｎｏｐ命令を示す制御信
号が発行され、ＰＵ２の処理はスキップされる。ＶＵ１
は、アプリケーションなどによって変更されるものであ
り、ＶＵ１に指示を出す専用命令もアプリケーションに
よって変わることが多い。ＶＵ１は、アプリケーション
に特化したデータパスあるいは専用回路であり、ＶＵ命
令をデコードした制御信号を解釈するように設計するこ
とは容易である。一方、ＰＵ２は、ｎｏｐ命令が出力さ
れることにより、ＶＵ１用に特化した命令に対処する必
要がなく、基本命令あるいは汎用命令を解釈して実行で
きる機能があればよく、汎用性を犠牲にすることなく様
々なアプリケーションに対応したＶＵ１と共存し、これ
らを制御したり、その演算結果を用いて処理を行うこと
ができる。

【００３１】したがって、図１に示したデータ処理装置
１０は、リアルタイム応答などの特殊な演算が要求され
る処理を実現できる専用回路を備えたＶＵ１と、汎用性
があるＰＵ２とを有するものであり、以降においてはＶ
ＵＰＵと称することにする。このＶＵＰＵ１０は、リア
ルタイム応答性を犠牲にすることなく、設計および開発
期間を短縮でき、さらに、その後の変更や修正にも柔軟
に対処できるものである。また、ＶＵ１は、１つに限定
されることはなく、アプリケーションで要求される専用
処理を処理できるように複数のＶＵ１を用意し、それぞ
れのＶＵ１を稼動する複数の専用命令をプログラムコー
ドに含めることが可能である。さらに、本例のＶＵ１
は、特殊な演算処理だけでなく、プログラム中の特定の
プログラムファンクションを専用回路化してプログラム
を効率良く可動させることができる。したがって、ＶＵ
ＰＵ１０を複数備えたデータ処理システムは適応可能な
範囲が非常に広いアーキテクチャである。

【００３２】図２に、このアーキテクチャのプロセッサ
を開発する流れを示してある。Ｃ言語で記述された仕様
あるいはプログラム３１を実行するために、プログラム
中の特定のプロセスあるいはプログラムファンクション
Ｃｓを専用回路化してプログラムを効率良く可動させ
る。すなわち、仕様３１は、Ｃ言語によるアプリケーシ
ョンプログラム３２と、専用回路化するファンクション
３３とに分けられ、アプリケーションプログラム３２は
汎用処理を行う命令（ＰＵ命令）からなる部分Ｃｇ３４
と、専用回路を起動する命令（ＶＵ命令）とを含むもの
となる。そして、このアプリケーションプログラム３２
はＣ−コンパイラ３５により、プロセッサで実行可能な
アセンブラの命令セットに変換され、実行用のプログラ
ムコード４ａが生成される。一方、抽出されたプログラ
ムファンクション３３は、そのファンクションの処理に
必要な動作が解析され（動作合成３６）、専用のデータ
パスが設計あるいは開発される。このようにして、基本
プロセッサであるＰＵＸ３と専用回路ＶＵ１を備えたＶ
ＵＰＵ１０と、このＶＵＰＵ１０で実行されるプログラ
ムコード４ａが生成される。

【００３３】したがって、開発されたＶＵＰＵ１０にお
ける実行用のプログラムコード（以降ではこの状態もア
プリケーションプログラムに含められる）４ａの動作を
シミュレーションするためには、ＰＵＸ３の機能をモデ
ル化したＲＴＬと、ＶＵ１の機能をモデル化したＲＴＬ
とを生成し、これらをプラットフォームとしてプログラ
ム４ａをシミュレーションすることができる。本明細書
においては、アプリケーションプログラムとは、プロセ
ッサを動作させる命令セットを含んだすべての段階のプ
ログラムを意味し、コンパイル前、コンパイル後および
その過程の中間のプログラムも含む。すなわち、アプリ
ケーションプログラムとはシミュレーションの対象にな
るすべてのプログラムを意味するしかしながら、上述し
たように、ＲＴＬをベースとしたシミュレーションは非
常に時間がかかるので実際的でない。一方、アセンブラ
のレベル、すなわち、命令セットのレベルでシミュレー
ションすると、プログラム４ａの機能は確認できるが、
実際にＶＵＰＵ１０でサイクルあるいはクロック毎にど
のように状態が変化しているかも含めてはシミュレート
できない。これが第１の問題である。

【００３４】第２の問題は、ＶＵ１として専用回路化さ
れた処理を実行するためのデータパス命令（ＶＵ命令）
は、例えば、画像処理やネットワーク処理において信号
列の中から「ある特定のビットパターンを検出する」と
いった命令である。したがって、このような命令の場合
には、専用回路で使用または消費されるサイクル数はデ
ータ依存であり、あらかじめ知ることができない。この
ため、ＲＴＬをプラットフォームとしたシミュレータで
もシミュレートは難しい。

【００３５】まず、最初の問題をもう少し説明すると、
図３に示すように、基本プロセッサであるＰＵＸ３で
は、ＡＤＤなどの１つの命令セットの命令サイクルは複
数のパイプラインステージに分割して処理される。図３
（ａ）は、３段のパイプライン型ＲＩＳＣの命令サイク
ルを示してあり、１つの命令セットは、フェッチとデコ
ードするサイクル（Ｆ＆ＤサイクルまたはＦ＆Ｄステー
ジ）５１、実行するサイクル（実行サイクルまたは実行
ステージ）５２、メモリなどにライトバックするサイク
ル（ＷＢサイクルまたはＷＢステージ）５３に分割して
処理される。また、図３（ｂ）に示すように、４段のパ
イプライン型ＲＩＳＣであれば、フェッチとデコードサ
イクル５１がさらにフェッチサイクル５１ａとデコード
サイクル５１ｂに分けて実行される。以降では、簡単の
ために３段のパイプライン型ＲＩＳＣを基本プロセッサ
ＰＵＸ３として採用した例を説明する。この場合、ＰＵ
Ｘ３では、ｎ番目の命令Ｉ（ｎ）のＦ＆Ｄサイクル５１
と共に、ｎ−１番目の命令Ｉ（ｎ−１）の実行サイクル
５２と、ｎ−２番目の命令Ｉ（ｎ−２）のＷＢサイクル
５３が進行する。

【００３６】図４（ａ）は、従来のインストラクション
セットシミュレータ（ＩＳＳ）の命令モデルを示してお
り、１番目の命令セットＩ（１）からＩ（６）までが順
番に並んで処理されるモデルである。命令セットが、そ
の機能どおりに実行されることをシミュレーションする
のであれば問題はない。しかしながら、ＰＵＸ３に対し
外部あるいはＶＵ１からのＩ／Ｏ５９が発生したときの
処理を評価しようとすると、とたんに状態が不確かのも
のになる。すなわち、図４（ｂ）に示すように各命令セ
ットは３つのパイプラインステージに分割され、部分的
にオーバーラップしながらサイクル単位（クロック単
位）で処理されている。そして、クロック単位で記述さ
れるＩ／Ｏ５９が入ると、命令毎にＩ／Ｏ５９が発生す
るとしたときに図４（ａ）のモデルでは６つのタイミン
グしか記述できないのに対し、現実のプロセッサでは図
４（ｂ）のモデルに示すように、８つのタイミングがあ
り得る。そして、それぞれのタイミングでその後の処理
が変わる可能性がある。

【００３７】たとえば、図５（ａ）に示す処理では、処
理を開始した２サイクル目でＩ／Ｏからの入力信号５９
が生じた場合の動作を示す。図５（ａ）では、１番目の
命令Ｉ（１）の実行サイクル５２でＩ／Ｏ信号５９が入
力され、２番目の命令Ｉ（２）で処理して、３番目の命
令Ｉ（３）のＷＢサイクル５３で結果をＩ／Ｏ信号５９
で出力する。これに対し、図５（ｂ）は、命令セットの
単位のモデルであり、命令の先頭をＦ＆Ｄサイクル５１
に合わせている。このケース１では、２番目の命令Ｉ
（２）はＩ／Ｏ信号を捕らえることができないので、上
記のような処理が実現されない。図５（ｃ）は、命令の
先頭を実行サイクル５２に合わせたケース（ケース２）
であり、１番目の命令を実行中にＩ／Ｏ信号５９を受け
て、その結果として２番目および３番目の命令を通じて
Ｉ／Ｏ信号５９を出力することができるが、３番目の命
令で出力する信号のタイミングが異なる。図５（ｄ）
は、命令の先頭をＷＢサイクル５３に合わせたケース
（ケース３）であるが、２番目の命令Ｉ（２）はＩＯ信
号５９の入力そのものを感知することができない。

【００３８】このように、Ｉ／Ｏ信号５９や割り込みは
すべてクロック同期またはクロックサイクルベース、す
なわちパイプラインのサイクルベースで起動されるの
で、これらの信号を正しく取り扱うには、そのサイクル
ベースで命令が分解されてモデル化されている必要があ
る。そこで、本発明においては、図６に示すように、サ
イクル単位で管理することができるＩＳＳ本体６１を備
えたシミュレータ６０を提供することにより、パイプラ
インのサイクルベース分解された命令モデルに基づくシ
ミュレーションを行えるようにしている。すなわち、図
７に示すように、従来のＩＳＳでは命令単位でその機能
がＣ言語によりモデル化されていた。これに対し、本発
明のシミュレータ６０では、命令セットＩをサイクル単
位、すなわち、Ｆ＆Ｄ部５１と、実行部５２と、ＷＢ部
５３とに分けてそれぞれのパイプラインステージをＣ言
語によりモデル化する。そして、ＩＳＳ本体６１で各命
令セットＩの各サイクルを評価しながらシミュレーショ
ンする。したがって、３段パイプラインＲＩＳＣを対象
としたシミュレーションでは、１つのサイクルで常に３
つの命令セットを評価することになる。このため、従来
のＩＳＳよりもシミュレーション速度は低下する原因と
はなるが、Ｃ言語のシミュレータによるアセンブラコー
ドのシミュレーションではなく、そのアセンブラコード
で記述されたアプリケーションプログラム４ａがハード
ウェア上で実際に動作する様子をシミュレーションする
ことができる。

【００３９】ＩＳＳ本体６１でサイクル単位で命令モデ
ルを管理する場合、図８に示すように、各命令セットの
各パイプラインステージ毎に、その各命令セットの各ス
テージ毎に固有のＣ言語によるモデル（第１の情報）５
７と、各命令セットの各ステージに共通のＣ言語による
モデル（第２の情報）５８とを記述しても良い。たとえ
ば、共通のモデルとしてＩ／Ｏ信号に関するモデルを各
サイクル毎に記述することにより、Ｉ／Ｏ信号による動
作をサイクルバウンダリーに対し正しくシミュレーショ
ンすることができる。しかしながら、この方法では、共
通部分である第２の情報の記述量が増えることになる。
そこで、本例のシミュレータ６０においては、ＩＳＳ本
体６１に、サイクル単位にシミュレーションを行うため
のサイクル単位で時間を管理する機構６１ａと、Ｉ／Ｏ
信号などに対する処理などのサイクルあるいはパイプラ
インステージに共通な第２の情報を記述した部分６１ｂ
と、その第２の情報に基づいて応答する機構６１ｃとを
設けている。

【００４０】さらに、命令セットＩが決まれば、その命
令セットＩの各パイプラインステージ毎の固有のモデル
（第１の情報）も決まる。したがって、本例のシミュレ
ータ６０では、各命令セット毎に各パイプラインステー
ジ毎のモデルを提供するＰＵ命令ライブラリ６２を設
け、各命令の各パイプラインステージをＩＳＳ本体６１
で管理可能なモデル、すなわち第１の情報に変換してい
る。このため、シミュレータ６０に提供されるアプリケ
ーションプログラムは命令セットの状態であるいが、シ
ミュレーションはサイクル単位で分割して行うことがで
きる。また、シミュレーションの対象となるモデルがサ
イクル単位で分割して記述されている場合でも、ＰＵ命
令ライブラリ６２により、そのシミュレーションモデル
自身が記述すべき量を削減できる。

【００４１】このため、図６に示した本例のシミュレー
タ６０であれば、アセンブラコードで記述されたアプリ
ケーションプログラム４ａに基づき、サイクル単位のシ
ミュレータモデルをＰＵ命令ライブラリ６２を参照しな
がらＩＳＳ本体６１で構築し、サイクル単位で管理しな
がらシミュレーションを行うことができる。ＩＳＳ本体
６１の負荷を低減して実行速度を速くするためには、命
令セットであるアセンブラコードをパイプラインステー
ジに分割された記述で表されたシミュレーションモデル
６６に変換できるコンパイラあるいはコンパイラプログ
ラム６５を用い、命令セットがサイクル単位で記述され
たシミュレーションモデル６６を事前に用意しておくこ
とが望ましい。

【００４２】本例のシミュレータ６０は、さらに、ＶＵ
命令により起動するＶＵ１における処理をＩＳＳ本体６
１においてサイクル単位で管理可能な情報として提供す
るＶＵ命令ライブラリ６３を備えている。したがって、
ＶＵ命令ライブラリ６３でＶＵ命令で消費されるサイク
ル数を定義することにより、上述したもう１つの問題、
すなわち、画像処理やネットワーク処理において信号列
の中から「ある特定のビットパターンを検出する」とい
ったＶＵ命令が実行されたときに、その命令で使用ある
いは消費されるサイクル数をあらかじめ知ることができ
ないという問題を簡単に解決することができる。このた
め、本例のシミュレータ６０においては、ＰＵ命令はＰ
Ｕ命令ライブラリ６２から供給されるパイプラインステ
ージ毎のモデルをサイクル単位で管理することによりサ
イクル単位でシミュレートでき、ＶＵ命令はＶＵ命令ラ
イブラリ６３でＶＵ１において消費されるサイクル数が
シミュレートできる。

【００４３】したがって、本例のシミュレータ６０によ
り、ＶＵＰＵ１０の内部におけるＶＵ１とＰＵ２とのＩ
／Ｏあるいは割込み処理、さらには、外部とＩ／Ｏある
いは割込み処理などをサイクルあるいはクロック単位で
Ｃ言語によりモデルで完全にシミュレートすることが可
能となる。このため、高速でハードウェアの動作をシミ
ュレートできるシミュレータを提供することが可能とな
る。

【００４４】さらに、本例のシミュレータ６０は、ＰＵ
命令ライブラリ６２と、ＶＵ命令ライブラリ６３とを別
に設けている。ＰＵ命令ライブラリ６２は、ＶＵＰＵ１
０を実現するときの埋め込みプロセッサとなる基本プロ
セッサＰＵＸ３における処理をサイクル単位で記述する
ためのライブラリであり、ほぼフィックスされたものと
なる。

【００４５】これに対し、ＶＵ命令ライブラリ６３は、
ＶＵＰＵ１０で実現しようとするユーザの仕様によって
可変なＶＵ１における処理が反映されるものであり、そ
の都度、異なる可能性が高い。したがって、ＶＵ命令ラ
イブラリ６３をユーザ単位で、あるいはユーザ自身が設
計できるように分離することにより、シミュレータ６０
に殆ど影響を与えずにユーザの仕様を組み込むことがで
きる。このため、本例の構成により、ＶＵＰＵ１０をシ
ミュレートできるシミュレータ６０を短期間に経済的に
開発することができる。

【００４６】また、本例のＶＵ命令ライブラリ６３は、
Ｃ言語で記述されている仕様あるいはプログラムファン
クションＣｓの部分をＣ＋＋言語に変換されたもの、あ
るいはそれがコンパイルされたものである。したがっ
て、変数の型宣言を行うことにより、取り扱えるデータ
長はバリアブルとなり、Ｃ言語で記述された際の冗長な
ビット長を削除することができる。このため、ＶＵ命令
ライブラリ６３は、機能的にＶＵ１として実現するＲＴ
Ｌと置換可能なものとなる。したがって、より精度良
く、実機に近い条件で、さらにＲＴＬシミュレータより
も高速でＶＵＰＵ１０をシミュレートすることができ
る。ＶＵ命令ライブラリ６３は、ＰＵ命令ライブラリ６
２も同様であるが、ＩＳＳ本体６１がＣコンパイラある
いはＣ＋＋コンパイラを内蔵していれば、Ｃ言語あるい
はＣ＋＋言語で記載されたライブラリでよく、ＩＳＳ本
体６１がコンパイラを内蔵していないのであれば、事前
にコンパイルしておく必要がある。

【００４７】さらに、シミュレータ６０は、実際のプロ
セッサでは実行されない疑似（擬似）命令用のライブラ
リ６４を備えている。この疑似命令は主に評価用に利用
され、取扱い上はＶＵ命令と同じであるので疑似ＶＵ命
令（擬似ＶＵ命令）と称することにする。疑似ＶＵ命令
は、シミュレーションの過程あるいは結果を評価するた
めにＩＳＳ本体６１にデータを入力したり、期待値を出
力させたりする処理を規定するものであり、この間、Ｖ
ＵＰＵのシミュレーションをホールドする。すなわち、
ＩＳＳ本体６１は、サイクル数のカウントを停止し、ゼ
ロサイクルで疑似ＶＵ命令を実行する。この疑似命令ラ
イブラリ６４は、ＰＵ命令のシミュレーションに対して
ゼロサイクルの専用命令として捉えることも可能である
ので、シミュレータ６０の内部ではＶＵ命令ライブラリ
６３と同等に取り扱われる。したがって、このシミュレ
ータ６０はＶＵに加えて、デバック用の疑似ＶＵの機能
が装着されているということができる。疑似ＶＵ命令
は、実際のプロセッサ１０においても疑似ＶＵ命令とし
て取り扱われるので、この疑似命令（Ｅ命令）をフェッ
チしたときはＰＵ２に対してはＮＯＰ命令が出力される
だけである。また、ＶＵ１は自己宛てのＶＵ命令ではな
いので、処理を行わない。したがって、シミュレーショ
ンが終了した後にあえて取り除かなくても良い命令とな
っている。

【００４８】図９に、疑似ＶＵ命令を導入した場合の設
計手法の概要を示してある。ここでも、Ｃ言語による全
体記述３１の第３層（レイヤ３）と、サイクルベースの
ＩＳＳによるシミュレータ６０の第２層（レイヤ２）
と、ＶＵＰＵ１０の第１層（レイヤ１）とに分けて考え
ることができ、Ｃ言語（レイヤ３）とＲＴＬによるＶＵ
ＰＵ１０（レイヤ１）との間に、サイクルベースのＩＳ
Ｓ６１によるシミュレーション（レイヤ２）を導入でき
ることによる効果を示している。本例では、Ｃ言語（Ａ
ＮＳＩ−Ｃを想定）による全体記述３１には、テスト記
述、即ちデータファイルの入力とか出力値と期待値との
一致比較といった記述も含まれる。目視によるデバッグ
が有効であるのならば、グラフィック出力ルーチンとい
った機能も、このテスト機能あるいはデバッグ機能を定
義するテスト記述に含められる。

【００４９】このテスト記述Ｃｅの部分は、シリコンへ
の実装形態であるＶＵＰＵ１０にはマッピングされない
部分であり、ＩＳＳでのみ実行される疑似ＶＵとして装
着される部分である。疑似ＶＵ命令でカバーする範囲
は、ＶＵ命令でカバーする範囲と同様に、Ｃ記述３１か
ら抽出され、Ｃコンパイラ１００を介してコンパイルさ
れて疑似ＶＵ命令ライブラリ６４あるいはオブジェクト
としてＩＳＳ本体６１が走行するシミュレータ６０に組
み込まれる。したがって、疑似ＶＵ命令ライブラリ６４
は、ＩＳＳ６１が走行する計算機環境上のＣコンパイラ
１００の出力である。そして、ＰＵ命令でカバーされる
範囲ＣｇとのインターフェイスＩＦｅが疑似ＶＵ命令と
なる。

【００５０】ＰＵ命令で記述される範囲Ｃｇは、図２な
どで説明したように、基本プロセッサＰＵ２で走行する
部分のＣ言語による記述であり、ＰＵ用のＣコンパイラ
１０１によりコンパイルされてＩＳＳ６１で実行される
シミュレーションレベルのプログラム４ａとなる。この
プログラム４ａがバイナリーに変換したものが、基本プ
ロセッサＰＵがＲＴＬの形式にて提供された時に使用さ
れることになる。すなわち、ＶＵＰＵ１０のオブジェク
トプログラムとなる。

【００５１】ＶＵ命令でカバーされる記述範囲Ｃｓは、
全体記述３１から抽出された後に、これがビット冗長を
持つときには、Ｃ記述をＣ＋＋記述に変換して変数の型
宣言により（Class Libraryを使用して）ビット冗長を
取り除き、最適なビット記述のライブラリ１０２とす
る。その後、Ｃ＋＋コンパイラ１０３でコンパイルして
シミュレータ６０に組み込まれるＶＵ命令ライブラリ６
３を生成する。ＰＵ命令でカバーされる範囲Ｃｇとのイ
ンターフェイスＩＦｓは、ＶＵ命令であり、これはＶＵ
ＰＵ１０においても同様である。

【００５２】また、ビット冗長を取り除いたＣ＋＋記述
のライブラリ１０２はＣｔｏＲＴＬ動作合成ツール１０
４の入力スタイルの規定にあったＣ言語に変換されて動
作合成の入力となる。ＣｔｏＲＴＬツール１０４は、通
常、変換されたＲＴＬを出力し、そのＲＴＬのサイクル
数も出力するので、ＶＵ命令ライブラリ６３はレポート
されたサイクル数も取り込み、ビット冗長を取り除いた
Ｃ＋＋記述による機能にサイクル数を加えた情報を、Ｉ
ＳＳ本体６１に提供し、ＶＵ１を含めたサイクルベース
のシミュレーションを可能とする。

【００５３】このようにして設計を進めて行き、最後に
生成されたＶＵ１のＲＴＬをＩＳＳ６１とリンクさせて
シミュレーションすることも可能である。設計の最終段
階における検証フェーズとして有効である。

【００５４】図１０は、疑似ＶＵ命令を含めたＣ記述３
１を分解してサイクルベースのＩＳＳシミュレーション
を実行する過程を示してある。この図では、全体記述３
１の一部が２つの疑似ＶＵ命令と、１つのＶＵ命令に置
き換えられている。疑似ＶＵ命令に置き換えられたテス
ト記述３７の内容は、例えば、最初が入力ファイルをオ
ープンしてテストデータを読み込む記述であり、次が、
出力された結果と期待値との一致比較照合を取る記述で
ある。また、ＶＵ命令に置き換えられた部分３３は、例
えば、専用のハードウエアで処理することにより高速化
を図りたい信号処理のＣ記述部分である。その他のＰＵ
命令として実行される部分３４は、一般的なソフト処理
対象となる記述であり、ＰＵ命令と、ＶＵ命令と、疑似
ＶＵ命令とを含んだプログラム３２として生成される。
したがって、ＰＵ用のコンパイラ１０１でコンパイルさ
れて、その際、ＶＵ命令も疑似ＶＵ命令もアセンブラコ
ールされているから、コンパイルされた結果はＰＵ命令
とＶＵ命令（疑似含む）の混在リスト４ａとなり、ＩＳ
Ｓ本体６１に順次読み込まれて実行されることになる。

【００５５】テスト記述３７はＩＳＳ６１でのみ実行さ
れる疑似ＶＵとして装備されることが望ましい。これら
テスト記述は、シミュレーションおよびデバッグ上必要
であるが、通常は、ハードウェア化する対象外だからで
ある。従って、サイクル数はゼロを設定し、テスト機能
のみをゼロサイクルで実行できる形態が望ましい。テス
ト記述３７は、ＩＳＳ６１が開発され、走行する計算機
環境により決定されるコンパイラ１００でコンパイルさ
れる。例えば、あるＯＳ上でＩＳＳ６１が走行している
のであれば、テスト記述は、そのＯＳにて走行するＣコ
ンパイラ（例えばサン社のＯＳであればフリーウェアの
ｇｃｃがある）でコンパイルされ、ＩＳＳ６１に疑似Ｖ
Ｕライブラリ６４として装着される。装着された疑似Ｖ
Ｕライブラリ６４は、ＰＵ側からはＶＵ命令と同様に処
理される疑似ＶＵ命令でコールされ、リターンされる。

【００５６】専用命令としてハードウェア化されるＶＵ
命令のＣ記述３３は、ＶＵＰＵプロセッサを開発する場
でユーザが定義する命令であるが、上述した方法でライ
ブラリ６３の形式で装着される。このようにして、疑似
ＶＵ命令ライブラリ６４と、ＶＵ命令ライブラリ６３が
用意されると、ＩＳＳ本体６１は、アセンブラ化された
コード４ａの命令セットを順番に読み込んで、ＰＵ命令
であれば、予めサイクルモデルとして用意されているＰ
Ｕライブラリ６２を読み、ＶＵ命令であれば、ＶＵライ
ブラリ６３を読み込んで、実行する。同様に疑似ＶＵ命
令であれば、疑似ＶＵライブラリ６４を読み込んで実行
する。

【００５７】図１１に、シミュレータ６０を実現するた
めのプログラムにおける主な処理をフローチャートによ
り示してある。ＩＳＳ本体６１を実現するためのプログ
ラムがスタートすると、ステップ７１でシミュレートす
る対象のアプリケーションプログラム４ａのｎ番目の命
令セットを取得する。ステップ７９で、その命令セット
Ｉが疑似ＶＵ命令であれば、ステップ７９ａで疑似ＶＵ
をスタートする処理を行う。疑似ＶＵはＩＳＳ本体６１
だけで稼動するＶＵであるが、上述したように疑似ＶＵ
命令ライブラリ６４を参照することによりデバック処理
用の入出力あるいはその他の処理が行われる。

【００５８】この疑似ＶＵの処理では、サイクルはカウ
ントしないので、疑似ＶＵが終了すると、他のＶＵＰＵ
の状態をシミュレートする処理は行われず、ステップ７
１に戻って次の命令をフェッチする。したがって、ＶＵ
１あるいはＰＵ２の状態に影響を与えずに、それらの状
態を評価することができる。そして、疑似ＶＵ命令をＶ
Ｕ命令およびＰＵ命令と同じレベルでプログラムコード
４ａに挿入することができるので、シミュレーション上
で評価する状態をプログラムレベルで規定することが可
能である。このため、シミュレーションの評価を効率良
く、容易に行うことができる。

【００５９】ステップ７２で、その命令セットＩがＶＵ
命令であれば、ステップ７３でＶＵ１をスタートする処
理を行う。図１１に示すように、ＶＵ命令ライブラリ６
３としての機能を提供するプログラムがＶＵ１における
サイクルをカウントするだけのプログラムであれば、ス
テップ７３においては、そのカウンタ数Ｃをクリアして
カウントを開始する。

【００６０】ＶＵ命令ライブラリ６３のプログラムは、
カウンタ数Ｃを初期化するステップ９１と、カウント数
Ｃをサイクルのタイミングでカウントアップするステッ
プ９２と、カウント数ＣがＶＵ１における処理が完了す
るＣ０に達したことを判断するステップ９３を備えてお
り、カウント中であればＶＵ１が稼動中であること示す
情報をＩＳＳ本体６１に返すステップ９４と、カウント
が終了していればＶＵ１が停止中である情報をＩＳＳ本
体６１に返すステップ９５を備えている。したがって、
ＩＳＳ本体６１のプログラムでは、ステップ７２に続い
て、ステップ７４においてＶＵ命令ライブラリ６３に問
い合わせることにより、そのサイクルにおけるＶＵ１の
状況を管理することができる。

【００６１】さらに、ＩＳＳ本体６１は、ステップ７５
で取得した命令セットＩがＰＵ命令であれば、ステップ
７６でそのｎ番目のＰＵ命令のＦ＆Ｄサイクルのモデル
（第１の情報）をＰＵ命令ライブラリ６２に用意されて
いるＣモデル８１から取得し、そのステージ固有のモデ
ルを実行する。それと共に、それに関わる外部入出力や
ＶＵからの入出力などに対するステージに共通のモデル
（第２の情報）を実行する。次に、ステップ７７で、ｎ
−１番目のＰＵ命令の実行サイクルのモデルをＰＵ命令
ライブラリ６２のＣモデル８１から取得し、そのステー
ジ固有のモデルと、共通のモデルを実行する。さらに、
ステップ７８で、ｎ−２番目のＰＵ命令のＷＢサイクル
のモデルをＰＵ命令ライブラリ６２のＣモデル８１から
取得し、そのステージ固有のモデルと、共通のモデルを
実行する。これらステップ７６、７７および７８の処理
の前後は問わない。またこれらの処理は並列に行われて
も良い。

【００６２】このように、本例のシミュレータ６０にお
いては、ＩＳＳ本体６１において、ｎ番目、ｎ−１番目
およびｎ−２番目の命令セットの各パイプラインステー
ジにおけるモデルを実行することにより、１つのサイク
ルのシミュレーションを行う。したがって、シミュレー
タ６０では、サイクル分解されたシミュレーションモデ
ルをＩＳＳ本体６１においてサイクルベースでシミュレ
ーションすることになり、従来のＲＴＬをベースとした
シミュレータと同等のサイクル単位での精度を維持しつ
つ、実行速度の速いＣ言語による高速シミュレーション
が可能となる。このため、数百倍高速でハードウェアを
シミュレーションできるシミュレータを提供することが
可能となる。

【００６３】さらに、ＩＳＳ本体６１として機能するシ
ミュレーションプログラムに対し、命令セットの各パイ
プラインステージ毎に、そのパイプラインステージをシ
ミュレートプログラムで管理可能な情報、すなわちモデ
ルに変換する処理を提供するＰＵ命令ライブラリ６２の
プログラムを設けてある。ライブラリプログラムを用い
て、パイプラインステージをシミュレートする前に、そ
のパイプラインステージを管理するためのモデルを取得
することができる。また、ライブラリプログラムを用意
することにより、アプリケーションプログラムに記述す
る量を大幅に削減することが可能である。各パイプライ
ンステージのモデルを取得する処理は、本例のように、
各パイプラインステージのモデルを実行する直前に取得
しても良いし、シミュレートする命令毎、あるいはシミ
ュレートするサイクル毎に一括してモデルを取得するこ
とも可能である。あるいは、ライブラリから各パイプラ
インステージ毎のモデルをアプリケーションプログラム
単位で取得してすべてのパイプラインの情報を含むシミ
ュレーションモデルを事前に生成することも可能であ
る。

【００６４】さらに、本例のシミュレータ６０では、Ｉ
ＳＳ本体６１で各パイプラインステージに共通する処理
に関するモデルを用意し、各パイプラインステージのモ
デルと共にサイクル単位で実行している。この方法によ
りステージ単位のモデルの記述を削減することができる
が、共通の処理を含んだモデルをＰＵ命令ライブラリ６
２として提供することも可能である。

【００６５】そして、シミュレータ６０は、ＰＵ命令ラ
イブラリ６２に加えて、ＶＵ命令ライブラリ６３を備え
ている。したがって、ＶＵＰＵ１０のようなデータパス
に特化した専用処理部ＶＵ１を備えたプロセッサにおい
て、ＶＵ１でＶＵ命令が消費するサイクル数がデータ依
存であるような場合においても、ＶＵ命令で消費される
サイクル数をＶＵ命令ライブラリ６３でカウントしてＩ
ＳＳ本体６１に通知することが可能である。したがっ
て、ＶＵ１の状態もＩＳＳ本体６１においてサイクル単
位で管理することができる情報に変換することができ
る。ＶＵ命令ライブラリ６３がシミュレートするＶＵ１
の状態をＩＳＳ本体６１が知る方法は幾つかあり、ＩＳ
Ｓ本体６１がサイクル事象をＶＵ命令ライブラリ６３に
通知することによりＶＵ命令ライブラリ６３の側でサイ
クル数のカウントを返したり、またはＶＵ１における処
理が終了したことをＶＵ命令ライブラリ６３からＩＳＳ
本体６１に通知するだけでも結果としてＶＵ１における
サイクル数の管理を行うことができる。

【００６６】たとえば、図１２に示したシミュレータ６
０においては、ＶＵ命令ライブラリ６３が各サイクル毎
のＶＵ１の状態をＩＳＳ本体６１に返すルーチン６３ａ
を備えている。したがって、ＩＳＳ本体６１の側でＶＵ
１の状態をサイクル単位で監視し、終了までのサイクル
数をカウントするなど方法でＶＵ１をサイクル単位で管
理できる。このため、ＶＵ１の処理の終了情報だけをＶ
Ｕ命令ライブラリ６３からＩＳＳ本体６１に通知させ、
サイクル数のカウントはＩＳＳ本体６１またはデータパ
ス命令側であるＶＵ命令ライブラリ６３のどちらでもで
きることとなる。もちろん、ＶＵ命令ライブラリ６３か
らＩＳＳ本体６１に供給されるＶＵ１の状態は終了情報
に限られる必要はなく、ＰＵ命令の処理に影響を及ぼす
ＶＵ１の処理の途中経過をＩＳＳ本体６１に通知してさ
らに精度の高いシミュレーションを行うことも可能であ
る。また、図１２に示したシミュレータ６０では、疑似
ＶＵ命令ライブラリを用意していないが、疑似ＶＵ命令
ライブラリがない場合でも、サイクルベースのＩＳＳ６
１によりＲＴＬモデルを用いなくても、それと等価のシ
ミュレーションを数桁高速で行うことができることは変
わりない。

【００６７】図１３に、本発明による設計の手順詳細を
示す。これらの手順を実行可能な手段あるいは処理を備
えたシステムあるいはプログラムは、適当な計算機環境
で動作する自動設計システムあるいは自動設計プログラ
ムとして提供することが可能である。このため、本発明
により、システムＬＳＩにおける、Ｃ言語あるいはＪＡ
ＶＡ（登録商標）言語などの高級言語から自動設計シス
テムの構築が可能となる。

【００６８】最初の設計ステージ１１１では、初期の仕
様を記載したＣ記述３１の出力期待値を作成しておき、
後段の設計作業におけるテスト機能の元とする。この段
階におけるコンパイラは、汎用のＣコンパイラ（ｇｃ
ｃ）である。

【００６９】次の設計ステージ１１２は、ＰＵへの移植
である。Ｃ記述３１をＰＵ２（ＰＵＸ３）のＣコンパイ
ラであるｐｃｃ１０１でコンパイルする。この際、ステ
ップ１２１で出力期待値との比較照合のようなテスト記
述を、疑似ＶＵ命令としてｐｃｃ１０１でコンパイルさ
れるプログラムに装着させることが可能である。疑似Ｖ
Ｕ命令は他の命令と共にｐｃｃ１０１でコンパイルされ
るが、疑似ＶＵ命令で実行させる機能（疑似ＶＵ）、す
なわちテスト記述された機能は、汎用のコンパイラ（ｇ
ｃｃ）１００でコンパイルし、疑似ＶＵライブラリを生
成する。

【００７０】こうして疑似ＶＵ命令により動作するテス
ト回路（疑似ＶＵ）を内蔵させたプログラム（Ｃ記述）
を、ＩＳＳ６１を用いてステップ１２２で検証する。疑
似ＶＵ命令によりテスト機能が移植されているので、正
しくｐｃｃ１０１でコンパイルされるプログラムに移植
が行われたか否かは直ちに判明する。この設計ステージ
１１２では、ＩＳＳ６１がＩＳＳプロファイラとしてレ
ポートする各Ｃソースコード上でのクロック消費数情報
（ＩＳＳプロファイラ）から、どの部分をＶＵ化（即ち
ハードウェア化）して高速化を図るかを検討し判断す
る。

【００７１】次の設計ステージ１１３は、ＶＵ１に適し
た部分の抽出とＶＵ化、すなわち、ＶＵ命令ライブラリ
の作成である。このため、ステップ１２３でＶＵ化する
部分を抽出し、ステップ１２４でその部分をＶＵ命令に
置き換え、ＶＵ命令、ＰＵ命令および疑似ＶＵ命令から
なる、ｐｃｃ１０１でコンパイル可能なプログラムとす
る。一方、抽出した部分をステップ１２５でライブラリ
化する。Ｃ言語のままでもＩＳＳ６１にて走行可能なＶ
Ｕ命令ライブラリは生成可能であるので、この段階でシ
ミュレーションのステップ１２６を挿入しているが、必
要がなければスキップして次の段階でのみシミュレーシ
ョンするだけでも良い。なお、ステップ１２６でＶＵ命
令ライブラリを利用するために使用するコンパイラは、
汎用のＣコンパイラ、例えばｇｃｃである。この段階で
も、疑似ＶＵ命令はテスト記述としてそのまま利用され
る。

【００７２】設計ステージ１１４では、ステップ１２７
でＣ＋＋言語を用いて冗長ビットを削除し、削除した結
果のＣ＋＋のＶＵ命令ライブラリ６３をステップ１２８
でシミュレータ６０に装着してＩＳＳ６１を走行させて
消費サイクル数を確認する。その為には、ＶＵ１のサイ
クル数を知る必要があり、次の設計ステージ１１５を実
行させてサイクル数を知り、ＶＵ命令ライブラリ６３に
フィードバックをかける。この段階でも、疑似ＶＵ命令
はテスト記述としてそのまま利用される。

【００７３】上述したように、通常のＣ言語ではデータ
長が、例えば３２ビットに取られ、３２ビット長の範囲
内で仕様となるアルゴリズムの開発と検証が行われる。
しかしながら、実際に稼動させるハードウエアシステム
では３２ビットは必要ない、といった場合が極めて多
い。この場合には冗長を削除しないと、無駄なハードウ
ェアを持った実行回路を生成してしまうことになる。し
たがって、この設計ステージ１１４で、Ｃ言語と異なる
言語、ここではＣ＋＋言語にて冗長を取り除く事は極め
て重要である。

【００７４】加えて、冗長を取り除いたＣ＋＋言語のラ
イブラリ６３で検証を行うことが重要である。冗長を取
り除きすぎていないかどうかは、シミュレーションによ
って確認する必要があり、このステージ１１４でサイク
ルベースのＩＳＳ６１を用いて確認できる意義は極めて
大きい。というのも、もし、サイクルベースのＩＳＳ６
１がなければ、この確認はＲＴＬベースのシミュレーシ
ョンにて行うしかなく、それはサイクルベースのＩＳＳ
６１によるシミュレーションに比べ約１、０００倍時間
がかかるシミュレーションだからである。

【００７５】当初の仕様３１を最初からＣ＋＋言語とし
て記述し、冗長を加味しない形式で最初から設計すれば
よい、との考え方もある。それもひとつの考え方である
が、次のようなデメリットがある。まず、オブジェクト
指向の言語であるＣ＋＋言語と通常の手続き型言語であ
るＣ言語とでは、生成されるオブジェクトのサイズに違
いがでる。つまり、オブジェクト指向言語のオブジェク
トサイズは通常に比べ３０〜５０％くらい大きくなって
しまう欠点がある。これは、ＰＵ化するプログラム、す
なわち、ＰＵコンパイラ１０１でコンパイルする部分の
オブジェクトサイズが非常に大きくなってしまうことに
なる。

【００７６】ＶＵＰＵ１０のような、組み込み型のプロ
セッサにとっては、シリコン上のメモリサイズをいかに
小さくするかが、コストと消費電力上極めて重要な要因
となり、この点、Ｃ言語で初期設計する設計方法のメリ
ットは大きい。これに対し、ＶＵ化される記述は、ハー
ドウェアとなるので、たとえＣ＋＋言語を経由したとし
ても前に述べたようなオブジェクトサイズの増大には繋
がらない。むしろ、型変換を通じて冗長なビット長が削
除できた状態でシミュレーションできるメリットが大き
い。

【００７７】次の設計ステージ１１５は、ＣｔｏＲＴＬ
ツールによる動作合成である。ＩＳＳシミュレーション
により検討されたＣ＋＋言語のライブラリ６３を、ステ
ップ１２９で動作合成可能なＣ記述に変換し、ステップ
１３０で合成をかける。結果としてＲＴＬとサイクル数
がレポートされるので、サイクル数は、上述したように
上流のＩＳＳシミュレーション（ステップ１２８または
１２６）へフィードバックする。このステージ１１５で
レポートされるサイクル数まで埋め込んだＶＵライブラ
リ６３はＣｔｏＲＴＬ動作合成ツールにて生成されたＲ
ＴＬと置換可能なものになる。

【００７８】設計ステージ１１６は、最終段階であり、
ＶＵ１のＲＴＬと、ＰＵ命令、ＶＵ命令および疑似ＶＵ
命令が含まれるプログラムとを、ステップ１３１でＩＳ
Ｓ６１を使用して混合あるいは協調シミュレーション
し、できあがったＶＵ１のＲＴＬの最終的な検証を行
う。通常、このシミュレーションにおいては、親はＲＴ
Ｌとなる。即ち、親となるＲＴＬを起し、子となるＩＳ
Ｓと、子となるＶＵ部のＲＴＬを親のレベルで接続させ
てシミュレーションを行うことも可能である。この段階
のシミュレーションは、ＲＴＬが含まれるのでシミュレ
ーション速度は低下する。しかしながら、最終確認を行
う意味で一回検証する意味はある。加えて、ＩＳＳ６１
ではプログラムに組み込まれている疑似ＶＵ命令がその
まま動作するので、テスト環境は同一のものが使用でき
るメリットがある。

【００７９】最終的に動作が確認されたＶＵ１のＲＴＬ
は、ステップ１３２で論理合成され、ステップ１３３で
ネットリストとして出力されシリコン化（回路化）され
る。

【００８０】このように、上記の一連のステージでは、
ＩＳＳ６１を用いて何段階かのシミュレーション（ステ
ップ１２２、１２６、１２８および１３１）を繰り返し
ているが、最初のステージ１１１のステップ１２１で導
入された疑似ＶＵ命令によるテスト記述、特に期待値照
合といった機能がシミュレートされるプログラムに装着
されたまま、ＲＴＬの最終検証のフェーズであるステー
ジ１１６まで活かされる。したがって、この複数のシミ
ュレーション段階を備えた設計方法において、同一のテ
スト記述が設計段階の最初から最後まで利用できること
は、各ステージですこしづつ変化していく実装の形態を
検証する上で極めて有効であり、大きく回路を間違えて
設計を押しすすめる心配がないという大きなメリットが
ある。

【００８１】なお、上記では本発明に係るシミュレーシ
ョン方法をシミュレーションプログラムで実現可能なシ
ミュレータ６０に基づき説明しているが、ハードワイヤ
ードロジックなどの他の実現手段で本発明のシミュレー
ション方法を実行することも可能である。しかしなが
ら、本発明のシミュレーション方法は、Ｃ言語あるいは
ＪＡＶＡ（登録商標）などの他の高級言語で記述された
高速実行可能なシミュレーションプログラムとして提供
できることが重要であり、ＣＤ−ＲＯＭなどの適当な記
録媒体に記録されたり、インターネットなどのコンピュ
ータネットワークを介して提供される本発明に係るシミ
ュレーションプログラムをパーソナルコンピュータやワ
ークステーションなどの適当なハードウェア資源にイン
ストールすることによりＶＵＰＵ１０の機能を高速でシ
ミュレートすることができる。

【００８２】ＶＵＰＵ１０は、汎用的なプロセッサであ
るＰＵと、専用回路化したＶＵとを備えており、全ての
仕様を専用回路化する従来のカスタムＬＳＩと比較する
と、短期間に低コストで従来と同等以上の性能のカスタ
ムＬＳＩを提供できるものであり、本発明のシミュレー
タを採用することにより、さらに開発期間を短縮するこ
とができる。また、本発明のシミュレータは、ＶＵＰＵ
に限らず、汎用的なプロセッサの設計開発、あるいはプ
ロセッサで実行する全てのプログラム（本明細書ではア
プリケーションプログラムと称している）の設計開発に
も適用可能なものであり、シミュレーションの精度を向
上し、シミュレーションの期間を短縮することができ
る。

【００８３】

【発明の効果】以上に説明したように、本発明において
は、命令セットをパイプラインサイクルに分解したモデ
ルでシミュレートすることができるサイクルベースのＩ
ＳＳ本体を備えたシミュレータを提供しており、Ｃ言語
などの高級言語で記述された高速実行可能なシミュレー
タによりサイクルベースでハードウェアのシミュレーシ
ョンを行うことができる。したがって、本発明のシミュ
レーション方法により、精度は従来のＲＴＬベースのシ
ミュレータと同等に、サイクル単位を維持しつつ、シミ
ュレーション速度を数百倍から数千倍高速にできるシミ
ュレータあるいはシミュレータとしての機能を有するデ
ータ処理システムを提供できる。したがって、本発明に
よりプロセッサの設計期間を大幅に短縮でき、設計品質
も向上する。したがって、設計物のコスト競争力に極め
て多大な効果を発揮する。

【００８４】さらに、本発明のシミュレーション方法で
は、ＶＵＰＵのようなデータパスに特化した専用処理部
を備えたプロセッサにおいても、専用処理部で専用命令
が消費するサイクル数をライブラリという形でサイクル
単位でカウントして管理することが可能であり、サイク
ルベースでのハードウェアシミュレーションが可能とな
る。

【００８５】さらに、プロセッサでは実行されない疑似
ＶＵ命令、特にゼロサイクルの疑似ＶＵ命令を導入する
ことにより、評価および検証に有効なテスト回路を疑似
ＶＵ命令として初期設計段階から最終のＲＴＬ生成段階
まで利用できる。また、ＶＵ命令による処理をライブラ
リ化することにより、そのライブラリを他の言語、上記
ではＣ＋＋で変換して冗長ビットの削減を極めて簡単に
行うことが可能となる。そして、本発明のシミュレータ
は、サイクルベースのＩＳＳであるので、最終段階で生
成されたＲＴＬとも接続させてシミュレーションするこ
とが可能であり、最終検証までをフォローすることがで
きる。

【図面の簡単な説明】

【図１】ＰＵおよびＶＵを備えたデータ処理装置（ＶＵ
ＰＵ）の概要を示す図である。

【図２】Ｃ言語により記述された仕様に基づきＶＵＰＵ
を開発する様子を示す図である。

【図３】命令セットをパイプラインステージに分けて実
行する様子を示す図である。

【図４】命令セットを命令単位で評価する場合と、パイ
プラインステージに分けてサイクル単位で評価する場合
を示す図である。

【図５】命令セットを命令単位で評価する場合の幾つか
のケースを、サイクル単位で評価する場合と比較して示
す図である。

【図６】本発明のシミュレータの概要を示す図である。

【図７】命令セットのモデルを、命令単位のモデルと、
パイプラインステージ単位のモデルにした場合とを比較
して示す図である。

【図８】パイプラインステージ単位のモデルをステージ
個別のモデルと、共通のモデルとに分けて示した図であ
る。

【図９】疑似ＶＵ命令を導入した設計手法の概要を示す
図である。

【図１０】疑似ＶＵ命令を導入してＣ言語により記述さ
れた仕様に基づきＶＵＰＵを開発する様子を示す図であ
る。

【図１１】図６に示したシミュレータのＩＳＳ本体およ
びライブラリとしての機能を示すフローチャートであ
る。

【図１２】本発明の異なるシミュレータの例を示す図で
ある。

【図１３】本発明に係る設計手順の概要を示す図であ
る。

【符号の説明】

１ 専用処理ユニット（ＶＵ） ２ 汎用処理ユニット（ＰＵ） ３ 汎用プロセッサ（ＰＵＸ） ４ コードＲＡＭ ４ａ アプリケーションプログラム ５ フェッチユニットＦＵ １０ データ処理装置（ＶＵＰＵ） １１ 実行ユニット ６０ シミュレータ ６１ ＩＳＳ本体 ６２ ＰＵ命令ライブラリ ６３ ＶＵ命令ライブラリ

フロントページの続き (72)発明者 武田 太豪 東京都新宿区西新宿６丁目12番１号 パシ フィック・デザイン株式会社内 Ｆターム(参考） 5B013 AA01 EE06 5B046 AA08 BA03 JA05

Claims (46)

【特許請求の範囲】
1. 【請求項１】 命令サイクルが複数のパイプラインステ
   ージにより実行される複数の命令セットを備えたアプリ
   ケーションプログラムのプロセッサにおける動作をシミ
   ュレート可能なデータ処理システムであって、前記アプ
   リケーションプログラムの動作を前記パイプラインステ
   ージのサイクルでシミュレートする手段を有するデータ
   処理システム。
2. 【請求項２】 請求項１において、前記命令セットの各
   パイプラインステージを、前記シミュレートする手段で
   管理可能な第１の情報に変換するライブラリを有するデ
   ータ処理システム。
3. 【請求項３】 請求項２において、前記シミュレートす
   る手段は、前記第１の情報を、前記パイプラインステー
   ジに共通する処理に関する第２の情報に基づきシミュレ
   ートするデータ処理システム。
4. 【請求項４】 請求項１において、前記プロセッサは汎
   用処理を実行可能な汎用処理部および特定のデータ処理
   に特化した専用処理部を備えており、 前記アプリケーションプログラムに含まれる、前記汎用
   処理部における処理を規定する汎用命令セットの各パイ
   プラインステージを、前記シミュレートする手段で管理
   可能な情報に変換する汎用命令ライブラリと、 前記アプリケーションプログラムに含まれる、前記専用
   処理部における処理を規定する専用命令セットを前記シ
   ミュレートする手段で管理可能な情報に変換する専用命
   令ライブラリとを有するデータ処理システム。
5. 【請求項５】 請求項４において、前記専用命令ライブ
   ラリは前記専用命令セットにより消費される前記サイク
   ルの情報を前記シミュレートする手段に返すデータ処理
   システム。
6. 【請求項６】 請求項４において、前記専用命令ライブ
   ラリは前記専用処理部の状態を前記サイクルの単位で前
   記シミュレートする手段に返すデータ処理システム。
7. 【請求項７】 請求項４において、前記専用命令ライブ
   ラリは、前記プロセッサの動作を規定する仕様のうち、
   前記専用命令セットにより実行される範囲の前記仕様
   が、その仕様を記述したオリジナルの言語と異なる言語
   に変換された後にコンパイルして生成されているデータ
   処理システム。
8. 【請求項８】 請求項１において、前記アプリケーショ
   ンプログラムは前記プロセッサでは実行されない疑似命
   令セットを備えており、その疑似命令セットを前記シミ
   ュレートする手段で管理可能な情報に変換する疑似命令
   ライブラリを有するデータ処理システム。
9. 【請求項９】 請求項８において、前記疑似命令セット
   は、前記サイクルをカウントしない処理を規定するデー
   タ処理システム。
10. 【請求項１０】 請求項４において、前記アプリケーシ
    ョンプログラムは前記プロセッサでは実行されない疑似
    命令セットを備えており、その疑似命令セットを前記シ
    ミュレートする手段で管理可能な情報に変換する疑似命
    令ライブラリを有し、前記疑似命令セットは、前記汎用
    処理部および／または専用処理部の処理をシミュレート
    した結果を前記サイクルをカウントしないで評価する処
    理を規定するデータ処理システム。
11. 【請求項１１】 請求項４において、前記汎用命令セッ
    トはアセンブラ命令であるデータ処理システム。
12. 【請求項１２】 命令サイクルが複数のパイプラインス
    テージにより実行される複数の命令セットを備えたアプ
    リケーションプログラムのプロセッサの設計方法であっ
    て、前記アプリケーションプログラムによる前記プロセ
    ッサの動作を前記パイプラインステージのサイクルでシ
    ミュレートするサイクルレベル・シミュレーション工程
    を有する設計方法。
13. 【請求項１３】 請求項１２において、前記サイクルレ
    ベル・シミュレーション工程の前に、前記命令セットの
    各パイプラインステージを、前記サイクルレベル・シミ
    ュレーション工程で管理可能な第１の情報に変換する工
    程を有する設計方法。
14. 【請求項１４】 請求項１３において、前記サイクルレ
    ベル・シミュレーション工程では、前記第１の情報を、
    前記パイプラインステージに共通する処理に関する第２
    の情報に基づきシミュレートする設計方法。
15. 【請求項１５】 請求項１２において、前記サイクルレ
    ベル・シミュレーション工程では、汎用処理を実行可能
    な汎用処理部および特定のデータ処理に特化した専用処
    理部を備えた前記プロセッサのシミュレーションを行
    い、 前記アプリケーションプログラムに含まれる、前記汎用
    処理部における処理を規定する汎用命令セットの各パイ
    プラインステージを、前記サイクルレベル・シミュレー
    ション工程で管理可能な情報に変換する第１の変換工程
    と、 前記アプリケーションプログラムに含まれる、前記専用
    処理部における処理を規定する専用命令セットを前記サ
    イクルレベル・シミュレーション工程で管理可能な情報
    に変換する第２の変換工程とを有する設計方法。
16. 【請求項１６】 請求項１５において、前記サイクルレ
    ベル・シミュレーション工程の前に、前記プロセッサの
    動作を規定する仕様から前記専用命令セットにより実行
    される範囲を抽出し、その範囲を前記専用命令セットに
    置き換えると共に、前記第２の変換工程で使用される専
    用命令ライブラリを作成する工程を有する設計方法。
17. 【請求項１７】 請求項１６において、前記専用命令ラ
    イブラリを作成する工程では、前記専用命令セットによ
    り実行される範囲の仕様をオリジナルの言語と異なる言
    語に変換された後にコンパイルして前記専用命令ライブ
    ラリを作成する設計方法。
18. 【請求項１８】 請求項１５において、前記第２の変換
    工程では、前記専用命令セットにより消費される前記サ
    イクルの情報を前記サイクルレベル・シミュレーション
    工程に返す設計方法。
19. 【請求項１９】 請求項１５において、前記第２の変換
    工程では、前記専用処理部の状態を前記サイクルの単位
    で前記サイクルレベル・シミュレーション工程に返す設
    計方法。
20. 【請求項２０】 請求項１２において、前記アプリケー
    ションプログラムは前記プロセッサでは実行されない疑
    似命令セットを備えており、その疑似命令セットを前記
    サイクルレベル・シミュレーション工程で管理可能な情
    報に変換する第３の変換工程を有する設計方法。
21. 【請求項２１】 請求項２０において、前記疑似命令セ
    ットは、前記サイクルをカウントしない処理を規定する
    設計方法。
22. 【請求項２２】 請求項１５において、前記アプリケー
    ションプログラムは前記プロセッサでは実行されない疑
    似命令セットを備えており、その疑似命令セットを前記
    サイクルレベル・シミュレーション工程で管理可能な情
    報に変換する第３の変換工程を有し、前記疑似命令セッ
    トは、前記汎用処理部および／または専用処理部の処理
    をシミュレートした結果を前記サイクルをカウントしな
    いで評価する処理を規定する設計方法。
23. 【請求項２３】 請求項１２において、汎用処理を実行
    可能な汎用処理部および特定のデータ処理に特化した専
    用処理部を備えた前記プロセッサを対象とする第１およ
    び第２のシミュレート段階を有し、 前記第１のシミュレート段階では、前記プロセッサの動
    作を規定する仕様に基づく命令に、前記パイプラインス
    テージのサイクルをカウントしない疑似命令セットであ
    って、シミュレート状況を評価する疑似命令セットを加
    えた状態でシミュレートし、 前記第２のシミュレート段階は、前記サイクルレベル・
    シミュレーション工程を備えており、前記命令のうちの
    前記汎用処理部における処理を規定する汎用命令セット
    の各パイプラインステージを、当該サイクルレベル・シ
    ミュレーション工程で管理可能な情報に変換し、前記命
    令のうちの前記専用処理部における処理を規定する専用
    命令セットを専用命令ライブラリに基づき当該サイクル
    レベル・シミュレーション工程で管理可能な情報に変換
    し、前記疑似命令セットを疑似命令ライブラリに基づき
    当該サイクルレベル・シミュレーション工程で管理可能
    な情報に変換してシミュレートし、 さらに、前記第２のシミュレート段階の前に、前記プロ
    セッサの動作を規定する仕様から前記専用命令セットに
    より実行される範囲を抽出し、その範囲を前記専用命令
    セットに置き換えると共に、前記専用命令ライブラリを
    作成する段階を有する設計方法。
24. 【請求項２４】 請求項２３において、前記専用命令ラ
    イブラリを作成する段階では、前記専用命令セットによ
    り実行される範囲の仕様をオリジナルの言語と異なる言
    語に変換された後にコンパイルして前記専用命令ライブ
    ラリを作成する設計方法。
25. 【請求項２５】 請求項２３において、前記第１のシミ
    ュレート段階の前に、前記疑似命令ライブラリを作成す
    る段階を有する設計方法。
26. 【請求項２６】 請求項２３において、さらに、前記専
    用命令ライブラリをＲＴＬに変換する工程と、第３のシ
    ミュレーション段階とを有し、 前記第３のシミュレーション段階は前記サイクルレベル
    ・シミュレーション工程を備えており、前記汎用命令セ
    ットの各パイプラインステージを、当該サイクルレベル
    ・シミュレーション工程で管理可能な情報に変換し、前
    記専用命令セットをＲＴＬに変換された前記専用命令ラ
    イブラリに基づき当該サイクルレベル・シミュレーショ
    ン工程で管理可能な情報に変換し、前記疑似命令セット
    を前記疑似命令ライブラリに基づき変換してシミュレー
    トする、設計方法。
27. 【請求項２７】 命令サイクルが複数のパイプラインス
    テージにより実行される複数の命令セットを備えたアプ
    リケーションプログラムのプロセッサにおける動作をシ
    ミュレートするプログラムであって、前記アプリケーシ
    ョンプログラムの動作を前記パイプラインステージのサ
    イクルでシミュレートするサイクルレベル・シミュレー
    ション処理を実行するための命令を有するプログラム。
28. 【請求項２８】 請求項２７において、前記サイクルレ
    ベル・シミュレーション処理の前に、前記命令セットの
    各パイプラインステージを、前記サイクルレベル・シミ
    ュレーション処理で管理可能な第１の情報に変換する処
    理を実行するための命令をさらに有するプログラム。
29. 【請求項２９】 請求項２８において、前記サイクルレ
    ベル・シミュレーション処理では、前記第１の情報を、
    パイプラインステージに共通する処理に関する第２の情
    報に基づきシミュレートするプログラム。
30. 【請求項３０】 請求項２７において、汎用処理を実行
    可能な汎用処理部および特定のデータ処理に特化した専
    用処理部を備えた前記プロセッサのシミュレーションを
    行う前記プログラムであって、 前記アプリケーションプログラムに含まれる、前記汎用
    処理部における処理を規定する汎用命令セットの各パイ
    プラインステージを、前記サイクルレベル・シミュレー
    ション処理で管理可能な情報に変換する第１の変換処理
    と、 前記アプリケーションプログラムに含まれる、前記専用
    処理部における処理を規定する専用命令セットを前記サ
    イクルレベル・シミュレーション処理で管理可能な情報
    に変換する第２の変換処理とを実行するための命令をさ
    らに有するプログラム。
31. 【請求項３１】 請求項２７において、前記命令セット
    は前記プロセッサでは実行されない疑似命令セットを備
    えており、その疑似命令セットを前記サイクルレベル・
    シミュレーション処理で管理可能な情報に変換する第３
    の変換処理を実行するための命令をさらに有するプログ
    ラム。
32. 【請求項３２】 請求項３１において、前記疑似命令セ
    ットにより、前記サイクルをカウントしない処理が実行
    されるプログラム。
33. 【請求項３３】 請求項３０において、前記アプリケー
    ションプログラムは前記プロセッサでは実行されない疑
    似命令セットを備えており、その疑似命令セットを前記
    サイクルレベル・シミュレーション処理で管理可能な情
    報に変換する第３の変換処理を実行可能であり、前記疑
    似命令セットにより、前記汎用処理部および／または専
    用処理部の処理をシミュレートした結果を前記サイクル
    をカウントしないで評価する処理を実行するための命令
    をさらに有するプログラム。
34. 【請求項３４】 命令サイクルが複数のパイプラインス
    テージにより実行される複数の命令セットを備えたアプ
    リケーションプログラムのプロセッサにおける動作をシ
    ミュレートするシミュレーションプログラムに対し、前
    記命令セットの各パイプラインステージを、前記シミュ
    レーションプログラムで管理可能な情報に変換して提供
    する処理を実行可能なライブラリプログラム。
35. 【請求項３５】 請求項３４において、前記シミュレー
    ションプログラムは、汎用処理を実行可能な汎用処理部
    および特定のデータ処理に特化した専用処理部を備えた
    前記プロセッサのシミュレーションを行い、 前記アプリケーションプログラムに含まれる、前記汎用
    処理部における処理を規定する汎用命令セットの各パイ
    プラインステージを、前記シミュレーションプログラム
    で管理可能な情報に変換する第１の変換処理と、 前記アプリケーションプログラムに含まれる、前記専用
    処理部における処理を規定する専用命令セットを前記シ
    ミュレーションプログラムで管理可能な情報に変換する
    第２の変換処理とを実行可能なライブラリプログラム。
36. 【請求項３６】 請求項３４において、前記シミュレー
    ションプログラムは、汎用処理を実行可能な汎用処理部
    および特定のデータ処理に特化した専用処理部を備えた
    前記プロセッサのシミュレーションを行い、 前記アプリケーションプログラムの、前記専用処理部に
    おける処理を規定する専用命令セットを前記シミュレー
    ションプログラムで管理可能な情報に変換する変換処理
    を実行可能なライブラリプログラム。
37. 【請求項３７】 請求項３６において、前記変換処理で
    は、前記パイプラインステージのサイクルに対応する情
    報であって、前記専用命令セットにより消費されるサイ
    クルの情報を前記シミュレーションプログラムに提供す
    るライブラリプログラム。
38. 【請求項３８】 請求項３６において、前記変換処理で
    は、前記専用処理部の状態を、前記パイプラインステー
    ジのサイクルの単位で前記シミュレーションプログラム
    に提供するライブラリプログラム。
39. 【請求項３９】 請求項３６において、前記変換処理で
    変換される情報は、前記プロセッサの動作を規定する仕
    様のうち、前記専用命令セットにより実行される範囲の
    前記仕様が、その仕様を記述したオリジナルの言語と異
    なる言語に変換された後にコンパイルされたモジュール
    により提供されるライブラリプログラム。
40. 【請求項４０】 請求項３４において、前記アプリケー
    ションプログラムは前記プロセッサでは実行されない疑
    似命令セットを備えており、その疑似命令セットを前記
    シミュレートプログラムで管理可能な情報に変換する第
    ３の変換処理をさらに実行可能なライブラリプログラ
    ム。
41. 【請求項４１】 請求項４０において、前記疑似命令セ
    ットは、前記パイプラインステージのサイクルをカウン
    トしない処理を規定するライブラリプログラム。
42. 【請求項４２】 命令サイクルが複数のパイプラインス
    テージにより実行される複数の命令セットを備えたアプ
    リケーションプログラムを、前記命令セットが、前記パ
    イプラインステージに分割された記述で表されたシミュ
    レーションモデルに変換する処理を実行可能な命令を有
    するプログラム。
43. 【請求項４３】 命令サイクルが複数のパイプラインス
    テージにより実行される複数の命令セットを備えたアプ
    リケーションプログラムのプロセッサの設計システムで
    あって、前記アプリケーションプログラムの動作を前記
    パイプラインステージのサイクルでシミュレートするサ
    イクルレベル・シミュレーション手段を有する設計シス
    テム。
44. 【請求項４４】 請求項４３において、汎用処理を実行
    可能な汎用処理部および特定のデータ処理に特化した専
    用処理部を備えた前記プロセッサを対象とする設計シス
    テムであって、 前記アプリケーションプログラムの、前記汎用処理部に
    おける処理を規定する汎用命令セットの各パイプライン
    ステージを、前記サイクルレベル・シミュレーション手
    段で管理可能な情報に変換し、前記アプリケーションプ
    ログラムの、前記専用処理部における処理を規定する専
    用命令セットを専用命令ライブラリに基づき前記サイク
    ルレベル・シミュレーション手段で管理可能な情報に変
    換して前記サイクルレベル・シミュレーション手段によ
    りシミュレートする手段と、 さらに、前記プロセッサの動作を規定する仕様から前記
    専用命令セットにより実行される範囲を抽出し、その範
    囲を前記専用命令セットに置き換えると共に、前記専用
    命令ライブラリを作成する手段を有する設計システム。
45. 【請求項４５】 請求項４４において、さらに、前記専
    用命令ライブラリをＲＴＬに変換する手段と、 前記汎用命令セットを、その汎用命令セットの各パイプ
    ラインステージを前記サイクルレベル・シミュレーショ
    ン手段で管理可能な情報に変換し、前記専用命令セット
    をＲＴＬに変換された前記専用命令ライブラリに基づき
    前記サイクルレベル・シミュレーション手段で管理可能
    な情報に変換して前記サイクルレベル・シミュレーショ
    ン手段によりシミュレートする手段を有する設計システ
    ム。
46. 【請求項４６】 請求項４３において、汎用処理を実行
    可能な汎用処理部および特定のデータ処理に特化した専
    用処理部を備えた前記プロセッサを対象とする設計シス
    テムであって、 前記プロセッサの動作を規定する仕様に基づく命令に、
    前記パイプラインステージのサイクルをカウントしない
    疑似命令セットであって、シミュレート状況を評価する
    疑似命令セットを加えた状態で前記サイクルレベル・シ
    ミュレーション手段によりシミュレートする第１の手段
    と、 前記命令のうちの前記汎用処理部における処理を規定す
    る汎用命令セットの各パイプラインステージを、前記サ
    イクルレベル・シミュレーション手段で管理可能な情報
    に変換し、前記命令のうちの前記専用処理部における処
    理を規定する専用命令セットを専用命令ライブラリに基
    づき前記サイクルレベル・シミュレーション手段で管理
    可能な情報に変換し、前記疑似命令セットを疑似命令ラ
    イブラリに基づき前記サイクルレベル・シミュレーショ
    ン手段で管理可能な情報に変換して前記サイクルレベル
    ・シミュレーション手段によりシミュレートする第２の
    手段と、 さらに、前記プロセッサの動作を規定する仕様から前記
    専用命令セットにより実行される範囲を抽出し、その範
    囲を前記専用命令セットに置き換えると共に、前記専用
    命令ライブラリを作成する手段を有する設計システム。