CN100530103C - 一种模拟器及方法 - Google Patents

Abstract

本发明涉及计算机领域，公开了一种模拟器及方法。所述模拟器中，包括指令级CPU模拟单元、时钟级CPU模拟单元、全CPU模拟单元、Trace数据导入工具或可执行脚本解释器、外部通信数据处理单元、用户动态链接库接口、串行切换处理单元以及并行协同处理单元。采取本发明中的一种模拟器及方法，可以使系统模拟在性能、精度以及扩展性等方面得到大幅度的提高。

Description

一种模拟器及方法

技术领域

本发明涉及计算机领域，特别是一种模拟器及方法。

背景技术

模拟器是科研人员在研究计算机体系结构的过程中所需要的重要工具，执行驱动的系统模拟器由于具有模拟精度高、可以开发和调试系统软件等特点，在很多方面都得到了广泛的使用。理想的模拟器应该具备模拟速度快，模拟的精度高，并且易于配置和修改，然而模拟器的速度、精度和灵活性之间存在者相互制约的关系，因此很难兼得。目前，单处理器由单核变为多核，超级计算机节点数目由几千个变为几万甚至几十万，要模拟这样的大规模计算机系统或者未来更大规模的计算机系统，模拟器的速度、精度和灵活性问题就变得更为突出。

在早期的单核时代，为了适应于实际应用中所需要的特点，计算机系统模拟器的CPU单元也是单核的。其中，由于研究的关注点不同，CPU单元的模拟精度和模拟重点会存在一定的差别，例如SimOS包括三种CPU模拟器，分别是Embra、Mipsy和MXS，在模拟精度上依次增强；SimpleScalar包括sim-fast、sim-cache、sim-bpred和sim-outorder等模拟单元，在模拟重点上各有不同。而后，随着多核时代的来临，模拟器的CPU单元也纷纷由原来的单核向多核方向进行着扩展。之前的单核模拟器在增加了片上互连单元、共享二级缓存以及相关的仲裁和一致性协议后，使得原来的CPU单元可以配置多个核，从而模拟出学术界和商业界所需要的多核处理器，例如M5模拟器。随着多核技术的进一步发展，大规模并行应用的需求日趋迫切，从而对模拟器性能的要求越来越高。

模拟器普遍存在模拟精度，系统性能和配置灵活性三者矛盾难以统一。如果对功能部件模拟得过于详细，能够更精确地反应功能部件真实的执行情况，提高了模拟的精度，但这样会影响到系统执行的性能，使得模拟速度慢得不可接受。简化功能部件的模拟可以提高系统执行的性能，却又无法得到系统执行的有效信息，使得模拟系统失去可靠性。如果在保证一定模拟精度的情况下，针对特定的模拟器进行专门的优化，同样可以提高系统执行的性能，然而又妨碍了系统配置的灵活性，使得模拟系统变得难以使用。

这些问题随着模拟规模的进一步扩大变得更加严重。特别是在高性能计算机领域，系统往往是由成千上万的处理器、存储部件和复杂的网络互连结构组成。针对这种规模庞大的系统，使用传统的全细节方式进行模拟几乎是不可能的。例如，传统方式为了达到速度和精度的统一，往往采用同时提供时钟级和功能级模拟等多种运行模式，并支持多种模式间动态切换的方式，但系统运行的任一时刻系统中所有节点的模拟都位于相同的执行模式，而大规模目标系统中所有节点模拟都采用细粒度模拟将导致模拟速度无法令人接受。另外，传统方式的多种运行模式之间行为仍比较相近，尤其是对于内存的需求方面相差不大，这样大规模目标系统的内存模拟所带来的宿主机内存需求又将成为新的制约因素。

因此需要专门根据这样新的特点来分析模拟重点，从而选取合适的模拟方式，以便满足用户对模拟器使用的期望。那么如何在具备局部细节模拟能力的前提下，改善模拟器的整体性能，又能在一定程度上反应系统执行的详细信息，并进一步扩大模拟的规模，成为模拟器新的发展要求。本发明正是根据这些需要提出的解决方案。

发明内容

本发明的目的在于，提供一种模拟器及方法，以解决现有的模拟器及方法在模拟精度、系统性能和配置灵活性等方面的不足。

为了实现上述目的，本发明提供了一种模拟器，包括模拟单元以及运行模式单元，所述模拟单元用以模拟多种不同形态的CPU模拟单元，所述运行模式单元用以实现所述多种不同形态的CPU模拟单元间的切换执行以及协同执行。

较佳的，在所述模拟器中，所述模拟单元中，包括指令级CPU模拟单元、时钟级CPU模拟单元、全CPU模拟单元、Trace数据导入工具或可执行脚本解释器、外部通信数据处理单元以及用户动态链接库接口中的至少两种；

所述指令级CPU模拟单元，用以实现指令级CPU模拟功能；

所述时钟级CPU模拟单元，用以实现时钟级CPU模拟功能；

所述全CPU模拟单元，用以参照某真实的CPU以模拟相应的系统；

所述Trace数据导入工具或可执行脚本解释器，用以实现指令处理单元的功能；

所述外部通信数据处理单元，用以接收通过网络传来的指令数据，并对这些指令数据进行相应处理；

所述用户动态链接库接口，用以提供一组接口，其指令处理部分在用户给定的动态链接库上。

较佳的，在所述模拟器中，所述运行模式单元中，包括串行切换处理单元以及并行协同处理单元；

所述串行切换处理单元，用以实现多种形态的CPU模拟单元的串行切换；

所述并行协同处理单元，用以实现多种形态的CPU模拟单元的并行协同；

较佳的，在所述模拟器中，所述串行切换处理单元在实现多种形态的CPU模拟单元的串行切换时，对不关心的运行过程使用粗粒度的模拟方式，对关心的运行过程使用细粒度的模拟方式。

较佳的，在所述模拟器中，所述并行协同处理单元中，包括同构协同处理单元以及异构协同处理单元；

所述同构协同处理单元用于模拟同构多核处理器的执行，所述异构协同处理单元用于模拟异构多核处理器的执行。

为了实现上述目的，本发明还提供了一种模拟的方法，包括以下步骤：

步骤100，设置模拟单元；

步骤200，设置运行模式单元。

较佳的，在所述模拟的方法中，所述步骤100中，包括以下步骤中的至少两个，且其顺序可以任意排列：

步骤110，设置指令级CPU模拟单元；

步骤120，设置时钟级CPU模拟单元；

步骤130，设置全CPU模拟单元；

步骤140，设置Trace数据导入工具或可执行脚本解释器；

步骤150，设置外部通信数据处理单元；

步骤160，设置用户动态链接库接口。

较佳的，在所述模拟的方法中，所述步骤200中，包括以下步骤：

步骤210，设置串行切换处理单元；

步骤220，设置并行协同处理单元。

较佳的，在所述模拟的方法中，所述步骤220中，包括以下步骤：

步骤221，设置同构协同处理单元；

步骤222，设置异构协同处理单元。

较佳的，在所述模拟的方法中：

所述指令级CPU模拟单元，用以实现指令级CPU模拟功能；

所述时钟级CPU模拟单元，用以实现时钟级CPU模拟功能；

所述全CPU模拟单元，用以参照某真实的CPU以模拟相应的系统；

所述Trace数据导入工具或可执行脚本解释器，用以实现指令处理单元的功能；

所述外部通信数据处理单元，用以接收通过网络传来的指令数据，并对这些指令数据进行相应处理；

所述用户动态链接库接口，用以提供一组接口，其指令处理部分在用户给定的动态链接库上。

较佳的，在所述模拟的方法中，所述运行模式单元中，包括串行切换处理单元以及并行协同处理单元；

所述串行切换处理单元，用以实现多种形态的CPU模拟单元的串行切换；

所述并行协同处理单元，用以实现多种形态的CPU模拟单元的并行协同；

较佳的，在所述模拟的方法中，所述串行切换处理单元在实现多种形态的CPU模拟单元的串行切换时，对不关心的运行过程使用粗粒度的模拟方式，对关心的运行过程使用细粒度的模拟方式。

较佳的，在所述模拟的方法中，所述并行协同处理单元中，包括同构协同处理单元以及异构协同处理单元；

所述同构协同处理单元用于模拟同构多核处理器的执行，所述异构协同处理单元用于模拟异构多核处理器的执行。

本发明的有益效果是：采取本发明中的一种模拟器及方法，可以使系统模拟、精度等方面得到大幅度的提高；同时，由于本发明的模拟器支持更多形态的CPU模拟单元的加入，可以在不同CPU形态间执行切换，因而同时保证了模拟器在整体性能和局部精度上的优势；再者，模拟器中CPU形态的可配置性，使得模拟器不仅能完成传统的同构和异构计算机系统所能承担的计算工作，更重要的是，由于CPU概念的广义化，该模拟器还能够模拟更大规模更专门化的计算任务，从而提高了系统在更大范围内的可扩展性。

附图说明

图1为本发明的模拟器的框架图；

图2为本发明的模拟器的整体效果图；

图3为多种形态的CPU模拟单元的串行切换的示意图；

图4为多种形态的CPU模拟单元的并行协同的示意图；

图5为本发明中的一种模拟方法的流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种模拟器及方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明中所提出的模拟器为一种异构多形态多核模拟器，其根据系统体系结构的配置、单个核类型的配置以及运行模式的配置来决定模拟器的执行情况。其中，对系统体系结构的配置，如可以总共配置N个CPU，配置M个北桥，对每个CPU配置Ci个核，配置Mi的内存大小，对每个北桥配置Li个CPU与之互连。对单个核类型的配置主要是将单个核配置成访存Trace(踪迹)脚本解释器、网络接口以及用户自定义链接库等不同的模拟单元。系统的运行模式有两种，即单个核在不同类型下的串行切换执行和多个不同类型的核并行协同执行。本发明中的模拟器及其方法，使得多种形态的CPU模拟单元能够同时工作，协同完成模拟任务。

请参照图1与图2，图1所示为本发明的模拟器的框架图，图2所示为本发明的模拟器的整体效果图。本发明的模拟器10中，包括指令级CPU模拟单元11、时钟级CPU模拟单元12、全CPU模拟单元13、Trace数据导入工具或可执行脚本解释器14、外部通信数据处理单元15、用户动态链接库接口16、串行切换处理单元17以及并行协同处理单元18。

所述指令级CPU模拟单元11，其执行指令的方式是，按顺序取一条二进制指令，进行译码，如果是L/S指令，先根据指令的寻址方式取得数据虚地址，再通过MMU/TLB模拟单元将虚地址转换成物理地址，最后从物理地址取得数据，或者将数据存入物理地址；否则，根据指令语义进行数学运算、逻辑运算或者跳转等方面的操作，并相应地改变寄存器和PC的值。所述指令级CPU模拟单元11一次只能执行一条指令，每条指令只有执行完才能取下一条指令，这个过程不断地重复，就能推动程序向前运行。

所述时钟级CPU模拟单元12，其比指令级CPU模拟单元11更加详细，其中加入了流水线的模拟，多指令发射的模拟，总线竞争的模拟，缓存一致性的模拟以及指令执行周期和访存延迟方面的时序信息，能够更有效地分析应用程序的执行行为。

对于单个Core，为了能够描述指令的执行时序，访存延迟，以及竞争总线引起的冲突等方面的信息，需要对Core的执行单元做出详细的模拟，例如流水线深度如何，不同指令正常执行需要多少周期，发生流水线stall时需要多少周期，指令或数据一级Cache命中时需要多少周期，一级Cache不命中二级Cache命中需要多少周期，二级Cache不命中进行访存和两级Cache重填需要多少周期，多个Core访存发生冲突时需要多少周期，乱序执行时reorder需要多少周期。

所述全CPU模拟单元13，其比时钟级CPU模拟单元12更加详细，除了具有时钟级CPU模拟单元11的模拟信息外，还有指令预取，预解码，寄存器重命名，动态调度，分支预测等方面的模拟。它是参照一款真实的CPU模拟出来的系统，因而能够准确而又全面地反映这款CPU的运行情况，例如龙芯模拟器，就是完全根据龙芯处理器模拟出来的系统。

所述Trace数据导入工具或可执行脚本解释器14，其实质上是指令处理单元。Trace数据导入工具是指将已经运行过的程序的Trace信息导入进模拟器中，每条Trace都对模拟器的某些模拟单元产生必要的影响，或者说是改变相应的状态或数据。通过这种方式得到模拟结果，是Trace-driven模拟器的基本原理。可执行脚本解释器也是一个指令处理单元，只不过它接收的是脚本命令，通过对这些命令的解释，来模拟指令的执行。它也会因此改变某些模拟单元的数据，从而得到最终的模拟结果。

所述外部通信数据处理单元15，其实质是一组通信接口，用以接收通过网络传来的指令数据，并对这些指令数据进行相应处理。它是对已有的模拟器的一种简单的扩展，通过简化CPU的模拟，方便专注于进行网络性能的测试和分析工作。特别是在高性能计算领域，通信带来的系统开销要比计算带来的系统开销大的多，在这种情况下，外部通信数据处理单元忽略了系统的计算开销，有利于研究系统的通信影响。

所述用户动态链接库接口16，用于提供一组接口，它的指令处理部分在用户给定的动态链接库上。模拟器启动时，所述用户动态链接库接口16动态地加载指定的动态链接库，根据用户的需求处理指令。它也是已有模拟器的一种扩展，为指令处理提供了很好的灵活性。

所述串行切换处理单元17，用以实现多种形态的CPU模拟单元的串行切换，其示意图如图3所示。其中，所述串行切换：一般是为了加速模拟过程而采用的技术。对不关心的运行过程使用粗粒度的模拟方式，如操作系统的启动过程，数据库管理系统的初始化过程等，而对关心的运行过程使用细粒度的模拟方式，如应用程序某段执行的访存和通信行为等。这样既可以提高模拟的速度，又能达到模拟的目的。

所述并行协同处理单元18，用以实现多种形态的CPU模拟单元的并行协同，其示意图如图4所示，所述并行协同处理单元18中，包括同构协同处理单元181以及异构协同处理单元182。其中，同构协同处理单元181可以模拟同构多核处理器的执行，异构协同处理单元182可以模拟异构同指令集多核处理器的执行，为在此基础之上的操作系统，编译器和应用程序的分析，研究与开发服务。更重要的是，异构多形态多核的协同执行，分别执行不同的计算，处理不同的数据，通过消息传递的方式进行通信，因此能够模拟规模更大，更专门的应用。

请参照图5，此为本发明中的一种模拟方法的流程图。本发明中的一种模拟方法的过程，包括以下步骤：

步骤S100，设置指令级CPU模拟单元；

步骤S200，设置时钟级CPU模拟单元；

步骤S300，设置全CPU模拟单元；

步骤S400，设置Trace数据导入工具或可执行脚本解释器；

步骤S500，设置外部通信数据处理单元；

步骤S600，设置用户动态链接库接口；

步骤S700，设置串行切换处理单元；

步骤S800，设置并行协同处理单元。

其中，在上述步骤中所设置的各个单元的作用如前所述，在此不再赘述。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (8)

1、一种模拟器，其特征在于，包括模拟单元以及运行模式单元，所述模拟单元用以模拟多种不同形态的CPU模拟单元，所述运行模式单元用以实现所述多种不同形态的CPU模拟单元间的切换执行以及协同执行；在所述模拟单元中，包括指令级CPU模拟单元、时钟级CPU模拟单元、全CPU模拟单元、Trace数据导入工具或可执行脚本解释器、外部通信数据处理单元以及用户动态链接库接口中的至少两种；

所述指令级CPU模拟单元，用以实现指令级CPU模拟功能；

所述时钟级CPU模拟单元，用以实现时钟级CPU模拟功能；

所述全CPU模拟单元，用以参照某真实的CPU以模拟相应的系统；

所述Trace数据导入工具或可执行脚本解释器，用以实现指令处理单元的功能；

所述外部通信数据处理单元，用以接收通过网络传来的指令数据，并对这些指令数据进行相应处理；

所述用户动态链接库接口，用以提供一组接口，其指令处理部分在用户给定的动态链接库上。

2、根据权利要求1所述的一种模拟器，其特征在于，所述运行模式单元中，包括串行切换处理单元以及并行协同处理单元；

所述串行切换处理单元，用以实现多种形态的CPU模拟单元的串行切换；

所述并行协同处理单元，用以实现多种形态的CPU模拟单元的并行协同。

3、根据权利要求2所述的一种模拟器，其特征在于，所述串行切换处理单元在实现多种形态的CPU模拟单元的串行切换时，对不关心的运行过程使用粗粒度的模拟方式，对关心的运行过程使用细粒度的模拟方式。

4、根据权利要求2所述的一种模拟器，其特征在于，所述并行协同处理单元中，包括同构协同处理单元以及异构协同处理单元；

所述同构协同处理单元用于模拟同构多核处理器的执行，所述异构协同处理单元用于模拟异构多核处理器的执行。

5、一种模拟的方法，其特征在于，包括以下步骤：

步骤100，设置模拟单元，

步骤200，设置运行模式单元；

在所述步骤100中，包括以下步骤中的至少两个，且顺序可以任意排列：

步骤110，设置指令级CPU模拟单元，

步骤120，设置时钟级CPU模拟单元，

步骤130，设置全CPU模拟单元，

步骤140，设置Trace数据导入工具或可执行脚本解释器，

步骤150，设置外部通信数据处理单元，

步骤160，设置用户动态链接库接口；

所述指令级CPU模拟单元，用以实现指令级CPU模拟功能；

所述时钟级CPU模拟单元，用以实现时钟级CPU模拟功能；

所述全CPU模拟单元，用以参照某真实的CPU以模拟相应的系统；

所述Trace数据导入工具或可执行脚本解释器，用以实现指令处理单元的功能；

所述外部通信数据处理单元，用以接收通过网络传来的指令数据，并对这些指令数据进行相应处理；

所述用户动态链接库接口，用以提供一组接口，其指令处理部分在用户给定的动态链接库上。

6、根据权利要求5所述的一种模拟的方法，其特征在于，所述步骤200中，包括以下步骤：

步骤210，设置串行切换处理单元，步骤220，设置并行协同处理单元；

所述串行切换处理单元，用以实现多种形态的CPU模拟单元的串行切换；

所述并行协同处理单元，用以实现多种形态的CPU模拟单元的并行协同。

7、根据权利要求6所述的一种模拟的方法，其特征在于，所述步骤220中，包括以下步骤：

步骤221，设置同构协同处理单元，

步骤222，设置异构协同处理单元；

所述同构协同处理单元用于模拟同构多核处理器的执行，

所述异构协同处理单元用于模拟异构多核处理器的执行。

8、根据权利要求6所述的一种模拟的方法，其特征在于，所述串行切换处理单元在实现多种形态的CPU模拟单元的串行切换时，对不关心的运行过程使用粗粒度的模拟方式，对关心的运行过程使用细粒度的模拟方式。

Images