KR20010046701A - 확장 가능한 테스트입력 생성기 및 그 제어방법 - Google Patents

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Abstract

본 발명은 논리회로의 신호단에 테스트입력 데이터를 인가하기 위한 테스트입력 생성기 및 이를 제어하는 방법에 관한 것이다.
본 발명의 테스트입력 생성기는 주제어부(70)와 이에 공통 버스를 통하여 계층적으로 종속된 다수개의 메모리보드(50)로 구성하되, 상기 주제어부(70)는 컴퓨터(40)의 병렬포트를 통하여 데이터를 송수신할 수 있는 통신 수단과, 각 메모리보드(50)의 부제어부(60)에 제어신호, 데이터 및 클락신호를 출력할 수 있는 출력 수단을 구비하고, 또한 클락발생기를 포함하며, 상기 각 메모리보드(50)에 있어서 상기 부제어부(60)는 상기 주제어부(70)로부터 제어신호, 데이터 및 클락신호를 입력받는 한편 SRAM부에 연결되어 데이터 및 제어신호를 입출력할 수 있도록 구성하고, 상기 SRAM부는 상기 부제어부(60)로부터 데이터를 입력받아 저장하는 한편 상기 신호선부에 연결되어 데이터를 출력할 수 있도록 구성하며, 상기 신호선부는 상기 SRAM부에 연결되어 데이터를 입력받는 한편 상기 부제어부(60)에 연결되어 클락 신호를 입력받도록 구성된다.
따라서 상기와 같은 본 발명의 테스트입력 생성기(20) 및 그 제어방법에 의하면 다양하고 광범위한 테스트입력 데이터를 대상회로(30) 등에 용이하게 인가할 수 있고, 또한 테스트입력 및 프로그램의 크기 확장이 용이하며, 유사한 타제품 개발시에 용이하게 응용할 수 있어서 신속한 제품개발, 비용 절감 및 생산성 향상에 매우 획기적인 효과가 있다.

Description

확장 가능한 테스트입력 생성기 및 그 제어방법 {Expandable Test Input Generator and Controlling Method for the same}
본 발명은 논리회로의 신호단에 테스트입력 데이터를 인가하기 위한 테스트입력 생성기 및 이를 제어하는 방법에 관한 것으로, 특히 부제어부(Slave Controller, SC)와 주제어부(Master Controller, MC)를 별개로 구성하여 확장을 용이하게 하여 다양한 검증용 시스템에 쉽게 실장될 수 있는 테스트입력 생성기 및 그 제어 방법에 관한 것이다.
최근에 집적회로의 설계 및 반도체 공정기술이 급격하게 발달함에 따라 디지털 회로 설계의 규모가 커짐은 물론 그 구성도 복잡해지고 있는 추세이다. 이와 더불어, 시장에서의 경쟁도 더욱 더 치열해지고 있으므로 빠른 시간 내에 우수한 제품을 개발하여야만 하는 실무적 과제가 대두되고 있다. 따라서 설계된 회로를 빠른 시간 내에 효율적이고 신속하게 구현하고 이를 검증하는 기술의 필요성은 매우 높다고 하겠다.
과거에는 상기와 같이 설계된 회로를 검증하기 위하여 소프트웨어적인 시뮬레이션에 주로 의존해왔으나, 시뮬레이션은 회로가 구동되는 실제 상황이 아닌 모델링에 의한 동작을 테스트하는 것이고, 또한 입력 벡터에 의존하는 것이므로 신뢰성과 정확성에 한계가 있었다. 뿐만 아니라 시뮬레이션 소프트웨어와 컴퓨터의 성능은 급격히 증가하는 회로의 복잡도를 따라가지 못하는 것이 보통이어서 적절한 시기에 적당한 소프트웨어나 컴퓨터를 구할 수 없는 경우가 많았고, 따라서 이러한 검증 도구가 개발되기까지 테스트가 연기되므로 검증에 많은 시간이 소요되고 제품화의 시기를 실기하게 된다는 단점이 있었다.
따라서 회로의 검증에 있어서 시뮬레이션의 단점을 극복하고 정확한 검증을 하기 위하여 보다 실제적인 동작 환경에서 검증을 수행할 수 있는 새로운 방법으로서 하드웨어적인 프로토타입 제작 및 하드웨어 에뮬레이션이 제시되어 각광을 받고 있다.
또한 최근 들어 시스템이 복잡해지고 다양해지는 동시에 ASIC 제작 기술이 눈부신 향상을 보이고 있으며, 따라서 하나의 시스템을 하나의 칩 상에 ASIC으로 구현하는 경향도 두드러지고 있다. 이와 같은 경향에 따라 시스템 사양을 미리 결정한 후에 이를 하드웨어와 소프트웨어로 나누어서 동시에 개발하고 디버깅하는 하드웨어/소프트웨어 동시설계 기술이 새로운 설계 기술로 각광을 받고 있다.
이러한 하드웨어/소프트웨어 동시설계 기술에 있어서는 도 1의 개략도에 도시된 바와 같이 미리 컴퓨터(40)에 테스트 프로그램 및 테스트입력 데이터를 작성하여 저장하여 놓고, 상기 테스트입력 데이터를 테스트입력 생성기(20)가 다운로드받아 컴퓨터(40)에 저장되어 있는 테스트 프로그램상의 순서에 따라 대상회로(30)에 적절한 데이터를 인가함으로써 테스트를 행하게 된다. 즉 신속한 제품개발을 위해서 프로토타입 또는 에뮬레이터 상에 구현된 대상 하드웨어, 즉 대상회로(30)의 특정한 신호선에 적절한 테스트입력을 인가하고 이에 대한 시스템의 동작을 확인할 수 있는 완벽한 디버깅 환경이 제공되어야 한다. 이와 더불어 짧은 기간 내에 완벽한 회로설계가 가능하도록 다양한 검증 기능을 갖춘 고성능 에뮬레이터 장비 개발이 활발한 시점에 비추어 볼 때 회로 설계자의 욕구를 충족시켜 줄 수 있는 테스트입력 데이터 생성 기능의 첨가는 필수적이라 하겠다.
그런데 지금까지 개발된 하드웨어 에뮬레이션 시스템의 테스트입력 생성기(20)는 설계시에 테스트를 하고자 하는 특정 하드웨어 또는 대상회로(30)가 이미 결정되어 있고, 이에 대하여 테스트하고자 하는 내용도 이미 결정되어 있어서 이에 필요한 필수 사항에만 촛점을 맞추어 설계 및 제작되고 있기 때문에 테스트입력 생성기(20)의 구조도 이에 한정되어 제어부와 메모리, 신호선부가 하나의 보드에 일체형으로 설치되는 구조로 되어 있으며, 이로 인하여 보다 광범위한 테스트를 수행하기 위하여 테스트입력 데이터가 길어지는 경우에는 확장이 어렵고, 사용자의 다양한 욕구를 충족시킬 수 없다는 문제점이 있으며, 또한 유사한 타제품의 개발에 있어서는 새로운 대상회로(30)에 맞추어 다시 새로운 고가의 테스트입력 생성기(20)를 설계하고 제작하여야만 하므로 설계 및 제작에 많은 시간과 비용이 소요되고, 따라서 제품의 원가가 상승하고 생산성이 저하되는 문제점이 있었다.
따라서, 본 발명은 메모리보드(50)를 필요에 따라 가감할 수 있어서 다양하고 광범위한 테스트입력 데이터를 대상회로(30) 등에 용이하게 인가할 수 있고, 또한 테스트입력 데이터의 크기 확장이 용이하며, 유사한 타제품 개발시에 용이하게 응용할 수 있는 테스트입력 생성기(20)와 그 제어방법을 제공하려는 것이다.
도 1은 컴퓨터를 이용한 테스트입력 생성기의 일반적인 개략도,
도 2는 본 발명의 테스트입력 생성기의 내부구조의 개략적 블럭도,
도 3은 본 발명의 테스트입력 생성기의 확장성을 설명하는 도면,
도 4는 본 발명의 테스트입력 생성기의 제어 프로그램의 흐름도,
도 5는 컴퓨터 상에서 실행되는 테스트입력 데이터 작성 프로그램의 흐름도.
< 도면의 주요부분에 대한 부호의 설명 >
20: 테스트입력 생성기 30: 대상회로
40: 컴퓨터 50: 메모리보드
60: 부제어부(Slave Controller : SC)
70: 주제어부(Master Controller : MC)
상기 과제를 달성하기 위한 본 발명의 테스트입력 생성기(20)는 기본적으로 도 2의 블럭도와 도 3의 설명도에 도시된 바와 같이 하나의 주제어부(70, Master Controller, MC)와 이에 공통 버스를 통하여 계층적으로 종속된 다수개의 메모리보드(50, Memory Board, MB)로 구성되며, 상기 각 메모리보드(50)는 또다시 부제어부(60), SRAM부 및 신호선부로 구성된다.
여기서 상기 주제어부(70)는 컴퓨터(40)의 병렬포트를 통하여 데이터를 송수신할 수 있는 통신 수단과, 각 메모리보드(50)의 부제어부(60)에 제어신호, 데이터 및 클락신호를 출력할 수 있는 출력 수단을 구비하고, 또한 클락발생기를 포함한다.
또한 상기 각 메모리보드(50)에 있어서 상기 부제어부(60)는 상기 주제어부(70)로부터 제어신호, 데이터 및 클락신호를 입력받는 한편 SRAM부에 연결되어 데이터 및 제어신호를 입출력할 수 있도록 구성하고, 상기 SRAM부는 상기 부제어부(60)로부터 데이터를 입력받아 저장하는 한편 상기 신호선부에 연결되어 데이터를 출력할 수 있도록 구성하며, 상기 신호선부는 상기 SRAM부에 연결되어 데이터를 입력받는 한편 상기 부제어부(60)에 연결되어 클락 신호를 입력받도록 구성된다.
그리고 보다 상세히 설명하면 상기 부제어부(60)는 SRAM부의 주소를 지정하기 위한 주소 발생기, SRAM부의 읽기/쓰기 동작을 제어하기 위한 읽기/쓰기 제어기, 상위 주소 레지스터, 클락 발생기 등으로 구성된다. 그리고 SRAM부의 데이터 I/O 핀은 버퍼를 통해 테스트 인가용 신호선 또는 전송 모듈로 연결된다.
상기 구성에 있어서 하나의 컴퓨터(40)에는 하나의 주제어부(70)만이 존재하지만, 상기 하나의 주제어부(70)에는 다수개의 메모리보드(50)가 연결될 수 있으며, 필요에 따라 상기 메모리보드(50)의 가감을 자유로이 할 수 있다. 또한 데이터의 저장장치로서 SRAM을 예로 들고 있으나, 테스트의 속도에 지장을 초래하지 않은 범위 내에서는 FRAM이나 DRAM으로 대체하더라도 무관하다.
한편 본 발명의 테스트입력 생성기(20) 제어방법은 기본적으로 도 4의 흐름도에 도시된 바와 같이 테스트를 할 대상회로(30)가 결정되면 인가될 주입력 등 기본적 사항을 설정하는 단계와, 주제어부(70)가 테스트입력 데이터를 컴퓨터(40)에서 다운로드하여 다수개의 각 메모리보드(50)를 순차적으로 선택하여 주제어부(70)의 클락에 동기되는 부제어부(60)를 통하여 SRAM부에 저장하는 단계와, 상한값 및 하한값을 초기화하는 단계와, 단위(Stepwise) 테스트 모드인지를 판별하는 단계와, 각 모드에 따라 초기화하는 단계와, 지정된 상한값 횟수만큼 또는 테스트길이만큼 컴퓨터(40)로부터 명령어를 받아 상기 주제어부(70)의 명령어 디코더의 해석결과에 따라 해당 메모리보드(50)의 부제어부(60)를 지정함으로써 부제어부(60)의 클락에 동기시켜 해당 SRAM부의 데이터와 클락을 신호선부에 인가하는 단계를 반복하도록 구성된다.
이하 상기와 같은 구성을 가지는 본 발명의 테스트입력 생성기(20) 및 그 제어방법의 동작을 설명한다.
먼저 테스트를 행할 대상회로(30)를 결정하고 이에 입력될 주입력 신호의 종류 및 그 신호의 지속시간, 회로 설계자가 생성한 테스트입력 파형, 메모리보드(50)의 갯수, 번지지정 등 테스트에 필요한 기본적인 사항을 결정하고, 이에 따라 테스트에 필요한 프로그램 및 테스트입력 데이터를 컴퓨터(40)에서 작성하여 저장한다. 그리고 상기 컴퓨터(40)와 테스트입력 생성기(20)간의 통신이 가능하도록 하드웨어적 수단을 구축하는데, 본 발명의 실시예에 있어서는 속도와 이식성을 고려하여 병렬포트를 선택하여 통신라인을 구축하였다. 또한 테스트입력 생성기(20)로부터 대상회로(30)에 테스트입력을 인가할 수 있는 하드웨어 신호선을 연결한다.
이제 컴퓨터(40)에서 상기 테스트 프로그램을 실행하면 컴퓨터(40)는 통신수단인 병렬포트를 통하여 주제어부(70)에 각종 명령어를 전달한다. 상기 명령어에는 여러가지가 있을 수 있으나, 예를 들면 기본적으로 다음의 명령어들을 포함한다.
SRAM 쓰기
레지스터 리세트
상위 주소 레지스터 로드
주소 발생기 병렬 로드
테스트 클락 레지스터 로드
테스트 데이터 읽기
테스트 시작 등
상기 명령어는 주제어부(70)내의 명령어 디코더에 의해 번역되며, 이에 따라 주제어부(70)가 수행해야 할 작업의 종류가 결정된다. 각 작업의 종류에 따라서 상기 명령에 이어서 병렬포트를 통해서 전달되는 데이터의 의미가 결정된다.
여기서 최초에는 레지스터 리세트, 상위 주소 레지스터 로드, 주소 발생기 병렬 로드 명령, 테스트 클락 레지스터 로드 명령 등 기본적인 명령이 실행된 후, 테스트 데이터 읽기 명령 및 SRAM 쓰기 명령이 실행된다. 상기 명령을 받은 주제어부(70)는 미리 설정된 번지에 따라 다수개의 각 메모리보드(50)들을 순차적으로 선택하면서 컴퓨터(40) 상에 생성되어 저장되어 있는 테스트입력 데이터를 병렬포트를 통해서 입력받아 메모리보드(50)의 부제어부(60)를 통하여 SRAM부에 저장한다.
좀 더 상세히 설명하면 상기 주제어부(70)에 의하여 부제어부(60)가 테스트입력 데이터를 SRAM부에 저장할 때 상기 부제어부(60)는 주제어부(70)의 클락발생기에서 발생되는 클락에 동기되며, 상기 부제어부(60)는 부제어부(60) 내부의 주소발생기에 의하여 지정되는 SRAM부의 주소에 상기 테스트입력 데이터를 저장한다. 그리고 상기 주소 발생기는 컴퓨터(40)에서 전달되는 주소 발생기 병렬 로드 명령에 의해 특정한 값으로 설정될 수 있다.
그 후 프로그램 실행의 상한값을 테스트 길이(L)에 따라 지정하고, 하한값을 0으로 지정한다. 그리고 상기 주소발생기의 초기 주소와 상위 주소 레지스터의 값은 컴퓨터(40)에 의해 지정될 수 있으므로 설계자가 특정한 횟수만큼 테스트입력 데이터를 인가하는 단위(Stepwise) 테스트 인가가 가능하다. 따라서 단위 테스트 모드인지 여부를 결정한다.
여기서 단위 테스트 모드이면 진행할 스텝 수를 결정하고, 모든 메모리보드(50)의 주소발생기와 상위 주소 레지스터에 상기 하한값과 상한값을 각각 로드한 후 상한값은 하한값에 스텝 수를 더한 값으로 지정한다. 한편 단위 테스트 모드가 아니면 모든 메모리보드(50)의 주소발생기와 상위 주소 레지스터에 하한값과 테스트 길이(L)를 각각 로드하여 초기화한다.
그 후 컴퓨터(40)로부터 병렬포트를 통하여 주제어부(70)에 테스트 시작 명령이 전달되면 주제어부(70)는 순차적으로 해당하는 메모리보드(50)를 지정하게 되며, 상기 메모리보드(50)의 부제어부(60)는 클락에 동기시켜 클락 주기마다 SRAM부로부터 테스트입력 데이터를 차례대로 읽어내어 테스트 인가용 신호선부를 통해 대상회로(30)에 인가한다.
여기서 먼저 테스트입력의 인가가 시작되는 시점은 주제어부(70)에 의해 동기된다. 또한 상기 테스트입력 인가 동작은 컴퓨터(40)에 의해 테스트 시작 명령이 전달되는 시점에서 시작되며, 부제어부(60)의 주소발생기(address counter)에 의해 SRAM부에 저장된 특정한 테스트입력 데이터가 지정되어 대상회로(30)에 인가된다. 그리고 대상회로(30)에 인가되는 시스템 클락은 부제어부(60)에서 제공되며, 설계자에 의해 컴퓨터(40)의 프로그램 상에서 지정된 시스템 클락 정보는 테스트 클락 레지스터 로드 명령에 의해 부제어부(60)에 의해 전달된다.
또한 메모리보드(50)마다 고유의 메모리보드(50) 식별자가 부여되어 있어서, 주제어부(70)는 메모리보드(50) 식별자를 출력하여 특정한 메모리보드(50)를 지정하게 되고, 선택되지 않은 메모리보드(50)는 버스 상의 모든 데이터를 무시하도록 구성한다. 이러한 구성에 의하여 본 발명의 테스트입력 생성기(20)에 있어서는 추가적인 메모리보드(50)의 설치나 또는 기존 메모리보드(50)의 제거가 매우 용이하므로 종래의 테스트입력 생성기(20)와는 달리 유연성과 확장성이 뛰어나다.
그리고 본 발명의 테스트입력 생성기(20) 및 그 제어방법에 있어서는 각 메모리보드(50)의 SRAM부에 저장되어 있는 테스트입력 데이터를 대상회로(30)에 인가하는 일은 해당 메모리보드(50)의 부제어부(60)에 의해 제어되고, 상기 다수의 각 부제어부(60)의 동작은 이를 총괄하는 하나의 주제어부(70)에 의해 제어되는 방식의 계층적 구조를 가진다.
상기와 같이 상기와 같이 순차로 테스트입력 데이터를 대상회로(30)에 인가하다가 상기 주소발생기에 의해 지정되는 메모리 주소가 상위 주소 레지스터(upper address register) 값과 같으면 테스트입력 인가 동작은 종료된다. 또한 테스트 담당자 또는 설계자가 지정한 회수만큼 테스트입력을 인가하여 주소 발생기의 값이 상위 주소 레지스터와 같으면 테스트 인가를 종료한다.
한편 컴퓨터(40) 상에서 설계자가 테스트입력을 생성하는 절차를 도 5에 흐름도로 표시하였다.
먼저 초기화 단계에서는 테스트를 인가하는 주입력의 갯수(W)와 상기 각 주입력에 인가할 테스트의 길이(L)를 입력한 후 카운터변수(i)를 초기화한다.
여기서 설계자가 사용하는 구문의 형식은 예를 들어 세 가지로 할 수 있다. 따라서 설정 단계에서는 형식 1, 형식 2, 형식 3에 대하여 설정을 행한다.
즉, 형식 1은 해당 신호선이 항상 0으로 고정됨을 의미하는 constant_0, 항상 1로 고정됨을 의미하는 constant_1과 무작위 입력 파형을 생성하는 pseudo_random으로 구성한다.
또, 형식 2는 Lv(Td)으로 구성하되, Lv는 논리값 0 또는 1을 표시하고 Td는 클락단위로 표시된 시간을 나타내도록 구성한다. 예를 들어 형식 2가 1(2)이면 논리값 1을 2클락 동안 인가하게 됨을 나타낸다.
또한 형식 3은 반복적인 파형을 표시하기 위한 것으로 Tr<형식 2>로 구성하여, 꺽쇠괄호 내에 있는 형식 2가 Tr번 반복됨을 나타내도록 구성한다.
그 후 종료판단 단계에서는 상기 카운터변수(i)와 테스트의 길이(L)를 비교하는데, 그 결과에 따라 분기하게 된다.
즉 이어지는 반복 단계에서는 상기 종료판단 단계의 판단결과, 카운터변수(i)가 작으면 형식 1, 형식 2, 또는 형식 3 중에서 택일하도록 하여 i번째 주입력에 대하여 상기 선택된 형식에 의하여 테스트입력을 생성하여 컴퓨터(40) 상에 파일로 저장한 후 카운터변수(i)를 증가시키고 다시 종료판단 단계로 복귀하며, 카운터변수(i)가 작지 않으면 테스트된 데이터를 컴퓨터(40)에 파일로 저장하게 된다.
따라서 상기와 같은 본 발명의 테스트입력 생성기(20) 및 그 제어방법에 의하면 다양하고 광범위한 테스트입력 데이터를 대상회로(30) 등에 용이하게 인가할 수 있고, 또한 테스트입력 및 프로그램의 크기 확장이 용이하며, 유사한 타제품 개발시에 용이하게 응용할 수 있어서 신속한 제품개발, 비용 절감 및 생산성 향상에 매우 획기적인 효과가 있다.

Claims (3)

  1. 논리회로에 테스트입력을 인가하는 테스트입력 생성기에 있어서, 주제어부(70)와 이에 공통 버스를 통하여 계층적으로 종속된 다수개의 메모리보드(50)로 구성하되,
    상기 각 메모리보드(50)는 또다시 부제어부(60), SRAM부 및 신호선부로 구성되고,
    상기 주제어부(70)는 컴퓨터(40)의 병렬포트를 통하여 데이터를 송수신할 수 있는 통신 수단과, 각 메모리보드(50)의 부제어부(60)에 제어신호, 데이터 및 클락신호를 출력할 수 있는 출력 수단을 구비하고, 또한 클락발생기를 포함하며,
    상기 각 메모리보드(50)에 있어서 상기 부제어부(60)는 상기 주제어부(70)로부터 제어신호, 데이터 및 클락신호를 입력받는 한편 SRAM부에 연결되어 데이터 및 제어신호를 입출력할 수 있도록 구성하고, 상기 SRAM부는 상기 부제어부(60)로부터 데이터를 입력받아 저장하는 한편 상기 신호선부에 연결되어 데이터를 출력할 수 있도록 구성하며, 상기 신호선부는 상기 SRAM부에 연결되어 데이터를 입력받는 한편 상기 부제어부(60)에 연결되어 클락 신호를 입력받도록 구성되는 것을 특징으로 하는 확장 가능한 테스트입력 생성기.
  2. 상기 제1항과 같은 구성을 가지는 확장 가능한 테스트입력 생성기를 제어하기 위하여,
    테스트를 할 대상회로(30)가 결정되면 인가될 주입력 등 기본적 사항을 설정하는 단계와,
    주제어부(70)가 테스트입력 데이터를 컴퓨터(40)에서 다운로드하여 다수개의 각 메모리보드(50)를 순차적으로 선택하여 주제어부(70)의 클락에 동기되는 부제어부(60)를 통하여 SRAM부에 저장하는 단계와,
    상한값 및 하한값을 초기화하는 단계와,
    단위(Stepwise) 테스트 모드인지를 판별하는 단계와,
    각 모드에 따라 초기화하는 단계와,
    지정된 상한값 횟수만큼 또는 테스트길이만큼 컴퓨터(40)로부터 명령어를 받아 상기 주제어부(70)의 명령어 디코더의 해석결과에 따라 해당 메모리보드(50)의 부제어부(60)를 지정함으로써 부제어부(60)의 클락에 동기시켜 해당 SRAM부의 데이터와 클락을 신호선부에 인가하는 단계를 반복하도록 구성됨을 특징으로 하는 확장 가능한 테스트입력 생성기의 제어방법.
  3. 상기 제1항과 같은 구성을 가지는 확장 가능한 테스트입력 생성기(20)에서 사용될 테스트입력 데이터를 작성하기 위하여 컴퓨터(40)에 저장되는 프로그램에 의하여 구현되는 테스트입력 데이터 작성방법에 있어서,
    테스트를 인가하는 주입력의 갯수(W)와 상기 각 주입력에 인가할 테스트의 길이(L)를 입력하고 카운터변수(i)를 초기화하는 초기화 단계와,
    형식 1은 해당 신호선이 항상 0으로 고정됨을 의미하는 constant_0, 항상 1로 고정됨을 의미하는 constant_1과 무작위 입력 파형을 생성하는 pseudo_random으로 구성하고, 형식 2는 Lv(Td)으로 구성하되, Lv는 논리값 0 또는 1을 표시하고 Td는 클락단위로 표시된 시간을 나타내도록 구성하며, 형식 3은 반복적인 파형을 표시하기 위한 것으로 Tr<형식 2>로 구성하여, 꺽쇠괄호 내에 있는 형식 2가 Tr번 반복됨을 나타내도록 구성하는 설정 단계와,
    상기 카운터변수(i)와 테스트의 길이(L)를 비교하는 종료판단 단계와,
    상기 종료판단 단계의 판단결과, 카운터변수(i)가 작으면 형식 1, 형식 2, 또는 형식 3 중에서 택일하도록 하여 i번째 주입력에 대하여 상기 선택된 형식에 의하여 테스트입력을 생성하여 컴퓨터(40) 상에 파일로 저장한 후 카운터변수(i)를 증가시키고 다시 종료판단 단계로 복귀하며, 카운터변수(i)가 작지 않으면 테스트된 데이터를 컴퓨터(40)에 파일로 저장하고 종료하는 반복 단계로 구성됨을 특징으로 하는 확장 가능한 테스트입력 생성기(20)의 테스트입력 데이터 작성방법.
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