JPH05334460A

JPH05334460A - シングルチップマイクロコンピュータ

Info

Publication number: JPH05334460A
Application number: JP4142577A
Authority: JP
Inventors: Toshinori Tamura; 俊則田村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-06-03
Filing date: 1992-06-03
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】割込み要求を発生する周辺回路が追加された製
品のエミュレーションを周辺エミュレータの追加だけで
可能にすることにある。【構成】エミュレーション回路を内蔵したシングルチッ
プマイコンにおいて、外部端子７Ｅから入力した信号を
割込み制御回路１９に供給するか、ポート回路１７に供
給するかを選択するエミュレーションフラグ２１を内蔵
する。このエミュレーションフラグ２１が“１”の時は
外部端子７Ｅを割込み伝達信号１５を入力する端子とし
て機能させ、逆に“０”の時は外部端子７Ｅを入出力ポ
ート端子として機能させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエミュレータとしても動
作可能なシングルチップマイクロコンピュータに関し、
特に割込み制御機能のエミュレーション回路を内蔵した
シングルチップマイクロコンピュータに関する。

【０００２】

【従来の技術】近年、シングルチップマイクロコンピュ
ータ（以下、シングルチップマイコンと称す）が組み込
まれた応用機器の増大につれて、多種のシングルチップ
マイコンを短期間で開発しなければならない傾向にあ
る。このシングルチップマイコンの製品開発において
は、量産販売され実際に応用機器に組み込まれるシング
ルチップマイコン（以下リアルチップと称す）の開発に
先んじて、リアルチップのソフトウェア及び応用機器の
動作検証のためにエミュレータチップの開発が行なわれ
る。

【０００３】かかるシングルチップマイコンにおいて
は、通常中央処理装置（以下、ＣＰＵと称す）は同一で
周辺機能のみが異なる製品の開発を順次行なう。従っ
て、ＣＰＵ部分のエミュレーションを行なうＣＰＵエミ
ュレータと周辺機能のエミュレーションを行なうエミュ
レータとでターゲットとなる製品のエミュレータを構成
し、周辺エミュレータのみを変更することで多種のシン
グルチップマイコンのエミュレーションに対応してい
る。

【０００４】しかし、各製品毎に周辺エミュレータを開
発することは非常に効率が悪いために、リアルチップに
エミュレーション回路を内蔵し、外部から入力した信号
レベルにより周辺エミュレータとして動作するように設
計する手法を採用することが多い。この場合、ＣＰＵエ
ミュレータと周辺エミュレータ間のインタフェース信号
の入出力用に十数本の外部端子を使用するため、外部端
子を入出力ポートとしてのエミュレーションができなく
なる。そのために、複数個の周辺エミュレータを組み合
わせて、相互にインタフェース信号の入出力のためエミ
ュレーションができない機能を他方の周辺エミュレータ
で補うことによりエミュレーションを行なうことが行わ
れている。かかる例は、例えば特開平２−１３０６４０
号公報等で知られている。

【０００５】ところが、割込み制御機能については、割
込み機能の性格から１つのエミュレータで行なわなけれ
ばならない。そのため、割込み要求を発生する周辺回路
が追加になる製品のエミュレーションを周辺エミュレー
タの追加だけで容易に行なうことは出来ない。

【０００６】図４は従来の一例を示すシングルチップマ
イコンの構成図である。図４に示すように、従来のシン
グルチップマイコンは、ＣＰＵ機能のエミュレーション
を行なうＣＰＵエミュレータ１と、周辺機能のエミュレ
ーションを行なう２つの周辺エミュレータ２ａ，３ａ
と、ターゲットシステム４とで構成している。これらＣ
ＰＵエミュレータ１と周辺エミュレータ２ａおよび周辺
エミュレータ３ａはエミュレーションバス５で接続され
ており、このエミュレーションバス５を介してＣＰＵエ
ミュレータ１は周辺エミュレータ２ａ，３ａに内蔵した
周辺機能にアクセスを行なう。また、ＣＰＵエミュレー
タ１は外部端子６Ａ〜６Ｄを備え、周辺エミュレータ２
ａは外部端子７Ａ〜７Ｆを、周辺エミュレータ３ａは外
部端子８Ａ〜８Ｄをそれぞれ備えている。これらの外部
端子を用いて、周辺エミュレータ２ａからＣＰＵエミュ
レータ１には割込み要求信号１４を供給し、ＣＰＵエミ
ュレータ１は周辺エミュレータ２ａに割込み受付け信号
１３を返送する。要するに、周辺エミュレータ２ａの内
部で割込みが発生すると、割込み要求信号１４が“１”
になる。この割込む要求信号１４が“１”になると、Ｃ
ＰＵエミュレータ１は割込み受付け信号１３を“１”に
し、割込み要求の受付けが可能であることを周辺エミュ
レータ２ａに通知する。

【０００７】次に、周辺エミュレータ２ａは割込み受付
け信号１３が“１”になったことを検出すると、割込み
要求に対応したベクタコードをエミュレーションバス５
に出力する。このため、ＣＰＵエミュレータ１は実行中
の処理を中断してエミュレーションバス５を介して入力
されたベクタコードに対応した割込み処理を実行する。

【０００８】一方、ターゲットシステム４は各エミュレ
ータとの間に入出力信号９〜１１および３８をやりとり
する。すなわち、ＣＰＵエミュレータ１とターゲットシ
ステム４は入出力信号１０を、周辺エミュレータ２ａと
ターゲットシステム４は入出力信号１１および３８を、
更に周辺エミュレータ３ａとターゲットシステム４は入
出力信号９をそれぞれ転送する。

【０００９】図５は図４に示す２つの周辺エミュレータ
のブロック図である。図５に示すように、従来の周辺エ
ミュレータ２ａはＣＰＵ１６およびポート回路１７と、
割込み制御回路１８および周辺回路２０と、これらを接
続する内部バス２５と、外部端子７Ａ〜７Ｆとで構成さ
れる。特に、外部端子７Ｄは周辺エミュレータ２ａをリ
アルチップとして動作させるか、あるいは周辺エミュレ
ータとして動作させるかを選択する信号２６を入力する
端子であり、この外部端子７Ｄに“１”を入力すると、
周辺エミュレータとして動作する。このとき、ＣＰＵ１
６は動作不可となり、割込み制御回路１８と周辺回路２
０およびポート回路１７が外部端子７Ｃを介してＣＰＵ
エミュレータ１からアクセス可能になる。ポート回路１
７はターゲットシステム４からの入出力信号１１，３８
を外部端子７Ｆ，７Ｅからそれぞれ受けとり、内部バス
２５との間で情報転送を行う。また、割込み制御回路１
８は、周辺回路２０からの割込み信号２７を受けると、
ＣＰＵエミュレータ１との間で割込み制御のインタフェ
ースを行なう。

【００１０】一方、周辺エミュレータ３ａはＣＰＵ３０
およびポート回路３１と、割込み制御回路２８および周
辺回路２９と、内部バス３５と、外部端子８Ｂ〜８Ｄと
で構成される。この周辺エミュレータ３ａは外部端子８
Ｄに“１”を入力すると、周辺エミュレータとして動作
する。このとき、ＣＰＵ３０は動作不可となり、割込み
制御回路２８と周辺回路２９およびポート回路３１が外
部端子８Ｂを介してＣＰＵエミュレータ１からアクセス
可能になる。

【００１１】まず、周辺エミュレータ２ａにおける外部
端子７Ｆの入力レベルのリードと周辺回路２０で発生し
た割込みエミュレーションについて説明する。ＣＰＵエ
ミュレータ１がポート回路１７をリードする命令を実行
するにあたっては、ＣＰＵエミュレータ１はエミュレー
ションバス５および内部バス２５を介して外部端子７
Ｅ，７Ｆの入力レベルをリードする。また、周辺回路２
０で割込みが発生すると、周辺回路２０は割込み信号２
７を“１”にする。この割込信号２７が“１”になる
と、割込み制御回路１８は割込み要求信号の発生が許可
されているかどうかの判断を行ない、許可されている場
合は割込み要求信号１４を“１”にする。この割込み要
求信号１４が“１”になると、ＣＰＵエミュレータ１は
割込み受付け信号１３を“１”にして返送する。ここ
で、割込み制御回路１８は割込み受付け信号１３が
“１”であることを識別すると、ベクタコードをエミュ
レーションバス５に出力する。これにより、ＣＰＵエミ
ュレータ１は、実行中の処理を中断し、周辺回路２ａか
ら受付けた割込み処理を実行する。

【００１２】次に、周辺エミュレータ３ａにおける外部
端子８Ｃの入力レベルのリードエミュレーションについ
て説明する。ＣＰＵエミュレータ１がポート回路３１を
リードする命令を実行するにあたっては、ＣＰＵエミュ
レータ１はエミュレーションバス５および内部バス３５
を介して外部端子８Ｃの入力レベルをリードする。この
ため、割込み制御回路２８および周辺回路２９は機能し
なくなる。

【００１３】このように、割込み機能のエミュレーショ
ンを周辺エミュレータ２ａにおいて行なっているため、
周辺エミュレータ３ａに内蔵した割込みを伴なう周辺回
路２９のエミュレーションは不可能になる。

【００１４】

【発明が解決しようとする課題】上述した従来のシング
ルチップマイコンは、周辺機能のエミュレーション回路
を内蔵し、周辺エミュレータとしても動作可能である
が、割込み制御機能のエミュレーションを単一の周辺エ
ミュレータ内で行なわなければならないので、割込み要
求を伴なう別の周辺回路を追加した製品のエミュレーシ
ョンは周辺エミュレータを追加するだけでは行なえない
という欠点がある。

【００１５】本発明の目的は、かかる割込み要求を発生
する周辺回路が追加された製品のエミュレーションを周
辺エミュレータの追加だけで可能にするシングルチップ
マイコンを提供することにある。

【００１６】

【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、中央処理装置と、割込み制御
回路と、周辺回路と、入出力回路と、外部端子と、エミ
ュレーション回路とを備え、エミュレータチップとして
も動作可能なシングルチップマイクロコンピュータにお
いて、前記外部端子の機能を指定する記憶手段を有し、
前記記憶手段の出力信号により前記外部端子を介して入
力した信号を前記割込み制御回路に供給するか、または
前記入出力回路に供給するかの選択制御を行なうように
構成される。

【００１７】また、本発明のシングルチップマイクロコ
ンピュータは、中央処理装置と、割込み制御回路と、周
辺回路と、入出力回路と、外部端子と、エミュレーショ
ン回路とを備え、エミュレータチップとしても動作可能
なシングルチップマイクロコンピュータにおいて、前記
外部端子の機能を指定する別の外部端子を有し、前記別
の外部端子からの入力レベルにより前記外部端子を介し
て入力した信号を前記割込み制御回路に供給するか、ま
たは前記入出力回路に供給するかの選択制御を行なうよ
うに構成される。

【００１８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すシング
ルチップマイコンの構成図である。図１に示すように、
本実施例は周辺エミュレータ３から割込み信号を出力
し、周辺エミュレータ２に内蔵した割込み制御回路に供
給することにより、周辺エミュレータ３に内蔵した割込
みを伴なう周辺機能のエミュレーションを可能にするも
のである。本実施例は割込み要求信号１４を受付け割込
み受付け信号１３を返送するＣＰＵエミュレータ１と、
周辺エミュレータ２および３と、ターゲットシステム４
と、エミュレーションバス５とを有する。ターゲットシ
ステム４からの入出力信号９〜１１は前述した図４の従
来例と同じであるので説明を省略する。本実施例は周辺
エミュレータ３に外部端子８Ａおよび８Ｅを追加してい
る。これらの外部端子８Ａ，８Ｅの追加により、周辺エ
ミュレータ３は、外部端子８Ａを介して割込み伝達信号
１５を出力し、周辺エミュレータ２の外部端子７Ｅに供
給する。また、周辺エミュレータ３はターゲットシステ
ム４との間で入出力信号１２を送受する。

【００１９】図２は図１に示す周辺エミュレータのブロ
ック図である。図２に示すように、本実施例の周辺エミ
ュレータ２はＣＰＵ１６およびポート回路１７と、割込
み制御回路１８および周辺回路２０と、内部バス２５
と、外部端子７Ａ〜７Ｄ，７Ｆとを有するが、これらは
図５の従来例と同じであるので、説明を省略する。本実
施例の周辺エミュレータ２はこれらの他に割込み制御回
路１９とアンドゲート２２，２４とインバータゲート２
３およびエミュレーションフラグ２１とを追加してい
る。このため、外部端子７Ｅを介して入力した信号をア
ンドゲート２２，２４に供給し、エミュレーションフラ
グ２１の出力をアンドゲート２２とインバータゲート２
３に供給する。このアンドゲート２２の出力を割込み制
御回路１９に供給し、アンドゲート２４の出力をポート
回路１７に供給する。ここで、エミュレーションフラグ
２１は外部端子７Ｅを介して入力する信号を割込み制御
回路１９に供給するか、あるいはポート回路１７に供給
するかを選択するフラグであり、ＣＰＵエミュレータ１
が命令を実行して値を設定する。この割込み制御回路１
９はアンドゲート２２の出力“１”の時に割込み要求信
号の発生が許可されていれば、割込み要求信号１４を
“１”にし、割込み受付け信号１３が“１”の時にベク
タコードを外部端子７Ｃを介してエミュレーションバス
５に出力する。

【００２０】次に、本実施例の周辺エミュレータ３はＣ
ＰＵ３０およびポート回路３１と、割込み制御回路２８
および周辺回路２９と、内部バス３５と、外部端子８
Ｂ，８Ｃとは従来例の周辺エミュレータ３ａと同様であ
るので説明を省略する。この周辺エミュレータ３はこれ
らの他に外部端子８Ａ，８Ｅとアンドゲート３２とを追
加している。周辺回路２９から割込み信号３７と、外部
端子８Ｄを介して入力するエミュレーションモード信号
３６とをアンドゲート３２に入力し、そのアンドゲート
３２の出力を外部端子８Ａを介して周辺エミュレータ２
に供給する。また、ポート回路３１は外部端子８Ｅを介
して出入力信号１２を供給される。

【００２１】以下に、図１および図２を用いて、周辺回
路２９が発生する割込みのエミュレーション動作につい
て説明する。このとき、ＣＰＵエミュレータ１は命令を
実行してエミュレーションフラグ２１に“１”を設定す
る。このエミュレーションフラグ２１が“１”であるの
で、インバータゲート２３の出力は“０”となり、アン
ドゲート２４の出力も“０”になる。また、エミュレー
ションフラグ２１が“１”であるので、アンドゲート２
２の出力は外部端子７Ｅを介して入力される割込み伝達
信号１５と同レベルになる。

【００２２】ここで、周辺回路２９で割込みが発生する
と、割込み信号３７が“１”になる。このため、エミュ
レーションモード信号３６が“１”であるので、アンド
ゲート３２の出力は“１”になる。このアンドゲート３
２の出力が“１”になると、割込み伝達信号１５が
“１”になるので、アンドゲート２２の出力が“１”に
なる。このアンドゲート２２の出力が“１”になると、
割込み制御回路１９は、割込み要求信号の発生が許可さ
れていれば、割込み要求信号１４を“１”にする。この
割込み要求信号１４が“１”になると、ＣＰＵエミュレ
ータ１は割込み要求を受付けることを周辺エミュレータ
２に知らせるために、割込み受付け信号１３を“１”に
する。割込み受付け信号１３が“１”になると、割込み
制御回路１９はベクタコードを外部端子７Ｃを介してエ
ミュレーションバス５に出力する。それ故、ＣＰＵエミ
ュレータ１は外部端子６Ｃを介してベクタコードを入力
し、実行中の処理を中断して割込み処理を実行する。

【００２３】以上により、周辺回路２９の割込みのエミ
ュレーションを行なうことができる。

【００２４】上述した割込みのエミュレーションでは、
外部端子７Ｅを割込み伝達信号１５の入力端子として使
用するため、外部端子７Ｅのポート入出力端子としての
エミュレーションができなくなる。そこで、本実施例に
おいては、周辺エミュレータ３で従来の周辺エミュレー
タ３ａに追加した外部端子８Ｅを用いて外部端子７Ｅの
エミュレーションを行なう。

【００２５】次に、周辺エミュレータ３を使用せずに、
周辺エミュレータ２だけを使った場合のエミュレーショ
ン動作について説明する。このときは、ＣＰＵエミュレ
ータ１が命令を実行して、エミュレーションフラグ２１
に“０”を説明する。エミュレーションフラグ２１が
“０”であるので、アンドゲート２２の出力が“０”、
インバータゲート２３の出力が“１”となり、アンドゲ
ート２４の出力は外部端子７Ｅを介して入力する信号レ
ベルと同レベルになる。従来例の周辺エミュレータ２ａ
で述べたように、外部端子７Ｅとターゲットシステム４
の間に入出力信号３８を供給し、ＣＰＵエミュレータ１
がポート回路１７のリード命令を実行することにより、
外部端子７Ｅのリード動作のエミュレーションが可能で
ある。

【００２６】以上第１の実施例においては、エミュレー
ションフラグ２１と割込み制御回路１９を内蔵すること
により、周辺エミュレータ２の外部端子の数を増加させ
ることなく、周辺エミュレータの追加で割込みを伴なう
周辺回路を追加した製品のエミュレーションを可能にす
る。

【００２７】図３は本発明の第２の実施例を説明するた
めのシングルチップマイコンにおける周辺エミュレータ
のブロック図である。図３に示すように、本実施例が前
述した第１の実施例と比較して異なる点は、周辺エミュ
レータ２の外部端子７Ｅを周辺エミュレータ３からの割
込み伝達信号の入力端子として使用するか、あるいはタ
ーゲットシステム４からの入出力信号の端子として使用
するかの選択を外部端子７Ｇで行なうことにある。尚、
本実施例の周辺エミュレータ３は、第１の実施例におけ
る周辺エミュレータ３と同様であるので説明を省略す
る。

【００２８】まず、周辺エミュレータ２においては、第
１の実施例におけるエミュレーションフラグ２１を削除
し、外部端子７Ｇを追加したこと以外は同じである。す
なわち、外部端子７Ｇから入力する信号をアンドゲート
２２とインバータゲート２３に供給する。この外部端子
７Ｇに“１”を入力すると、アンドゲート２４の出力が
“０”になり、アンドゲート２２の出力が外部端子７Ｅ
を介して入力する信号１５のレベルと同レベルになる。
従って、周辺エミュレータ３からの割込み伝達信号１５
が“１”になると、アンドゲート２２の出力が“１”に
なる。このアンドゲート２２の出力が“１”になってか
ら、割込み処理を実行するまでの動作は前述した第１の
実施例で述べたものと同様である。

【００２９】次に、外部端子７Ｇに“０”を入力する
と、アンドゲート２２の出力が“０”になり、アンドゲ
ート２４の出力は外部端子７Ｅを介して入力する信号１
５のレベルと同レベルになる。この外部端子７Ｇとター
ゲットシステム４の間に入出力信号３８を供給すれば、
第１の実施例で述べたように外部端子７Ｅのリード動作
のエミュレーションが可能になる。

【００３０】要するに、本実施例では外部端子７Ｇから
の入力信号レベルにより一層確実にエミュレーションの
動作モードを選択することができるという利点がある。

【００３１】

【発明の効果】以上説明したように、本発明は周辺機能
のエミュレーション回路を内蔵し周辺エミュレータとし
ても動作可能なシングルチップマイコンにおいて、エミ
ュレーションフラグと割込み制御回路を付加することに
より、外部端子を介して入力する信号をかかる割込み制
御回路に供給するか、あるいはポート回路に供給するか
の選択を可能にするので、外部端子の数を増加させるこ
となく、割込みを伴なう周辺回路を追加した製品のエミ
ュレーションを周辺エミュレータの追加だけで可能にで
きるという効果がある。また、本発明は外部端子を介し
て入力する信号レベルにより、外部端子を介して入力す
る信号を割込み制御回路に供給するか、あるいはポート
回路に供給するかの選択を行なうことができるので、エ
ミュレーションの動作モードを確実に選択することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すシングルチップマ
イコンの構成図である。

【図２】図１に示す周辺エミュレータのブロック図であ
る。

【図３】本発明の第２の実施例を説明するためのシング
ルチップマイコンにおける周辺エミュレータのブロック
図である。

【図４】従来の一例を示すシングルチップマイコンの構
成図である。

【図５】図４に示す周辺エミュレータのブロック図であ
る。

【符号の説明】

１ＣＰＵエミュレータ２，３周辺エミュレータ４ターゲットシステム５エミュレーションバス６Ａ〜６Ｄ，７Ａ〜７Ｇ，８Ａ〜８Ｅ外部端子９〜１２入出力信号１６，３０ＣＰＵ１７，３１ポート回路１８，１９，２８割込み制御回路２０，２９周辺回路２１エミュレーションフラグ２５，３５内部バス

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、割込み制御回路と、周
辺回路と、入出力回路と、外部端子と、エミュレーショ
ン回路とを備え、エミュレータチップとしても動作可能
なシングルチップマイクロコンピュータにおいて、前記
外部端子の機能を指定する記憶手段を有し、前記記憶手
段の出力信号により前記外部端子を介して入力した信号
を前記割込み制御回路に供給するか、または前記入出力
回路に供給するかの選択制御を行なうことを特徴とする
シングルチップマイクロコンピュータ。
【請求項２】中央処理装置と、割込み制御回路と、周
辺回路と、入出力回路と、外部端子と、エミュレーショ
ン回路とを備え、エミュレータチップとしても動作可能
なシングルチップマイクロコンピュータにおいて、前記
外部端子の機能を指定する別の外部端子を有し、前記別
の外部端子からの入力レベルにより前記外部端子を介し
て入力した信号を前記割込み制御回路に供給するか、ま
たは前記入出力回路に供給するかの選択制御を行なうこ
とを特徴とするシングルチップマイクロコンピュータ。