JPH0346351A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１４図に示すような技術の例がある。

この技術では、ＣＰＵＣ中央演算処理装置）コア２０１
、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　（
ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（インタ
ーフェイス回路）２０４、タイマ２０５、Ｉ１０ボート
（入出力ボート）２０６およびバス２０７を含む１チッ
プマイクロコンピユータ２０８内に、ユーザのシステム
に特Ｈなロジック回路２０９が組込まれ、１チップ上に
これらが集積化される。第１４図に示すように、ロジッ
ク回路２０９は、マイクロコンピュータ２０８内のバス
２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１５図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チップ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたバッド３０４間に配線が設け
られてそれらが１チップ化される。

これらの技術によると、汎用のマイクロコンピュータと
ユーザに特白°のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第１４図に示される技術においては、１チップ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
０間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール″、りを使用することができない。したがって、
それらのテストプログラム、ソフトウェア開発・デバッ
グ用ツール等を新たに開発しなければならない。

一方、第１５図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５，３０６や入出力回路３０７．３０８などが存在する
。そのため、パッド、ドライバ回路等が重複し、無駄が
生じるとともに、チップサイズが大きくなる。また、マ
イクロコンピュータチップ３０１とロジック回路チップ
３０２とを電気的に分離することができないので、マイ
クロコンピュータチップ用またはロジック回路チップ用
に既に開発されているテストプログラム、ソフトウェア
開発・デバッグ用ツール等を使用することができない。

したがって、それらのテストプログラム、ソフトウェア
開発・デバッグ用ツール等を新たに開発しなければなら
ない。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能であり
、論理回路部を内部的にリセットすることができる半導
体集積回路装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、１チップ上に
形成される半導体集積開路装置であって、中央演算処理
装置および記憶装置を含むマイクロコンピュータコア、
マイクロコンピュータコアに制御されかつリセット機能
を有する論理回路部、共用周辺回路、および制御手段を
備える。

共用周辺回路は、パッドおよびドライバ手段を含み、マ
イクロコンピュータコアおよび論理回路部に対して信号
を入力または出力する。制御手段は、マイクロコンピュ
−タコアおよび論理回路部を共用周辺回路に選択的に結
合させる。論理回路部はマイクロコンピュータコアから
の出力信号によりリセットされる。

［作用］ 通常の動作時には、共用周辺囲路がマイクロコンピュー
タコアおよび論理回路部に共通に用いられ、この共用周
辺回路を介してマイクロコンピュータコアおよび論理回
路部に対して信号が入出力される。

マイクロコンピュータコアのテスト時には、マイクロコ
ンピュータコアのみが共用周辺回路に結合され、この共
用周辺回路を介してテストのための信号が入出力される
。一方、論理回路部のテスト時には、論理回路部のみが
共用周辺回路に結合され、この共用周辺回路を介してテ
ストのための信号が入出力される。

このように、マイクロコンピュータコアおよびシ理回路
部を個々にテストすることができるので、汎用のマイク
ロコンピュータおよび論理回路のために既に開発されて
いるテストプログラムおよびソフトウェア開発・デバッ
グ用ツールなどを使用することができる。

また、マイクロコンピュータコアからの出力信号により
論理回路部を内部的にリセットすることができるので、
論理回路部やそれに接続される外部回路などに動作の異
常が発生した場合のように、マイクロコンピュータコア
の処理過程において論理回路部をリセットする必要性が
生じた場合に、それに容易に対応することが可能となる
。

さらに、パッドやドライバ手段が、マイクロコンピュー
タコアおよび論理回路部内には含まれず、共用周辺回路
に含まれているので、従来例に比べてチップサイズが小
さくなる。また、マイクロコンピュータコアのレイアウ
トを変更および追加することなく、論理回路部を仕様に
合わせて設計することができる。

［実施例］ 以下、この発明の火砲例を図面を参照しながら詳細に説
明する。

沁１図はこの発明の一丈施例による半導体集積回路装置
の概略構成を示す平向図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコントロール
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子口路４、選択共用端子回
路５、マイコンコア用の専用端子回路６およびランダム
ロジック回路用の専用端子回路７が設けられている。ま
た、半導体チップ１上にモード設定信号発生回路８およ
びモード信号入力回路９が設けられている。

第２図に示すように、マイコンコア２は、ＣＰＵコア２
１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイマ
２５、Ｉ１０ポート２６およびバス２７を含み、入出力
ドライバ、パッドなどからなる入出力回路を含まない。

ランダムロジック回路３は、種々のゲート、カウンタ、
フリップフロップなどから構成される論理回路であり、
特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号線ＬＭによりマイ
コンコア２に接続されかつ信号線ＬＲによりランダムロ
ジック回路３に接続されている。切換回路５１も同様に
、信号線ＬＭによりマイコンコア２に接続されかつ信号
線ＬＲによりランダムロジック回路３に接続されている
。また、切換回路４１および切換回路５１には、信号線
ＬＣを介してモード設定信号発生回路８からモード設定
信号が与えられる。

第５Ａ図、第５１３図および第５Ｃ図は共通共用端子回
路４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、バッド９１．９２および入力バッファ９３．９４を
含む。モード設定信号発生回路８には、バッド９１およ
び入力バッフ７９３を介してモード信号φ０が与えられ
かつバッド９２および入力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード侍にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブとなる。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、入力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ポート２６（第２
図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、入力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制８Ｉ！からなる。ま
た、信＋３１ｊｌＬＣは、モード設定信号ＴＮ、ＴＭ、
ＴＲを伝送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、バッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信＠ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力データＤＯＭを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＭに応答して出力デー
タＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード＋＋！Ｉには、モード設定信号ＴＲ
がアクティブとなる。それにより、切換回路４１は、制
御信号ＣＲおよび出力データＤＯＲを出力ドライバ４４
に与える。出力ドライバ４４は制御信号ＣＲに応答して
出力データＤＯＲをバッド４３に出力する。

また、入力データＤＩＭはバッド４３からマイコンコア
２に入力され、入力データＤＩＲはバッド４３からラン
ダムロジック回路３に入力される。

選択共用端子回路５の構成も！９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード特には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はパッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力データ
ＤＯＭが与えられる。また、パッド６１から入力データ
ＤＩＭが入力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

第１１図はリセット信号入力回路１０の構成を示す図で
ある。リセット信号入力回路１０は、パッド１２および
ＯＲゲートＧ１を含む。パッド１２には外部からリセッ
ト信号Ｒ８Ｔが与えられる。

そのリセット信号ＲＳＴはマイコンコア２のリセット端
子およびＯＲゲートＧ１の一方の入力端子に与えられる
。マイコンコア２の出力ボートの１つから内部リセット
信号ＩＲＳＴが出力される。

内部リセット信号ＩＲ８ＴはＯＲゲートＧ１の他方の入
力端子に与えられる。ＯＲゲートＧ１の出力はランダム
ロジック回路のリセット信号ＲＲ３Ｔとしてランダムロ
ジック回路３に与えられる。

外部からパッド１２にリセット信号Ｒ３Ｔが与えられる
と、マイコンコア２およびランダムロジック回路３がリ
セットされる。また、マイコンコア２の出力ボートから
山部リセット信号ＩＲＳＴが出力されると、ランダムロ
ジック回路３がリセットされる。

次に、ランダムロジック回路３のリセット動作について
説明する。ランダムロジック回路３には、たとえば第１
２図に示されるようなラッチ回路が含まれる。第１２図
のラッチ回路は、トランスファゲートＧ３．Ｇ４、ＮＡ
ＮＤゲー）Ｇ５およびインバータＧ６．Ｇ７を含む。Ｎ
ＡＮＤゲートＧ５の一方の入力端子にはリセット信号Ｒ
ＲＳＴが与えられる。

制御信号ＴがｒＨＪレベル、制御信号ＴがｒＬＪレベル
になると、トランスファゲートＧ３が導通状態となり、
入力端子ｉに与えられる信号がＮＡＮＤゲートＧ５の他
方の入力端子に入力される。

制！Ｉｌ信号ＴがｒＬＪレベル、制御信号Ｔが「Ｉ（ｊ
レベルになると、トランスファゲートＧ３が非導通状態
となりかつトランスファゲートＧ４が導通状態となり、
入力された信号がラブチされる。リセット信号ＲＲ３Ｔ
がｒＬＪレベルになると、ＮＡＮＤゲートＧ５の出力は
ｒＩ（Ｊレベルとなり、インバータＧ７の出力はｒＬＪ
レベルとなる。このようにして、ラッチ回路がリセット
される。ランダムロジック回路３に含まれる他の回路も
同様にしてリセットされる。

一方、マイコンコア２がリセットされると、ＣＰＵコア
２１内のレジスタやカウンタ、ＲＡＭ２３などが初期状
態に設定される（第２図参照）。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が人出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が人出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
入出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子回
路５を介してランダムロジック回路３に対して信号が人
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通ノ（周端子回路４、選択共用端子回路
５または専用端子回路６を介してマイコンコア２に対し
てテスト信号が人出力される。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が入出力される。

また、マイコンコア２の処理過程において論理回路部３
をリセットする必要性が生じた場合には、マイコンコア
２の出力ポートから西部リセット信号ＩＲＳＴが高力さ
れる。それにより、ランダムロジック回路３がリセット
される。第１１図に示すように、たとえばランダムロジ
ック回路３に動作の５Ｃ常を検出するための入営検出部
３１が設けられる。叉常検出部３１は、ランダムロジッ
ク回路３またはそれに接続される外部回路に動作の異常
が発生すると、それを検出して検出信号をマイコンコア
２に与える。たとえば、この検出信号は、マイコンコア
２の割込要求信号としてマイコンコア２に与えられる。

マイコンコア２はその検出信号に応答して内部リセット
信号Ｉ　Ｒ８Ｔを出力する。

なお、マイコンコア２は、異常検出部３１からの検出信
号に応答して西部リセット信号ＩＲ３Ｔを発生するだけ
でなく、マイコンコア２を動作させるためのソフトウェ
アに基づいて内部リセット信号ＩＲ８Ｔを発生してもよ
い。

このように、マイコンコア２の処理過程においてランダ
ムロジック回路３を内部的にリセットすることかできる
ので、この半導体集積回路装置の応用範囲が拡大化され
る。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフトウェア開
発・デバッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通共用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設５トすることができる。

次に、第１３図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速な処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介してパーソナルコンピュータ１０１、
ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択共用端子回路５は
、ユーザの注文に従ってランダムロジック回路３に結合
させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果コ 以上のようにこの発明によれば、マイクロコンピュータ
コアおよび論理回路部を個々にテストすることができる
ので、マイクロコンピュータ用または論理回路用に既に
開発されているテストプログラムおよびソフトウェア開
発・デバッグ用ツールなどを使用することができる。

また、チップサイズが縮小化されるとともに、マイクロ
コンピュータのパターン、回路構成、タイミング、テス
ト方法などを熟知していなくても、論理回路部をユーザ
の要求に従って容易に設計することができる。

したがって、マイクロコンピュータを用いたＡＳＩＣを
、短期間に少ない開発労力およびコストで実現すること
が可能となる。

さらに、マイクロコンピュータコアからの指令により論
理回路部を内部的にリセットすることが可能であるので
、応用範囲が拡大化される。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置回路装置
の平面図である。第２図は同実施例の構成を示す機能ブ
ロック図である。第３図は同実施例の主要部の特徴を説
明するための模式図である。 第４図は共通共用端子回路および選択共用端子回路の構
成を示すブロック図である。第５Ａ図、第５Ｂ図および
第５Ｃ図は共通共用端子回路の機能を説明するための模
式図であり、第５Ａ図は通常モードを示す図、第５Ｂ図
はＭＣＵテストモードを示す図、第５Ｃ図はＲ／Ｌテス
トモードを示す図である。第６図は選択共用端子回路の
機能を説明するための模式図である。第７図はモード設
定信号発生回路およびモード信号入力回路の構成を示す
図である。第８図は信号線の具体的な構成を示す図であ
る。第９図はノ（通共用端子回路の構成を示す図である
。第１０図は専用端子回路の構成を示す図である。第１
１図はリセット信号入力回路の構成を示す図である。第
１２図はランダムロジック回路のリセット動作を説明す
るための回路図である。第１３図は同実施例の使用例を
説明するための図である。第１４図は従来のマイクロコ
ンピュータコアＡＳＩＣの一例を示す機能ブロック図で
ある。第１５図は従来のマイクロコンピュータコアＡＳ
ＩＣの他の例を示す平面図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、１０はリセット信号入力回路、Ｒ３Ｔはリセット信
号、ＩＲＳＴは内部リセット信号、ＲＲＳＴはランダム
ロジック回路のリセット信号である。 なお、各図中、同一？１号は同一または相当部分を示す
。

Claims (1)

1. 【特許請求の範囲】 １チップ上に形成される半導体集積回路装置であって、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御され、かつリ
   セット機能を有する論理回路部、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアおよび前記論理回路部に対して信号を入力ま
   たは出力するための共用周辺回路、および 前記マイクロコンピュータコアおよび前記論理回路部を
   前記共用周辺回路に選択的に結合させる制御手段を備え
   、 前記論理回路部は前記マイクロコンピュータコアからの
   出力信号によりリセットされる、半導体集積回路装置。