JP2662826B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロ
コンピュータをコア（核）として用いた大規模の制御用
集積回路に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に
伴ない、マイクロコンピュータを含むLSIを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなLSIを短時間にかつ確実に開発することが要求さ
れる。

マイクロコンピュータをコア（核）にする集積回路
（以下、ICと呼ぶ）の開発手法として、第15図に示すよ
うな技術の例がある。この技術では、CPU（中央演算処
理装置）コア201、ROM（リードオンリメモリ）202、RAM
（ランダムアクセスメモリ）203、I/F回路（インターフ
ェイス回路）204、タイマ205、I/Oポート（入出力ポー
ト）206およびバス207を含む１チップマイクロコンピュ
ータ208内に、ユーザのシステムに特有なロジック回路2
09が組込まれ、１チップ上にこれらが集積化される。第
15図に示すように、ロジック回路209は、マイクロコン
ピュータ208内のバス207に接続されている。

また、マイクロコンピュータをコアにするICの他の開
発手法として、第16図に示すような技術の例がある。こ
の技術では、マイクロコンピュータチップ301およびロ
ジック回路チップ303がチップ303上に配置され、これら
を１チップ化するために必要な新たなバッド304が設け
られる。そして、マイクロコンピュータチップ301上の
パッド305、ロジック回路302上のパッド306および新た
に設けられたパッド304間に配線が設けられてそれらが
１チップ化される。

これらの技術によると、汎用のマイクロコンピュータ
とユーザに特有のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第15図に示される技術においては、１チップ
マイクロコンピュータ208内にロジック回路209に組込む
ために、レイアウトの変更および追加が必要となり、マ
イクロコンピュータチップ208の全体を改造することと
なる。そのため、チップの開発、総合的なタイミング検
証、テストプログラムの開発およびデバッグに時間がか
かることになる。また、チップの開発には、マイクロコ
ンピュータのパターン、回路構成、タイミング、テスト
方法などのすべてを熟知している技術者が必要となる。

また、マイクロコンピュータチップ用に既に開発され
ているテストプログラム、ソフトウェア開発・デバッグ
用ツール等を使用することができない。したがって、そ
れらのテストプログラム、ソフトウェア開発・デバッグ
用ツール等を新たに開発しなければならない。

一方、第16図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ301,302上にパッド305,306や入
出力回路307,308などが存在する。そのため、パッド、
ドライバ回路等が重複し、無駄が生じるとともに、チッ
プサイズが大きくなる。また、配線領域の増加による集
積回路のレイアウトパターンの低集積化が無視できな
い。特に、最近は、集積回路の端子数が増加しており、
さらに集積回路のレイアウトパターン設計に計算機を用
いているので、より配線領域の増加となり、チップサイ
ズの増加の原因となる。

さらに、マイクロコンピュータチップ301とロジック
回路チップ302とを電気的に分離することができないの
で、マイクロコンピュータチップ用またはロジック回路
チップ用に既に開発されているテストプログラム、ソフ
トウェア開発・デバッグ用ツール等を使用することがで
きない。したがって、それらのテストプログラム、ソフ
トウェア開発・デバッグ用ツール等を新たに開発しなけ
ればならない。

この発明の目的は、マイクロコンピュータを用いたIC
を短時間に少ない開発労力およびコストで実現すること
が可能な半導体集積回路装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、１チップ上
に形成される半導体集積回路装置であって、第１および
第２の回路手段、入力または出力回路手段、および切換
回路手段を備える。入力または出力回路手段は、外部信
号用パッドを含み、前記第１および第２の回路手段に対
して信号を入力または出力する。切換回路手段は、第１
および第２の回路手段を入力または出力回路手段に選択
的に結合させる。切換回路手段は、入力または出力回路
手段に隣接して配置される。

［作用］ 通常の動作時には、入力または出力回路手段が第１お
よび第２の回路手段に共通に用いられ、この入力または
出力回路手段に第１の回路手段および第２の回路手段の
両方またはいずれか一方が結合される。

第１の回路手段のテスト時には、第１の回路手段のみ
が入力または出力回路手段に結合され、この入力または
出力回路手段を会してテストのための信号が入出力され
る。一方、第２の回路手段のテスト時には、第２の回路
手段のみが入力または出力回路手段に結合され、この入
力または出力回路手段を介してテストのための信号が入
出力される。

このように、第１の回路手段および第２の回路手段を
個々にテストすることができるので、汎用のマイクロコ
ンピュータおよび論理回路のために既に開発されている
テストプログラムおよびソフト開発・デバッグ用ツール
などを使用することができる。

また、パッドが、第１の回路手段および第２の回路手
段には含まれず、入力または出力回路手段に含まれてい
るので、従来例に比べてチップサイズが小さくなる。さ
らに、第１および第２の回路手段の一方のレイアウトを
変更および追加することなく、他方を仕様に合わせて設
計することができる。

しかも、第１および第２の回路手段に対して信号を入
力または出力するための入力または出力回路手段と、第
１および第２の回路手段を入力または出力回路手段に選
択的に結合させる切換回路手段とが、隣接して配置され
ているので、半導体集積回路装置の集積度が向上する。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第４図はこの発明の一実施例による半導体集積回路装
置の概略構成を示す平面図である。半導体チップ１上に
マイクロコンピュータコア（またはマイクロコントロー
ルユニットコア；以下、マイクロコアと呼ぶ）２および
ランダムロジック回路３が設けられている。半導体チッ
プ１上の周縁部には共通共用端子回路４、選択共用端子
回路５、マイコンコア用の専用端子回路６およびランダ
ムロジック回路用の専用端子回路７が設けられている。
また、半導体チップ１上にモード設定信号発生回路８お
よびモード信号入力回路９が設けられている。

ここで、共通共用端子回路４、選択共用端子回路５お
よび専用端子回路6,7の各々を、周辺回路と呼ぶ。半導
体チップ１の各辺に垂直な方向における各周辺回路の長
さＨは同一に形成される。

第１図を参照すると、周辺回路500aは共通共用端子回
路４または選択共用端子回路５に相当し、周辺回路500b
は専用端子回路6,7に相当する。周辺回路500aは切換回
路501および入出力回路502を含む。切換回路501と入出
力回路502とは隣接するように配置される。また、周辺
回路500bはゲート回路503および入出力回路502を含む。
ゲート回路503と入出力回路502とは隣接するように配置
される。

第１図に示すように、半導体チップの各辺に対して垂
直な方向における各周辺回路500a,500bの長さＨはすべ
て同一に形成される。

第2A図は周辺回路500aの半導体チップ上のレイアウト
パターンの一例を示す図であり、第2B図は第2A図の等価
回路図である。

第2A図に示すように、電源電圧V_DDを供給する電源ラ
インL1および電源電圧V_SSを供給する電源ラインL2を挟
んで、一方の領域は切換回路501に相当する部分であ
り、他方の領域は入出力回路502に相当する部分であ
る。

切換回路501は、ＮチャネルMOSトランジスタN5,N6,N1
0,N20,N30およびＰチャネルMOSトランジスタP5,P6,P10,
P20,P30を含む。各トランジスタは、ソースＳ、ゲート
ＧおよびドレインＤを含む。

入出力回路502は、ＮチャネルMOSトランジスタN1,N2,
N3,N4、ＰチャネルMOSトランジスタP1,P2,P3,P4および
パッドPaを含む。各トランジスタは、ソースＳ、ゲート
ＧおよびドレインＤを含む。

第2B図において、インバータ11は、第2A図に示される
ＮチャネルMOSトランジスタN10およびＰチャネルMOSト
ランジスタP10からなる。また、インバータI2は、第2A
図に示されるＮチャネルMOSトランジスタN20およびＰチ
ャネルMOSトランジスタP20からなり、インバータI3は、
ＮチャネルMOSトランジスタN30およびＰチャネルMOSト
ランジスタP30からなる。トランジスタP5,N5が第１のト
ランスファゲートを構成し、トランジスタP6,N6が第２
のトランスファゲートを構成する。信号ａが“H"レベル
のときにはトランジスタP5,N5がオンし、信号ｂが入出
力回路502に伝達される。また、信号ｃが“H"レベルの
ときには、トランジスタP6,N6がオンし、信号ｄが入出
力回路502に伝達される。

入出力回路502において、トランジスタP1,P2,N1,N2が
入力バッファを構成し、トランジスタP3,P4,N3,N4が出
力バッファを構成する。信号ｅが“H"レベルのときに
は、トランジスタP3,N4がオンし、出力バッファが能動
化される。これにより、切換回路501から伝達された信
号がパッドPaに出力される。信号ｅが“L"レベルのとき
には、トランジスタP1,N2がオンし、入力バッファが能
動化される。これにより、パッドPaに与えられる信号ｇ
が入力信号ｆとしてマイコンコア２またはランダムロジ
ック回路３に伝達される。

第3A図は周辺回路500bの半導体チップ上のレイアウト
パターンの一例を示す図であり、第3B図は第3A図の等価
回路図である。

第3A図に示すように、電源ラインL1,L2を挟んで一方
の領域は入出力回路502に相当する部分であり、他方の
領域はゲート回路503に相当する部分である。入出力回
路502のレイアウトパターンは第2A図に示される入出力
回路502のレイアウトパターンと同様である。ゲート回
路503は、ＮチャネルMOSトランジスタN10,N40およびＰ
チャネルMOSトランジスタP10,P40を含む。各トランジス
タは、ソースＳ、ゲートＧおよびドレインＤを含む。

第3B図に示すように、ゲート回路503は、インバータI
1およびI4を含む。インバータI1は、第3A図に示される
ＮチャネルMOSトランジスタN10およびＰチャネルMOSト
ランジスタP10からなる。インパータI4は、ＮチャネルM
OSトランジスタN40およびＰチャネルMOSトランジスタP4
0からなる。

信号ｈはインバータI4を介して入出力回路502のトラ
ンジスタP4,N3のゲートに与えられる。信号ｅが“H"レ
ベルのときには、トランジスタP3,N4がオンし、出力バ
ッファが能動化される。したがって、信号ｈがパッドPa
に出力される。信号ｅ“L"レベルのときには、トランジ
スタP1,N2がオンする。したがって、パッドPaに与えら
れる信号ｇが入力信号ｆとしてマイコンコア２またはラ
ンダムロジック回路３に入力される。

上記実施例では、切換回路501と入出力回路502とを半
導体チップのレイアウトパターン上で隣接して配置した
ので、切換回路501と入出力回路502との間の配線領域
は、半導体集積回路全体の領域に対してほとんど無視で
きる程度となる。

また、切換回路501と入出力回路502とを電源ラインL
1,L2により分離している。同様に、ゲート回路503と入
出力回路502とを電源ラインL1,L2により分離している。
したがって、入出力端子を介してパッドPaに進入した外
部ノイズが、切換回路501およびゲート回路503に進入す
ることが阻止される。なお、アルミニウム配線により形
成される電源ラインL1,L2の下部と半導体基板との間に
コンタクトを設け、あるいは、それらの間に逆耐圧のダ
イオードを配置しておくと、外部ノイズの除去にさらに
有効となる。

計算機を利用したレイアウトパターン設計によると、
マイコンコア２またはランダムロジック回路３と周辺回
路500a,500bとの間の配線領域は、各周辺回路500a,500b
に沿うように配置される。そのため、半導体チップの各
辺に対して垂直な方向における各周辺回路500a,500bの
長さが互いに異なると、各配線が折れ曲がるように形成
される。上記実施例においては、半導体チップの１つの
辺に対して垂直な方向における各周辺回路500a,500bの
長さＨが統一されているので、各配線のレイアウトパタ
ーンが単純化され、配線領域の面積が減少する。

次に、上記実施例の半導体集積回路装置の各部分の構
成および動作を詳細に説明する。

第５図に示すように、マイコンコア２は、CPUコア2
1、ROM22、RAM23、I/F回路24、タイマ25、I/Oポート26
およびバス27を含み、入出力ドライバ、パッドなどから
なる入出力回路を含まない。ランダムロジック回路３
は、種々のゲート、カウンタ、フリップフロップなどか
ら構成される論理回路であり、特定用途の仕様に従って
設計される。

次に、第６図を参照すると、共通共用端子回路４は、
通常はマイコンコア２およびランダムロジック回路３に
結合され、テスト生にはマイコンコア２またはランダム
ロジック回路３に選択的に結合される。選択共用端子回
路５は、通常はマイコンコア２およびランダムロジック
回路３のいずれか一方に固定的に結合され、テスト時に
はマイコンコア２またはランダムロジック回路３に選択
的に結合される。専用端子回路６はマイコンコア２のみ
に固定的に結合され、専用端子回路７はランダムロジッ
ク回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置
を通常モード、マイコンコア２のテストモード（以下、
MCUテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、R/Lテストモードと呼ぶ）
に設定するためのモード信号が与えられる。モード設定
信号発生回路８は、モード信号入力回路９の出力に応答
して、共通共用端子回路４および選択共用端子回路５に
モード設定信号を与える。

第７図は、共通共用端子回路４および選択共用端子回
路５の構成を示すブロック図である。共通共用端子回路
４は、切換回路41および入出力回路42からなり、選択共
用端子回路５も同様に切換回路51および入出力回路52か
らなる。切換回路41は、信号線LMによりマイコンコア２
に接続されかつ信号線LRによりランダムロジック回路３
に接続されている。切換回路51も同様に、信号線LMによ
りマイコンコア２に接続されかつ信号線LRによりランダ
ムロジック回路３に接続されている。また、切換回路41
および切換回路51には、信号線LCを介してモード設定信
号発生回路８からコード設定信号が与えられる。

第8A図、第8B図および第8C図は共通共用端子回路４の
機能を説明するための模式図である。通常モードにおい
ては、第8A図に示すように、入出力回路42が切換回路41
によりマイコンコア２およびランダムロジック回路３に
結合される。MCUテストモードにおいては、第8B図に示
すように、入出力回路42が切換回路41によりマイコンコ
ア２に結合される。R/Lテストモードにおいては、第8C
図に示すように、入出力回路42が切換回路41によりラン
ダムロジック回路３に結合される。

第９図は選択共用端子回路５の機能を説明するための
模式図である。通常モードにおいては、第９図に示すよ
うに、入出力回路52が切換スイッチ51によりマイコンコ
ア２およびランダムロジック回路３のいずれか一方に固
定的に結合される。マイコンコア２およびランダムロジ
ック回路３のいずれに結合されるかは、その半導体集積
回路装置の仕様によって定められる。

MCUテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路52が切換回路51によりマイコ
ンコア２に結合される。R/Lテストモードにおいても、
共通共用端子回路４の場合と同様に、入出力回路52が切
換回路51によりランダムロジック回路３に結合される。

第10図はモード設定信号発生回路８およびモード信号
入力回路９の構成を示す図である。モード信号入力回路
９は、パッド91,92および入力バッファ93,94を含む。モ
ード設定信号発生回路８には、パッド91および入力バッ
ファ93を介してモード信号φ０が与えられかつパッド92
および入力バッファ94を介してモード信号φ１が与えら
える。モード設定信号発生回路８は、モード信号φ0,φ
１に基づいてモード設定信号TN,TM,TRを発生する。通常
モード時にはモード設定信号TNがアクティブとなり、MC
Uテストモード時にはモード設定信号TMがアクティブと
なり、R/Lテストモード時にはモード設定信号TRがアク
ティブとなる。

第11図は信号線の構成を詳細に示す図である。信号線
LMは、出力データDOMを伝送するためのデータ線、入力
データDIMを伝送するためのデータ線および制御信号CM
を伝送するための制御線からなる。この信号線LMはマイ
コンコア２のI/Oポード26（第５図参照）に接続され
る。信号線LRは、出力データDORを伝送するためのデー
タ線、入力データDIRを伝送するためのデータ線および
制御信号CRを伝送するための制御線からなる。また、信
号線LCは、モード設定信号TN,TM,TRを伝送するための３
本の信号線からなる。

第12図は共通共用端子回路４の構成を示す図である。
出力回路42は、パッド43および出力ドライバ44を含む。

通常モード時には、モード設定信号TNがアクティブと
なる。それにより、切換回路41は、制御信号CM,CRの一
方または両方の論理分をとった信号、および出力データ
DOM,DORの一方を出力ドライバ44に与える。出力ドライ
バ44は制御信号に応答して出力データをパッド43に出力
する。

MCUテストモード時には、モード設定信号TMがアクテ
ィブとなる。それにより、切換回路41は制御信号CMおよ
び出力データDOMを出力ドライバ44に与える。出力ドラ
イバ44は制御信号CMに応答して出力データDOMをパッド4
3に出力する。

R/Lテストモード時には、モード設定信号TRがアクテ
ィブとなる。それにより、切換回路41は、制御信号CRお
よび出力データDORを出力ドライバ44に与える。出力ド
ライバ44は制御信号CRに応答して出力データDORをパッ
ド43に出力する。

また、入力データDIMはパッド43からマイコンコア２
に入力され、入力データDIRはパッド43からランダムロ
ジック回路３に入力される。

選択共用端子回路５の構成も第12図に示される構成と
同様である。ただし、選択共用端子回路５においては、
通常モード時には出力データDOM,DORのうち予め定めら
れた出力データが常に出力される。

第13図は専用端子回路６の構成を示す図である。専用
端子回路６はパッド61および出力ドライバ62を含む。出
力ドライバ62には制御信号CMおよび出力データDOMが与
えられる。また、パッド61から入力データDIMが入力さ
れる。専用端子回路７の構成も専用端子回路６の構成と
同様である。

次に、この実施例の半導体集積回路装置の動作につい
て説明する。

通常モード時には、共通共用端子回路４がマイコンコ
ア２およびランダムロジック回路３に共通に用いられ、
マイコンコア２（あるいはランダムロジック回路３）の
出力がランダムロジック回路３（あるいはマイコンコア
２）に入力されるか、または、共通共用端子回路４を介
して、マイコンコア２およびランダムロジック回路３に
対して信号が入力される。また、専用端子回路６を介し
てマイコンコア２に対して信号が入出力され、専用端子
回路７を介してランダムロジック回路３に対して信号が
入出力される。選択共用端子回路５がマイコンコア２に
結合されている場合には、選択共用端子回路５を介して
マイコンコア２に対して信号が入出力される。逆に選択
共用端子回路５がランダムロジック回路３に結合されて
いる場合には、選択共用端子回路５を介してランダムロ
ジック回路３に対して信号が入出力される。

MCUテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合され
る。この場合、共通共用端子回路４、選択共用共通端子
回路５または専用端子回路６を介してマイコンコア２に
対してテスト信号が入出力される。

R/Lテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が入出力される。

上記のように、マイコンコア２およびランダムロジッ
ク回路３を各々を個々にテストすることができるので、
汎用のマイクロコンピュータおよび論理回路のために既
に開発されているテストプログラムおよびソフト開発・
デバッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびラン
ダムロジック回路８には含まれておらず、共通共用端子
回路４および選択共用端子回路５に含まれているので、
チップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追
加することなく、仕様に応じてランダムロジック回路３
の構成を設計することができる。

次に、第14図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわ
れ、ランダムロジック回路３においてはマイコンコア２
で処理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコン
トローラとなるように設計された場合、専用端子回路７
にはバス100を介して複数のパーソナルコンピュータ10
1、ディスク装置106等が接続される。

また、ランダムロジック回路３が特定の制御対象102
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象102が接続される。

共通共用端子回路４にはたとえば外部メモリ103が接
続される。選択共用端子回路５にはたとえばCPU104が接
続され、専用端子回路６にはたとえばディスクコントロ
ーラ105が接続される。選択共用端子回路５は、ユーザ
の注文に従ってランダムロジック回路３に結合させるこ
とも可能である。

上記のように、この実施例によるとマイコンコアを用
いたICを短期間に少ない開発労力で安価に実現すること
ができる。

［発明の効果］ 以上のようにこの発明によれば、第１の回路手段用ま
たは第２の回路手段用に既に開発されているテストプロ
グラムおよびソフトウェア開発・デバッグ用ツールなど
を使用することができるとともに、チップサイズが縮小
化される。また、第１および第２の回路手段の一方のパ
ターン、回路構成、タイミング、テスト方法などを熟知
していなくても、他方をユーザの要求に従って容易に設
計することができる。

したがって、マイクロコンピュータコアを用いたICを
短期間に少ない開発労力およびコストで実現することが
可能となる。

しかも、入力または出力回路手段と切換回路手段とが
隣接して配置されているので、集積度がさらに向上す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の主要部の平面図である。第2A図は同実施例の周辺回路
のレイアウトパターンの一例を示す図である。第2B図は
第2A図の等価回路図である。第3A図は同実施例の他の周
辺回路のレイアウトパターンの一例を示す図である。第
3B図は第3A図の等価回路図である。第４図は同実施例に
よる半導体集積回路装置の全体の平面図である。第５図
は同実施例の構成を示す機能ブロック図である。第６図
は同実施例の主要部の特徴を説明するための模式図であ
る。第７図は共通共用端子回路および選択共用端子回路
の構成を示すブロック図である。第8A図、第8B図および
第8C図は共通共用端子回路の機能を説明するための模式
図であり、第8A図は通常モードを示す図、第8B図はMCU
テストモードを示す図、第8C図はR/Lテストモードを示
す図である。第９図は選択共用端子回路の機能を説明す
るための模式図である。第10図はモード設定信号発生回
路およびモード信号入力回路の構成を示す図である。第
11図は信号線の具体的な構成を示す図である。第12図は
共通共用端子回路の構成を示す図である。第13図は専用
端子回路の構成を示す図である。第14図は同実施例の使
用例を説明するための図である。第15図は従来のマイク
ロコンピュータコアを用いたICの一例を示す平面図であ
る。第16図は従来のマイクロコンピュータコアを用いた
ICの他の例を示す機能ブロック図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、6,7は専用端子回路、
８はモード設定信号発生回路、９はモード信号入力回
路、500a,500bは周辺回路、501は切換回路、502は入出
力回路、Paはパッドである。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中尾 浩之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (72)発明者 松石 継巳 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭61−20350（ＪＰ，Ａ) 特開 昭59−122234（ＪＰ，Ａ) 特開 昭59−135747（ＪＰ，Ａ) 特開 平１−147852（ＪＰ，Ａ) 実開 平３−38639（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】チップ上に形成される半導体集積回路装置
   であって、 前記集積回路装置の周辺部に配線される電源ラインと、 前記集積回路装置の内部に配置される第１および第２の
   回路手段と、 前記集積回路装置の周辺部に配置され、かつ外部信号用
   パッドを含み、前記第１および第２の回路手段に対して
   信号を入力または出力するための入力または出力回路手
   段と、 前記集積回路装置の周辺部に配置され、前記第１および
   第２の回路手段を前記入力または出力回路手段に選択的
   に結合させる切換回路手段とを備え、 前記切換回路手段と前記入力または出力回路手段とは前
   記電源ラインを挟んで互いに隣接して配置される、半導
   体集積回路装置。