JPS6120350A - 集積回路及びその冗長切替方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、欠陥を許容する集積回路及びその冗長切替方
法に関し、特に所定の機能を有するユニットの複数個か
らなり、該ユニットのそれぞれを少くとも直列接続する
ように構成された集積回路及びその冗長切替方法に関す
るものである。

従来の技術 集積回路において、回路の動作不良を生じる欠陥を許容
して所望の機能を保償する技術として、基本回路に対し
てこれと同一機能を有する予備回路を設けておき、基本
回路に欠陥を含む場合には予備回路へ切替える冗長構成
が既知である。

従来、こうした冗長構成は、回路の論理が単純でかつ回
路の大部分が繰シ返し構造からなる大規模メモリ集積回
路において製造歩留シ向上を目的として適用されてきた
。具体的に切替を行うには、あらかじめ集積回路内に基
本回路への接続を予備回路へ切替えるための切替回路と
これを制御するためのヒユーズ等からなるプログラム素
子とを形成しておき、製造工程終了後にグローブ試験を
行い、この試験結果にもとづいてレーザ光やパルス電流
を利用したプログラム装置によって切替情報をプログラ
ム素子に固定的に書き込む方法が用いられてきた。

一方、論理回路の場合には、回路に規則性が乏しいため
、冗長構成を適用して大規模化をはかるよりも、妥当な
製造歩留シが得られる規横で１個の集積回路を構成する
方法が採られてきた。しかし近年、１チツププロセツサ
等の所定の機能を有する論理回路を大量に用いて高度並
列処理を行う情報処理技術が進歩するにつれて、論理回
路においては単に個々の集積回路の製造歩留シを向上す
ることのみならず、冗長構成を活用して多数のプロセッ
サユニットを内部で相互接続した大規模集積回路を実現
して、装置の小形・経済化と信号授受の高速化による処
理性能の向上をはかることが望まれていた。

発明が解決しようとする問題点 従来、論理回路の場合には、メモリ集積回路とは異なっ
て大規模化すればする種試験操作の手順が複雑になる問
題があシ、特に高度な並列処理を実施する論理回路では
、直列接続もしくＬ多次元に相互接続した多数のユニッ
トにデータを順次流し込んで処理を行うため、メモリ集
積回路のように外部端子からのプローブ試験によ）欠陥
箇所を特定することは極めて困難な状況にある。また、
大量の論理回路からなる装置では、製造直後の試験のみ
ならず運用開始後における診断ならびに修復が容易に行
えることが極めて重要である。

したがって、論理回路の場合には、繰夛返し構造からな
る場合でも、前記のメモリ回路と同様な固定的な冗長切
替方法を適用することは、試験性および生産性、さらに
は保守性の面で問題があシ、試験の容易化と切替の柔軟
性を兼ね備えた冗長切替方法ならびに手段を具備するこ
とが望まれていた。

問題点を解決するための手段 本願発明の１は、所定の機能を有する複数のユニットの
それぞれをデータ転送手段により接続してなる集積回路
において、集積回路はユニットのそれぞれをう回して接
続するデータ転送手段のう回手段と、ユニットのそれぞ
れをデータ転送手段まだ線う回手段に切替接続する切替
手段と、切替手段を制御する切替情報を保持する保持手
段とを具備し、切替手段により複数のユニットのうち単
一ユニットをデータ転送手段に接続し、残少のすべての
ユニットをう回し、前記のデータ転送手段に接続してい
る単一ユニットが正常に機能するか否かをデータ転送手
段を介して得られる動作結果から判定する操作を順次ユ
ニットのそれぞれについて実施するユニット順次試験操
作と、ユニット順次試験操作における判定結果にもとづ
き発生する切替情報を前記の切替情報の保持手段に格納
することにより、複数のユニットのうち正常に機能する
ユニットをデータ転送手段に接続する直列切替操作とを
実施することを主たる要件とするもので、さらに複数の
ユニットそれぞれに対応して前ユニットのそれぞれのう
ち判定の対象である単一ユニットを指定する試験切替情
報を切替情報の保持手段に格納することにより、前記の
単−基ニツトに対応する判定結果の保持手段を指定して
単一ユニットの判定結果を格納する操作を順次複数のユ
ニットのそれぞれについて実残し、直列切替操作におい
て前記判定結果の保持手段のそれぞれが保持している判
定結果にもとづき発生する切替情報を対応する前記の切
替情報の保持手段へ格納する操作を実施する第１の態様
を含み、かつまた複数のユニットのそれぞれは、ユニッ
トの動作結果が期待値を示すか否かを判定するユニット
内試験手段を具備し、ユニット内試験手段によりユニッ
トが有する機能の少くとも一部を対象に正常に機能する
か否かを判定するユニット並列試験操作と、前記のユニ
ット順次試験操作と、前記のユニット並列試験操作およ
びユニット順次試験操作の双方の判定結果による前記の
直列切替操作とを実施する第２の態様を含むものでおる
。

また本願発明の２は、発明の１の主たる要件および各態
様の有する要件を具備し、かつ複数のユニットを基本ブ
ロックと予備ブロックから構成し、ユニットのそれぞれ
は基本ブロックと予備プロツりとを切替えるユニット内
切替手段と、ユニット内切替手段を制御するユニット内
切替情報の保持手段とを有し、はじめにユニットのそれ
ぞれにおいて基本ブロックと予備ブロックを対象に前記
のユニット並列試験操作を実施し、このユニット並列試
験操作の判定結果からユニット内切替情報を発生してユ
ニット内切替情報の保持手段に格納することにより基本
ブロックが正常に機能し得ない場合には予備ブロックへ
切替えるユニット内切替操作を実施し、しかる後、本願
発明の１の第２の態様と同様の手順でユニット順次試験
操作と直列切替操作とを実施することを特徴としている
。

実　　施　　例 第１図は、本発明の一実施例である集積回路の構成図で
ある。本集積回路は、所定の機能を有するユニットの複
数個をデータ転送手段により直列接続する基本構成を有
している。図中、ＵｏがらＵｎ−１を付記した１はユニ
ット、２はデータ転送手段を構成するデータ転送路、３
はユニット１とデータ転送路２とを接続するためのデー
タ転送路の接続路（以下単に接続路と称す）、４はユニ
ット１の各々をう回するためのデータ転送手段のう回手
段であるう回路、５はユニット１のそれぞれを接続路６
を介してデータ転送路２に接続す、るかう回路４を介し
てう回するかを切替えるための切替手段である切替回路
、６はユニット制御線、ＣＲＯからＣＲｎ−１を付記し
た７は切替回路５を制御するための切替情報の保持手段
であるシフトレジスタ、８は切替制御線、データ転送路
２の左右両端に付記したＤＬおよびＤＲはそれぞれデー
タ入出力端子、ユニット制御線乙の左端に付記したＣＢ
はユニット制御端子、切替制御線８の左端に付記したＣ
Ｆは切替制御端子である。また、シフトレジスタ７に付
記したＩは入力端子であシ、Ｑは入力端子Ｉと同相の出
力端子である。

以上説明した構成において、ユニット１のそれぞれはユ
ニット制御線６を介して付与されるユニット制御情報に
もとづいて、左右両側の接続路６の一方もしくは両方か
らデータを入力することと、入力したデータに演算処理
を施すことと、処理したデータを左右両側の接続路３の
一方もしくは両方へ出力することが可能である。シフト
レジスタ７は切替制御端子ＣＦから入力される１ビツト
の２値情報の＃１”もしくは１０”を切替制御線８を介
して順次ＣＲＯからＣＲｎ−１の方向へ伝搬するととも
に、入力端子Ｉから入力した情報を出力端子Ｑから出力
しつつ保持することが可能である。シフトレジスタ７の
ＣＲＯからＣＲｎ−１はユニット１のＵＯからＵｎ−１
に対応してお）、シフトレジスタ７が＃１・を保持して
いる場合には対応するユニット１０両側の切替回路５が
データ転送路２と接続路３とを接続する状態とな夛、結
果として対応するユニット１はデータ転送路２に接続さ
れる。一方、シフトレジスタ７が１０″を保持している
場合にはこれらの切替回路５がデータ転送路２とう回路
４とを接続する状態とな如、結果として対応するユニッ
ト１はデータ転送路２から切離される。

次に、本集稙回路では以上説明した構成にもとづいて、
以下に述べる試験操作と切替操作とを実施することによ
り、欠陥により正常に機能し得ないユニットをう回する
とともに正常に機能するユニットを選択して直列接続す
ることができる。

第２図α〜ｄは、第１図の集極回路の試験操作と切替操
作の原理図である。本図では、シフトレジスタ７のＣＲ
ＯからＣＲｎ−１に格納した＃１”もしくは′０”の２
値情報により、ユニット１のＵＯからＵｎ−１のそれぞ
れがデータ転送路２、接続路３、う回路４で構成される
データ転送手段により直列接続もしくはう回される様子
を操作の手順に準拠して示してあシ、説明に必要な部分
以外は省略しである。第２図α、ｂ、ｅはＵＯからＵ％
−１までのｎ個のユニットのそれぞれに対して順次設定
するｎ回のユニット順次試験操作手順ＴＥＯからＴＥｎ
−１のうちＴＥＯ，ＴＥｌ　、ＴＥｎ−１を示している
。はじめに、ユニット順次試験操作手順ＴＥＯでは、あ
らかじめ２値情報の＃０′を保持するようにリセットし
ておいたシフトレジスタＣＲＯからＣＲｎ−１に切替制
御端子ＣＦから試験切替情報として２値情報の１１”を
入力する。これによって、シフトレジスタにはＣＲＯの
みに〆１”が、残シの全てに＃０”が格納、保持される
ため、シフトレジスタＣＲＯに対応するユニットＵＯの
みがデータ転送手段に接続され、残）のユニットＵ１か
らＵｎ−１はう回される。この状態において、二二ツ）
　ＵＯが正常に機能するか否かをユニットＵＯに接続し
ているデータ転送手段ならびにデータ入出力端子ＤＬお
よびＤＲを介して後に例示する方法にしたがって判定す
る操作を行う。この際、ユニットＵＯが正常に機能する
と判定した場合には判定結果として２値情報の・１”を
発生し、正常に機能し得ないと判定した場合には２値情
報の１０”を発生して集積回路外に設けたメモリ手段等
に保持する。

次に第２図すの試験操作手順ＴＥ１では、切替制御端子
ＣＦから試験切替情報として２値情報の１０″を入力す
る。これによって、シフトレジスタＣＲ１のみに１１”
が、残シの全てに＃０”が格納、保持されるため、シフ
トレジスタＣＲ１に対応するユニットＵ１のみがデータ
転送手段に接続され、残シの全てのユニットＵＯおよび
Ｕ２からＵｎ−１はう回される。この状態においてユニ
ットＵ１を対象として第２図αの試験操作手順ＴＥＯと
同様の方法で正常に機能するか否かを判定する操作を行
う。

以下の試験操作手順ＴＥ２から第２図ＣのＴＥｎ−１で
は試験操作手順ＴＥ１と同一の操作を繰シ返す。これに
よって、ユニット順次試験操作は完了し、ユニットＵＯ
からＵｓ−１のそれぞれに対応する判定結果が得られる
。第２図ｄは、前記のユニット順次試験操作にひきつづ
いて実施する直列切替操作の手順７Ｂｓｅｔを示してい
る。この直列切替操作では、前記のユニット順次試験操
作で発生した判定結果をそのまま切替情報とし、切替制
御端子ＣＦから入力してシフトレジスタＣＲＯからＣＲ
ｎ−’Ｉの対応する位置まで転送、保持する。第２図ｄ
はこの直列切替操作が完了した状態を示しておシ、−例
としてｘ印を付記したユニットＵ１が欠陥により正常に
機能し得ない場合を示している。この場合、シフトレジ
スタＣＲＯからＣＲｎ−１には、ＣＲ１のみが′０”で
残シの全てがダ１″である切替情報を格納、保持する。

この結果、正常に機能し得ないユニットＵ１はう回され
、正常に機能する残シの全てのユニットがデータ転送手
段により直列接続される。

以上説明した直列切替操作では、ユニット順次試験操作
における判定結果をそのまま切替情報として使用して、
正常に機能すると判定したユニットの全てを直列接続す
る場合を例示したが、正常に機能すると判定したユニッ
トのうち必要数のみを直列接続するように切替情報を発
生することも可能である。

次に、第１図の本実施例の集積回路における切替手段で
ある切替回路５と切替情報の保持手段であるシフトレジ
スタ７の構成の詳細、々らびに前記ユニット順次試験操
作の手順ＴＥＯからＴＥｎ−１のそれぞれで実施する判
定操作の詳細を、ユニット１が所定の機能として比較・
転送機能を有するソート処理（順並べ処理）用集積回路
を参照して説明する。

第３図は、第１図に示した本発明の一実施例である集積
回路の構成を応用したソート処理用集積回路の１ユニッ
ト分の構成図である。図中の番号１から８は抛１図と同
一であシ、論理シンボル９がＮＡＮＤゲート、１０がイ
ンバータ、１１が双方向性スイッチである。ユニット１
を構成している回路ブロックは、ｌ１０ＡおよびＩｌｏ
　Ｂが入出力回路Ａおよび入出力回路Ｂ、ＣＯＭＰが比
較器、ＣＮＴＬがユニット制御回路である。また、シフ
トレジスタ７内のＳＦＴはシフト信号線、Ｒ８Ｔはリセ
ット信号線である。

次に、以上の構成にもとづく動作ならびに機能を説明す
る。はじめにシフトレジスタ７は、リセット信号線Ｒ５
Ｔを一旦１１″に設定することにより、出力端子Ｑが０
″を出力するようにリセットされる。また、シフト信号
線ＳＦＴを１１”に設定すると入力端子Ｉに入力してい
る１１″もしくは′０”が前段に格納され、次いでシフ
ト信号線ＳＦＴを＃０”に設定すると前段に保持してい
る１１”もしくは１０″が後段に格納されて出力端子Ｑ
を付勢する。したがって、シフト信号線ｓｐｒを１回＃
１”に設定するごとにそれぞれのシフトレジスタで１個
の２値情報を次段のシフトレジスタへ転送することがで
きる。切替回路５では、双方向性スイッチ１１は、矩形
の論理シンボルの長辺に入力している制御入力が１１″
に設定されている場合に２つの短辺に接続している配線
間が導通する。したがって、シフトレジスタ７の出力端
子Ｑおよび切替制御線８が１１″に設定されている場合
には、下側の双方向性スイッチが導通するため、データ
転送路２と接続路３が接続し、逆にｇＶに設定されてい
る場合には、インバータ１０が付属した上側の双方向性
スイン（１）が導通するため、データ転送路２とう回路
４が接続する。以上の動作を組み合せることにょυ、第
１図および第２図で説明したユニット順次試験操作時の
切替および直列切替操作を実施できる。

次にユニット１では、メモリ、４　（ＭＥＭＡ）および
メモリＢ（ＭＥＭＩＪ）に保持しているデータの大小関
係を比較器（ＣＯＭＰ）で比較する比較操作と、この比
較結果とユニット制御線６を介して与えられるユニット
制御信号とをユニット制御回路（ｃＮＴＬ）で解析し、
メモリＡ　（ＨＥＭ　、（）およびメモリＢ（ＭＥＮＢ
）と入出力回路Ａ　（ｒｌｏ　Ａ）および入出力回路Ｂ
（１１０Ｂ）のそれぞれＡ側もしくはＢ側を指定してデ
ータを一方の接続路５へ送出するとともに他方の接続路
３から次のデータを受入する転送操作とを実施する。こ
の比較操作および転送操作をユニットの各々で同期して
実施することによってソート処理を行う。前記のユニッ
ト順次試験操作における判定操作は、このソート処理の
基本動作にもとづいて実施する。したがって、判定操作
の詳細を説明する前に一連のソート処理の具体例を以下
に説明する。

第４図α〜ｉは、第３図の構成を有するソート処理用集
積回路におけるソート処理の原理図である。本図は、デ
ータ入出力端子ＤＬおよびＤＲ間に直列接続された正常
に機能する２個のユニットＵ。

およびＵｌを用いて４個のデータをソート処理する場合
を示している。なお本図では、ユニットの各々をメモリ
Ａ　（ＭＥＭ、（）および０ｒｚｉｔＢ）のみで代表し
、他の全ては省略しである。ソート処理の対象であるデ
ータは、ＯｎからＦ８で示す１６進数から一例として選
択した９１　＃　５ｎ　、ａＨｌ　２ｍであシ、第４図
ａからｉはこれら４個のデータのソート処理に必要な９
回の手順を示している。はじめに、第４図αのＩＩは初
期化手順でラシ、ユニットＵｏおよびＵｌのメモリＡ　
（ＭＥＮ　、４）およびメモリＥ　（ＭＥＮ　Ｂ）に最
小値Ｏ１Ｉをそれぞれ格納しておく。また、データ９ヨ
、５３．ＡＨ，２ＩＩｉｔ外部メモリ等に保持しておく
。

次に、第４図すからｅのＲＲＯからＪ？Ｒ３は、データ
入出力端子ＤＬから４個のデータを順次入力する４回の
入力操作手順でおる。各ユニットで線、メモリＡおよび
メモリＢの２個のデータが等しい場合にはメモリＡのデ
ータを選択し、２個のデータが異る場合には小さい方の
データを選択して右方へ送出するとともに左方から次の
データを受入する。なお、これらの図ではデータの受入
が完了した状態を示しておシ、図−中の矢印は先端に位
置するデータが転送された径路を示している。次に、第
４図ｆからイのＬＬＯからＬＬ３は、データ入出力端子
ＤＬからソート処理済みのデータを順次出力する４回の
出力操作手順である。各ユニットでは、メモリＡおよび
メモリＢのデータが等しい場合にはメモリＢのデータを
選択し、２個のデータが異る場合には大きい方のデータ
を選択して左方へ送出するとともに右方から次のデータ
を受入する。

また、この際データ入出力端子ＤＢから最小値０８を順
次入力する。以上の手順によってデータはソート処理さ
れ、出力順に大きい方から’１１１９Ｍ＋５）１２Ｈと
並べかえられる。

第５図α〜ｇは、第３図の構成を有するソート処理用集
積回路のユニット順次試験操作の手順ＴＫＯから７１％
−１のそれぞれで実施する判定操作の原理図である。本
図は、第２図α〜ｄに説明したユニット順次試験操作の
手順ＴＥＯからＴＥｔＬ−１のそれぞれでは、データ入
出力端子ＤＬとＤＲ間にはユニットＵＯからＵｎ−１の
うち１個が接続しているため、この１個のユニットに対
して実施する判定操作の手順ＳＳＯからＳＳ６を順を追
って第５図ａからｇに第４図α〜ｉと同様の方法で示し
ている。はじめに第５図αのＳＳＯではユニット内のメ
モリＡ（ＭＥＮ　Ａ）およびメモリＢ　（ＭＥＮ　Ｂ）
にソート処理の対象であるデータの最小値ＯＢを格納し
゛ておく。

次に第５図すのＳＳ１では、データ入出力端子ＤＬから
ソート処理の対象であるデータの最大値Ｆゆを第４図α
〜ｅで説明した入力操作手順で入力する。ユニットでは
、第５図αのＳＳＯにおいてメモリＡおよびメモリＢに
共に０１が格納されていたためメモリＡ側が指定され、
メモリＡから入出力端子ＤＢへデータＯＩＩが送出され
るとともにメモリＡは入力したデータのＦ□が格納され
る。したがって本手順ではデータ入出力端子ＤＢからデ
ータＯＲが出力されるか否かを期待値０１１と照合する
等の方法により検出することでユニットが正常に機能す
るか否かを判定する。次に第５図ＣのＳＳ２では、第５
図すのＳＳ１と同様にデータＦＨを入出力端子ＤＬから
入力する。この場合には、先の第５図すのＳＳ１におい
てメモリＢに格納されているＯＩｉが小さいためメモリ
Ｂ側が指定され、メモリＢのデータ０１１が入出力端子
ＤＲへ送出されるとともに、メモＩＪ　ＢへはデータＦ
Ｈが格納される。したがって、本手順においても第５図
すのＳＳ１と同様に入出力端子ＤＲからデータのＯＨが
出力さるか否かを判定する。

次に第５図ｄのＳＳ３においても第５図すおよびＣのＳ
Ｓ１およびＳＳ２と同様にデータＦ！Ｉを入出力端子Ｄ
Ｌから入力する。この場合には、先の第５図ＣのＳＳ２
においてメモリＡおよびメモリＢ共にＦＢが格納されて
いるため、メモリＡ側が指定され、メモリＡのデータＦ
Ｈが入出力端子ＤＲへ出力されるか否かを判定する。次
に第５図８からｇのＳＳ４からＳＳ６では出力操作手順
により第５図αからｄのＳＳＯからＳＳ′５と同様手順
で判定操作を行う。ただし、データの入力は入出力端子
ＤＲから最小値０８を入力し、出力されるデータの判定
は入出力端子ＤＬで行う。以上の判定操作によってユニ
ットの機能の試験は完了し、所定の動作結果を示す全て
の出力データが所定の期待値を示せば、判定結果として
ぽ１”を発生し、それ以外はダ０″を発生する。

第６図は、本発明の第２の実施例である集積回路の構成
図である。本集積回路は、第１図に示した本発明の第１
の実施例の集積回路に判定結果の保持手段をユニットの
それぞれに対応して具備したことを特徴としている。図
中の番号１から８と、ＤＬ、ＤＲ，ＣＢ、ＣＦは第１図
と同一である。ただし、切替情報の保持手段であるシフ
トレジスタ７は、第１図および第３図で説明したものと
構成が異っている。これら以外の構成は、ＥＲＯからＥ
Ｒｎ−１を付記し九１２は判定結果の保持手段であるフ
ラグレジスタ、１５はフラグ書き込み線、１４はフラグ
転送線、フラグ書き込み線１３の左端に付記したＥＦは
フラグ書き込み端子である。本集積回路では、前記第１
の実施例で説明したユニット順次試験操作と直列切替操
作と同様の手順を実施するが、前記第１の実施例では試
験操作完了まで判定結果を外部メモリ岬に保持する必要
があったのに対し、本集積回路では順次フラグレジスタ
１２に格納するようにしている。す女わち、本集積回路
では、前記第１の実施例と同様に、ユニット順次試験操
作の手順ＴＥＯからＴｌ１ｎ−１においてＵＯからＵｎ
−１のユニット１のうち判定の対象である単一ユニット
を指定するため、ＣＲＯからＣＢ％−１のシフトレジス
タ７に対応する１個のみが１１″で、残シの全てがＩＯ
”となるように試験切替情報を格納するが、この試験切
替情報によｐＥＲＯからＥＲｎ−１のフラグレジスタ１
２のうち単一ユニットに対応する１個を指定して、フラ
グ書き込み端子ＥＦおよびフラグ書き込み線１３を介し
て判定結果を格納する。　この際、判定結果はフラグレ
ジスタ１２の構成の都合から、前記第１の実施例とは逆
に、ユニット１が正常に機能する場合には１０”、正常
に機能し得ない場合にはＪ１″を発生する。ユニット順
次試験操作が完了した状態では、フラグレジスタ１２の
それぞれに、対応するユニット１０判定結果が格納され
ているため、前記の直列切替操作の手順ＴＥｚｇｔでは
、フラグレジスタ１２の出力端子Ｑから判定結果とは１
１″および１０”が反転した情報を切替情報としてとシ
出し、フラグ転送線１４を介して並列にシフトレジスタ
７のそれぞれへ格納する。

第７図は、第６図の集積回路の１ユニット分の構成図で
アシ、本図においてもユニット１の構成は、前記第１の
実施例の第３図と同様のソート処理用集積回路の場合を
例示している。以下、本図によりフトレジスタ７および
フラグレジスタ１２の動作を説明する。はじめに、シフ
トレジスタ７およびフラグレジスタ１２は、ユニット順
次試験操作に先がけてリセット信号線Ｒ５Ｔを一旦１）
”に設定することにより、それぞれの出力端子Ｑおよび
々が＃０”および＃１”を出力するようにリセットされ
る。ユニット順次試験操作の手順ＴＥＯからＴＥｎ−１
ではシフトレジスタ７の、シフト信号線ＳＦＴを必要回
路１１＃に設定することにより試験切替情報を転送、格
納する。シフトレジスタ７のシフト信号線ＳＦＴを必要
回数１１″に設定することにより試験切替情報を転送、
格納する。シフトレジスタ７に試験切替情報のダ１″が
格納されている場合には、対応するフラグレジスタ１２
のイネーブル端子Ｅがｇｌ”に設定され、このフラグレ
ジスタ１２のみに７ラグ書き込み線１５およびセット端
子Ｓを介して判定結果のｇｌ”が書き込み可能となる。

直列切替操作の手順ＴＥｓｒｇｔでは、シフトレジスタ
７のセット信号線ＳＴ１を′１”に設定することによ）
、フラグレジスタ１２に格納した判定結果とは・１″お
よび・０″が反転した切替情報が並列にフラグ転送線１
４を介してシフトレジスタ７に格納される。これによっ
て、本集積回路では前記第１の実施例の集積回路と比較
して、ユニット順次試験操作および直列切替操作におけ
る制御が容易に行える。

第８図は、本発明の第３の実施例である集積回路の構成
図である。本集積回路の構成Ｌ１第６図に示した前記第
２の実施例の集積回路とユニット１、ジフトレジスタ７
、フラグレジスタ１２の配置および接続に関して同一で
おるが、さらにユニット１の各々にユニット内試験手段
を具備し、このユニット内試験手段による判定結果と、
前記第２の実施例と同様のユニット順次試験操作の手順
で発生する判定結果の双方を蓄積・保持できるようにフ
ラグレジスタ１２を構成している。図中の番号および符
号のうち、１５はユニットフラグ書き込み線、ＵＥＦは
ユニットフラグ出力端子であシ、その他は第６図と同一
である。

次に、本集積回路においても、試験操作と切替操作とを
実施するが、試験操作は、ユニット内試験手段を用いて
ユニット１が有する機能の少くとも一部を対象に正常に
機能するか否かを判定する操作をユニット１の各々にお
いて並列に実施し、判定結果をユニットフラグ出力端子
ＵＥＦおよびユニットフラグ書き込み線１５を介して対
応するＥＲＯからＥＲｎ−１のフラグレジスタ１２に格
納する第１の二ニット並列試験操作と、前記第２の実施
例で説明したユニット順次試験操作と同様の手順でそれ
ぞれの判定操作を行い、判定結果をフラグ書き込み端子
ＥＦおよびフラグ書き込み線１６を介して対応するＥＲ
ＯからＥＲｎ−１の７ラグレジスタ１２　に格納する第
２のユニット順次試験操作の２段階で実施する。切替操
作は、前記第２の実施例と同様に、フラグレジスタ１２
の各々に蓄積、保持している判定結果とは＃１″および
＃０”が反転した情報を切替情報とし、フラグ転送線１
４を介して並列に対応するＣＲＯからＣＲｎ−１のシフ
トレジスタへ書き込む直列切替操作で実施する。

第９図は、第８図の集積回路の１ユニット分の構成図で
あ夛、本図においてもユニット１の構成は、前記第１の
実施例の第３図および前記第２の実施例の第７図と同様
のソート処理用集積回路の場合を例示している。以下、
本図により前記の第１のユニット並列試験操作に関与す
る部分の構成を説明する。はじめに、ユニット内試験手
段は、ユニット１を構成している回路ブロックのうち、
メモリＡ（ＭＥＭＡ＞、メモリＥ（ＨＥＭＥ）、比較器
（ＣＯＭＰ　）　、ユニット制御回路（ＣＮＴＬ　）に
後で説明する手順で第１のユニット並列試験操作を実施
するように組込まれている。本集積回路では、第１のユ
ニット並列試験操作の判定結果は比較器（ｃｏｕｐ）で
発生し、ユニットフラグ出力端子ＵＥＦへ出力する。こ
の第１のユニット並列試験操作における判定結果は、フ
ラグ書き込み線１５を介して、与えられゝ−＋□Ｌ る第２のユニット順次試験操作における判定結果と同様
に、ユニット１が正常に機能する場合にはメ０″、正常
に機能し得ない場合には〆１”となる。

フラグレジスタ１２では、あらかじめリセット信号線Ｒ
５Ｔを一旦１１”に設定しておくことにより、出力端子
心が”１”となるようにリセットしておく。

第１のユニット並列試験操作における判定結果は、ユニ
ットフラグ書き込み線１５を介してセット入力端子Ｓ１
に１１”が設定されている場合にセット信号線ＳＴ２を
ｊｌｌｌに設定することにより、出力端子Ｑが１０″と
なるように格納される。第２のユニット順次試験操作に
おける判定結果は、前記第２の実施例の場合と同様に、
シフトレジスタ７に試駆切替情報の・１”を格納したこ
とにより、イネーブル端子Ｅ２に１１”が設定されてい
る場合に、フラグ書き込み線１５を介してセット入力端
子Ｓ２に判定結果の１１”を入力することにより、出力
端子ζが１０”と々るように格納される。切替操作につ
いては前記第２の実施例と同様の直列切替操作である。

第１０図α〜ｄは、第９図に示したユニットにおける第
１のユニット並列試験操作の原理図である。

第１０図ａからｄは、判定操作の手順ＰＰＯからＰＰ５
に対応したユニット内試験手段の動作を示している。々
お本図では、メモ！Ｊ　、（（Ｍｚｕ　Ａ）およびメモ
υＢ　（ＭＥＮ　Ｂ）、比較器（ｃ　ｏｙｐ　）の状態
をもってこれらの動作を説明し、ユニット制御回路（ｃ
ｎｒｒ、　）は省略しである。また、図中の論理シンボ
ル１６および１７は、それぞれＥＯＲゲートおよびＯＲ
ゲートである。判定操作の手順ｐｐｏからＰＰ３では、
メモリ＊　（ｔｘｉｔ　Ａ）およびメモリＥ　（ＭＥＮ
　Ｂ）のそれぞれに、ソート処理の対象であるデータの
最小値０．ｌもしくは最大値Ｆ１１と所定の期待値′１
”もしくは＃０”とを組み合せて格納する。比較器（ｃ
ｏｉｔｐ　）では、２対の入力端子ＩＡおよびＩＥを有
する比較照合回路でメモリＡおよびメモリＢから読み出
した２個のデータの大小関係を比較し、比較結果を出力
端子Ａ／ＢおよびＥＱから出力する。この際、出力端子
Ａ／ＢはメモリＡ側のデータがメモＩＪ　Ｂ側より大も
しくは等しい場合に１１１１となシ、出力端子ＥＱは２
個のデータが等しい場合に１１′となる。

これらの出力は、ユニット制御回路（ＣＮＴＬ）でソー
ト処理の制御に用いるが、比較器（ｃｏｙｐ　）内で２
個のＥＯＲゲートでメモリＡおよびメモリＢから読み出
した期待値と照合する。２個のＥＯＲゲートの出力はＯ
Ｒゲートにより合成され、判定結果としてユニットフラ
グ出力端子ＵＥＦから出力される。

第１０図α〜ｄに示した手順ｐｐｏからｐｐｓは、メモ
リＡおよびメモリＢのデータの４通シの組み合せについ
てこれらの出力の状態を示しておシ、いずれもユニット
が正常に機能するため判定結果として１０”を出力する
場合を示している。

以上説明した本実施例の集積回路では、各ユニットのそ
れぞれで並列に実施する第１のユニット並列試験操作と
、ユニットの１個を順次指定して実施する第２のユニッ
ト順次試験操作の双方で発生する判定結果にもとづいて
切替操作を実施するため、前記第１および第２の実施例
の集積回路と比較して、冗長切替の信頼性を向上するこ
とができる。すなわち、第１のユニット並列試験操作で
用いるデータはユニット内のメモリＡおよびメモリＢに
同定的に書き込んだデータを用いるようにユニット内試
験手段を構成することにより、第１のユニット並列試験
操作ではユニットの演算機能を重点に試験し、第２のユ
ニット順次試験操作ではユニットのデータ保持機能とデ
ータ転送機能を重点に試験することができ、よシ完全な
試験を実施することかできる。

第、１１図は、本発明の第４の実施例である集積回路の
１ユニット分の構成図である。本図においても前記第１
から第５の実施例と同様に、ユニットの機能としてソー
ト処理用集積回路の場合を例示している。本集積回路の
全体構成は、第８図に示した前記第３の実施例の集積回
路と同一であるが、さらにユニット１のそれぞれを基本
ブロックと予備ブロックとで構成し、かつユニット１の
それぞれに基本ブロックと予備ブロックとを切整えるた
めのユニット内切替手段と、このユニット内切替手段を
制御するだめのユニット内切替情報の保持手段を具備し
ている。

次に、本集撫回路においても前記第６の実施例の集積回
路と同様に第１のユニット並列試験操作と第２のユニッ
ト順次試験操作および直列切替操作を実施するが、はじ
めにユニット１のそれぞれにおいて基本ブロックと予備
ブロックを対象に前記の第１のユニット並列試験操作を
実施し、この第１のユニット並列試験操作の判定結果か
ら二二ット内切替情報を発生してユニット内切替情報の
保持手段に格納することにより基本ブロックが正常に機
能し得ない場合には予備ブロックへ切替える第１のユニ
ット内切替操作を実施し、しかる後、前記第３の実施例
と同様の手順で第２のユニット順次試験操作と第２の直
列切替操作とを実施する。

以下、第１１図の構成を参照して第１のユニット並列の
試験操作および第１の−＝ニラ替操作を説明する。本集
積回路のユニット１では、メモリＡ（ＭＥＭＡ）および
メモリＢ（ＭＥＭＢ）のそれぞれが、ＭＯからＭ５で示
す４個の基本ブロックとＭＲで示す予備ブロックとＭＥ
で示す期待値用固定メモリで構成されている。また、比
較器（ｃｏｘｐ　）　　も同様にＣＯから０３で示す４
個の基本ブロックとＣＲで示す１個の予備ブロックで構
成されている。これらのメモリＡおよびメモリＢと比較
器における基本ブロックおよび予備ブロックはそれぞれ
ビットスライス構造の切替単位を構成しておシ、それぞ
れの切替単位内には前記第３の実施例の集積回路と同様
のユニット内試験手段が内蔵されている。

回路ブロックＥＳＷＡおよびＢＳＩＰＢは、これらの基
本ブロックと予備ブロックとを切替えるためのユニット
内切替手段でおるユニット内切替回路Ａおよびユニット
内切替回路Ｂである。これらのユニット内切替回路は、
ユニット内切替情報の保持手段を内置したＥＳＷＣで示
すユニット内切替制御回路の制御によ如、連動して入出
力回路（ｚｌｏ　ｉ　）とメモリＡ　（ＭＥＭＡ）間、
入出力回路（１１０Ｒ）とメモリｈ（ｙｚｈｔｓ）間の
接続を切替えることができる。ユニット内切替制御回路
（ＢＳＦＣ）は、ユニット内切替情報の保持手段でおる
ＥＦＯからＢＦＲを付記し、た５個のユニット内フラグ
レジスタ１８と、ＯＲゲート１７およびＡＮＤゲート１
９からなる制御部から力っている。

以上の構成において、第１のユニット並列試験操作では
前記第３の実施例と同様の手順によｐ。

比較器（ＣＯＭＦ’）内のＣＯからＣＲのブロックで前
記の切替単位に関する判定結果を発生し、この判定結果
をユニット内切替情報としてユニット内フラグレジスタ
１８のＢＦＯからＥＦＲに格納する。この際、切替単位
が正常に機能する場合にはユニット内切替情報は′０”
、正常に機能しない場合には＃１”となる。論理部では
これらのユニット内切替情報によりュニット内切替回路
Ａ　（ＢＳＷＡ）　　およびユニット内切替回路Ｅ　（
ＢＳＷＢ）を制御して第１のユニット内切替操作を実施
するとともにユニット全体の判定結果を発生してユニッ
トフラグ出力端子ＵＥＦから出力する。フラグレジスタ
１２では、ユニットフラグ書き込み線を介してユニット
フラグ出力端子の情報を第１のユニット並列試験操作の
判定結果として格納、保持する。本集積回路では、この
後前記第３の実施例の集積回路と同様の手順により、第
２のユニット順次試験操作と第２の直列切替操作を実施
する。

第１２図（Ｌ−ｄは、第１１図に示したユニットの第１
のユニット内切替操作の原理図でおる。第１２図αから
ｄでは、ユニット内フラグレジスタ１８のＢＦＯからＥ
ＦＲに格納ｔたユニット内切替情報とユニット内切替回
路Ａ　（ＥＳＷＡ）およびユニット内切替回路Ｂ　（Ｂ
ＳＦＦ’Ｂ）における接続状態の関係と、ユニットフラ
グ出力端子ＵＥＦに出力される判定結果とを示している
。

はじめに、第１２図ａは切替単位の全てが正常に機能す
る場合であｐ１ユニット内切替情報の全てが１０”とな
って、基本ブロックの切替単位が入出力回路Ａ（１１０
Ａ）および入出力回路Ｂ（ＩｌｏＢ）と接続される。ま
たＵＥＦには本ユニットが正常に機能することを示すＩ
Ｏ”が出力される。第１２図すは基本ブロックの切替単
位の全てが正常に機能し、予備ブロックの切替単位が正
常に機能し得ない場合であり、ユニット内切替情報のう
ちＢＦＯからＢＦ３が＃０”、　　ＢＦＲが１１”とな
る。この場合には、接続状態は第１２図αと同じで、か
つＵＥＦからはＩＩＯ″が出力される。第１２図Ｃは基
本ブロックの切替単位の１個が正常に機能せず、残シは
正常に機能する場合であシ、ユニット内切替情報は正常
に機能しない切替単位のＢＦｌが′１”で残シは１０”
となる。この場合には、正常に機能しない切替単位が予
備ブロックの切替単位で代替するように接続が行われる
。これによってユニット全体は正常に機能し得る状態と
なるため、ＵＥＦからは１０′が出力される。第１２図
ｄは基本ブロックの切替単位の２個が正常に機能し得な
い場合であシ、ユニット内切替情報のうち２個が“１”
となる。この場合には、代替できる予備ブロックの切替
単位が１個であるため、この１個で代替するように接続
は行われるが、ユニット全体としては正常に機能し得な
いため、ＵＥＦからは１１”が出力される。

以上説明した本実施例の集積回路では、２段階のユニッ
ト並列試験操作及びユニット順次試験操作と、ユニット
内におけるユニット内切替操作とユニットを単位とした
直列切替操作が行える。したがって、前記第３の実施例
で説明した試験の完全性を向上できるのみならず欠陥を
含むユニットでも使用可能になるため、集積回路の製造
歩留りを著しく向上できる利点がある。

以上参照した実施例では、切替情報の保持手段としてシ
フトレジスタを用いる構成を示したが、個々のユニット
に対応して切替情報を格納できる情報の保持手段であれ
ば構成の如伺にかかわらず適用することができる。また
、試験切替情報と試験の結果に応じて発生する切替情報
は同一の切替情報の保持手段に格納する構成を示したが
、これらを別個の保持手段で構成することもできるｆｌ
か、ユニットの各々に単一ユニットを選択できるユニッ
ト選択手段を具備する場合には、試験切替情報を切替情
報の保持手段へ格納するかわシにこれらのユニット選択
手段を用いて試験の対象とガる単一ユニットを指定する
こともできる。また、判定結果の保持手段を具備した実
施例では、切替操作において判定結果の保持手段に保持
している情報から切替情報を発生し、切替情報の保持手
段へ並列に書き込む構成を示したが並列に書き込むかわ
シに試験操作が終了した以後は判定結果の保持手段を切
替情報の保持手段として使用することもできる。一方、
参照した実施例では、複数のユニットのうち単一ユニッ
トを順次指定して試験を行う際の制御々らびにデータ転
送手段を介しての判定操作は外部回路で行う構成を示し
たが、これらの回路は第３の実施例で説明したユニット
内試験手段と同様の構成で実現できるため、これらの回
路をユニット試験手段として集積回路内に具備すること
は容易である。また、ユニット内試験手段を具備した実
施例では、第１のユニット並列試験操作はユニット内試
販手段で実施し、第２のユニット順次試験操作は外部回
路で実施する構成を示したが、第２のユニット順次試験
操作を実施するにあたってデータの入力を外部回路から
行い判定操作は試験対象である単一ユニットのユニット
内試験手段で行う方法や、試験対象である単一ユニット
の２個のデータ入出力端子間をう回手段を介して接続し
て帰環路を形成し、ユニット内試験手段で発生するデー
タをとの帰環路を介して再びユニット内試験手段へ入力
して判定する方法を適用することも可能である。こうし
た外部回路を用いない場合の故障診断は、切替情報の保
持手段から切替情報を読み出すことで行える。また、ユ
ニット内にユニット内切替手段を具備した実施例では、
゛ユニット内の回路についてのみ冗長切替を行う構成を
示したが、う回手段々どデータ転送手段を含めて基本ブ
ロックと予備ブロックを構成して第１のユニット内切替
操作を行うように構成することも可能である。一方、参
照した実施例では、ソート処理用集積回路のユニット構
成を例示して具体的な試験操作の手順を説明したが、比
較器（ｃｏｉｐ　）のかわシに汎用演算回路を具備し、
ユニット制御回路（ＣＮＴ　Ｌ　）内に順序制御回路と
マイクロプログラムメモリを具備した汎用マイクロプロ
セッサのユニットであっても実施例で説明した試験操作
と同様の手順で本発明を実施することができる。一方、
参照した実施例では、ユニットを一次元で直列接続する
ように構成された集積回路を例示したが、一般にｎ次元
にデータ転送手段を接続する構成であっても、それぞれ
の次元に対応して本発明を実施することができる。また
、直列接続するデータ転送手段の他にユニットの全てを
並列に接続するデータ転送手段を具備した集積回路にお
いても本発明を実施することができる。また、個々のユ
ニットが複数のサブユニットの複合体で構成される場合
であっても、サブユニット間とユニット間のそれぞれに
本発明を実施することも可能である。なお、切替手段の
構成については実施例で参照した構成の他に、ユニット
の入出力回路を遮断状態が可能水栴成としてう回路にこ
れと連動して接続を行う切替回路を具備する方法吟を適
用することができる。また、参照した実施例では、正常
に機能すると判定したユニットの全てを直列接続する場
合を示したが、これらのユニットのうち必要個数のみを
直列接続するように構成することは容易である。

発−明の効果 以上実施例をもって説明したように、本発明の１及び２
はともに集積回路及び冗長切替方法は、所定の機能を有
するユニットの複数個を少くとも直列接続するように構
成された集積回路において、冗長切替のために具備した
手段を用いて個々のユニット単体を対象とした試験を実
施できるようにしたことにより、簡単な試験操作の手順
で欠陥ユニットを特定できるため、冗長切替による欠陥
救済を自動的に行える利点が得られる。また発明の２は
試験の完全性をより向上できるのみならず欠陥を含むユ
ニットでも使用可能となる利点がある。

したがって、本発明の１及び２ともに大規模集積回路を
高い製造歩留りで実現できるのみならず、本発明の１及
び２の集積回路を使用した情報処理装置では、運用開始
後の故障診断を容易に実施できるとともに、自動的な故
障修復が行える。

【図面の簡単な説明】

第１図は本発明の一実施例である集積回路の構成図、第
２図α〜ｄは第１図の集積回路における試験操作と切替
操作の原理図、第３図は第１図の構成を応用したソート
処理用集積回路の１ユニット分の構成図、第４図α〜ｉ
は第３図の集積回路におけるソート処理の原理図、第５
図α〜ｇは第５図の集積回路における試験操作で実施す
る判定操作の原理図、第６図は本発明の第２の実施例で
ある集積回路の構成図、第７図は第６図の構成を応用し
たソート処理用集積回路の１ユニット分の構成図、第８
図は本発明の第６の実施例である集積回路の構成図、第
９図は第８図の構成を応用したソート処理用集積回路の
１ユニット分の構成図、第１０図α〜ｄは第９図のユニ
ットにおける第１の試験操作の原理図、第１１図は本発
明の第４の実施例である集積回路の構成を応用したソー
ト処理回路の１ユニット分の構成図、第１２図α〜ｄは
第１１図のユニットにおける第１の切替操作の原理図で
ある。 １（ＵＯ〜Ｕｎ−１・・・ユニット、２・・・データ転
送路。 ３・・・接続路、４・・・う回路、５・・・切替回路、
６・・・ユニット制御回路 ８・・・切替制御線、９・・・ＮＡＮＤゲート、１０・
・・インバータ、１１・・・双方向性スイッチ、　　１
２　（ＥＲＯ〜ＥＲＲ−１）・・・フラグレジスタ、１
４・・・フラグ転送線、１５・・・ユニットフラグ書き
込み線、１６・・・ＥＯＲゲート、１７・・・ＯＲゲー
ト、１Ｂ（ＢＦＯ〜ＢＦＢ）・・・ユニット内フラグレ
ジスタ、１９・・・ＡＮＤゲート、ＤＬ、ＤＲ・・・デ
ータ入出力端子、　ＣＢ・・・ユニット制御端子、　　
ＣＦ・・・切替制御端子、Ｉ・・・入力端子、Ｑ・・・
出力端子、　　ＴＥＯ〜ＴＥｎ−１・・・試験操作の手
順、　　ＴＥｒｇｔ・・・切替操作の手順。 １１０　Ａ・・・入出力回路Ａ、ｌ１０Ｒ・・・入出力
回路Ｂ。 ＭＥＭＡ　・・・メモリＡ、ＭＥＭＢ・・・メモリＢ、
ＣＯＭＰ　　・・・比較器、　　ＣＮＴＬ・・・ユニッ
ト制御回路、　　ＳＦＴ・・・シフト信号線、　Ｒ５Ｔ
・・・リセット信号線、　　ＩＩ、ＲＲＯ〜ＲＲ５゜Ｌ
ＬＯ〜ＬＬ３・・・ソート処理の手順、　　ＳＳＯ〜Ｓ
Ｓ６・・・試験操作の手順、　　ＥＦ・・・フラグ書き
込み端子、　　！１．１２・・・入力端子、Ｅ・・・イ
ネーブル端子、Ｓ・・・セット端子、４・・・反転出力
端子、　　ｓｒｉ・・・セット信号線。 ＵＥＦ・・・ユニットフラグ出力端子、　　５１．Ｓ２
・・・セット端子、　　Ｅ２・・・イネーブル端子、　
　Ｓｒ１・・・セット信号線、　　ｐｐｏ〜ｐｐｓ・・
・第１の試験操作における判定操作の手順、　　ＥＳＦ
Ａ・・・ユニット内切替回路Ａ、　　ＢＳＩＦ’Ｂ・・
・ユニット内切替回路Ｅ、ＢＳＦＣ・・・ユニット内切
替制御回路２ＭＯ〜ＭＳ　、ＭＲ、ＭＥ・・・メモリＡ
およびメモＩＪ　Ｂの基本ブロック、予備ブロック、期
待値用固定メモＶ、ＣＯ〜Ｃ３，ＣＢ　・・・比較器の
基本ピロツク、予備ブロック。

Claims (4)

【特許請求の範囲】
1. （１）所定の機能を有する複数のユニットのそれぞれを
   データ転送手段により接続してなる集積回路において、
   前記集積回路は前記ユニットのそれぞれをう回して接続
   する前記データ転送手段のう回手段と、前記ユニットの
   それぞれを前記データ転送手段または前記う回手段に切
   替接続する切替手段と、前記切替手段を制御する切替情
   報を保持する保持手段とを具備し、前記切替手段により
   前記複数のユニツトのうち単一ユニットを前記データ転
   送手段に接続し、残りのすべてのユニツトをう回し、前
   記データ転送手段に接続している単一ユニットが正常に
   機能するか否かを前記データ転送手段を介して得られる
   動作結果から判定する操作を順次前記ユニットのそれぞ
   れについて実施するユニット順次試験操作と、少くとも
   前記ユニット順次試験操作における判定結果にもとづき
   発生する切替情報を前記切替情報の保持手段に格納する
   ことにより前記複数のユニットのうち正常に機能するユ
   ニットを前記データ転送手段に接続する直列切替操作と
   を実施することを特徴とする集積回路及びその冗長切替
   方法。
2. （２）前記集積回路は、前記複数のユニツトのそれぞれ
   に対応して前記切替情報の保持手段に加えて判定結果の
   保持手段を具備し、前記ユニット順次試験操作において
   、前記複数のユニットのそれぞれのうち判定の対象であ
   る単一ユニットを指定する試験切替情報を前記切替情報
   の保持手段に格納することにより前記単一ユニットに対
   応する前記判定結果の保持手段を指定して前記単一ユニ
   ットの判定結果を格納する操作を順次前記複数のユニッ
   トのそれぞれについて実施し、前記直列切替操作におい
   て前記判定結果の保持手段のそれぞれが保持している判
   定結果にもとづき発生する切替情報を対応する前記切替
   情報の保持手段へ格納する操作を実施することを特徴と
   する特許請求の範囲第１項記載の集積回路及びその冗長
   切替方法。
3. （３）前記集積回路は、前記複数のユニットのそれぞれ
   に該ユニットの動作結果が期待値を示すか否かを判定す
   るユニット内試験手段を具備し、前記ユニット内試験手
   段により前記ユニットが有する機能の少くとも一部を対
   象に正常に機能するか否かを判定するユニット並列試験
   操作と、前記ユニット順次試験操作と、前記ユニット並
   列試験操作およびユニット順次試験操作の双方の判定結
   果による前記直列切替操作とを実施することを特徴とす
   る特許請求の範囲第１項記載の集積回路及びその冗長切
   替方法。
4. （４）所定の機能を有する複数のユニットのそれぞれを
   データ転送手段により接続してなる集積回路において、
   前記集積回路は前記ユニットのそれぞれをう回して接続
   する前記データ転送手段のう回手段と、前記ユニットの
   それぞれを前記データ転送手段または前記う回手段に切
   替接続する切替手段と、前記切替手段を制御する切替情
   報を保持する保持手段とを備えてなり、前記複数のユニ
   ットのそれぞれは該ユニットの動作結果が期待値を示す
   か否かを判定するユニット内試験手段を有し、該ユニッ
   トのそれぞれは基本ブロックと予備ブロックからなり、
   該ユニットのそれぞれは該基本ブロックと該予備ブロッ
   クとを切替えるユニット内切替手段と、該ユニット内切
   替手段を制御するユニット内切替情報の保持手段とを有
   し、前記複数のユニツトのそれぞれにおいて前記基本ブ
   ロックを対象に前記ユニット内試験手段により該ユニッ
   トが有する機能の少くとも一部を対象に正常に機能する
   か否かを判定するユニット並列試験操作を実施し、該ユ
   ニット並列試験操作の判定結果にもとづき発生するユニ
   ット内切替情報を前記ユニット内切替情報の保持手段に
   格納することにより、該ユニットのそれぞれにおいて該
   基本ブロックが正常に機能し得ない場合には前記ユニッ
   ト内切替手段により前記予備ブロツクへ切替えるユニッ
   ト内切替操作を実施し、 しかる後前記切替手段により前記複数のユニツトのうち
   単一ユニツトを前記データ転送手段に接続し、残りのす
   べてのユニツトをう回し、該データ転送手段に接続して
   いる単一ユニットが正常に機能するか否かを該データ転
   送手段を介して得られる動作結果から判定する操作を順
   次該ユニットのそれぞれについて実施するユニット順次
   試験操作と、該ユニツト順次試験操作における判定結果
   にもとづき発生する切替情報を前記切替情報の保持手段
   に格納することにより前記複数のユニットのうち正常に
   機能するユニットを前記データ転送手段に接続する直列
   切替操作とを実施することを特徴とする集積回路及びそ
   の冗長切替方法。