JPH0346350A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確丈に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１４図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（イン
ターフェイス回路）２０４、タイマ２０５、Ｉ１０ポー
ト（人出力ポート）２０６およびバス２０７を含む１チ
ップマイクロコンピユータ２０８西に、ユーザのシステ
ムに特Ｈなロジック回路２０９が組込まれ、１チップ上
にこれらが集積化される。第１４図に示すように、ロジ
ック回路２０９は、マイクロコンピュータ２０８内のバ
ス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳ■Ｃ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１５図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チップ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたバッド３０４間に配線が設け
られてそれらが１チップ化される。

これらの技術によると、汎用のマイクロコンピュータと
ユーザに特有のロジック回路とが１チップ化されるため
、システムの小型化およびコストダウンを容易に行なう
ことができる。

［発明が解決しようとする課題］ しかし、第１４図に示される技術においては、１チップ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１５図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５．３０６や入出力回路３０７．３０８などが存７Ｅす
る。そのため、パッド、ドライバ回路等が重複し、無駄
が生じるとともに、チップサイズが大きくなる。また、
マイクロコンピュータチップ３０１とロジック回路チッ
プ３０２とを電気的に分離することができないので、マ
イクロコンピュータチップ用またはロジック回路チップ
用に既に開発されているテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を使用することができない
。したがって、それらのテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を新たに開発しなければな
らない。

また、マイクロコンピュータチップ３０１およびロジッ
ク回路チップ３０２の一方がテストされているときには
他方も動作しているので、テストされているチップの動
作がテストされていないチップの消費電流や信号の影響
を受け、正確なテストが行なわれない可能性がある。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能であり
、しかも正確なテストが可能な半導体集積回路装置を提
供することである。

Ｃ課題を解決するための手段〕 この発明にかかる半導体集積回路装置は、１チップ上に
形成される半導体集積回路装置であって、中央演算処理
装置および記憶装置を含むマイクロコンピュータコア、
マイクロコンピュータコアにより制御される論理回路部
、共用周辺回路、信号発生手段、および制御手段を備え
る。

マイクロコンピュータコアおよび論理回路部はそれぞれ
リセット機能を有する。共用周辺回路は、パッドおよび
ドライバ手段を含み、マイクロコンピュータコアおよび
論理回路部に対して信号を入力または出力する。信号発
生手段は、第１のモード設定信号、第２のモード設定信
号および第３のモード設定信号を発生する。制御手段は
、第１のモード設定信号に応答してマイクロコンピュー
タコアおよび論理回路部を共用周辺回路に選択的に結合
させ、第２のモード設定信号に応答してマイクロコンピ
ュータコアをノ（用周辺回路に結合させ、第３のモード
設定信号に応答して論理回路部を共用周辺回路に結合さ
せる。マイクロコンピュータコアは第３のモード設定信
号に応答してリセットされ、論理回路部は第２のモード
設定信号に応答してリセットされる。

［作用〕 通常の動作時には、信号発生手段により第１のモード設
定信号が発生される。この場合、共用周辺回路はマイク
ロコンピュータコアおよび論理回路部に共通に用いられ
、この共用周辺回路を介してマイクロコンピュータコア
および論理回路部に対して信号が入出力される。

マイクロコンピュータコアのテスト時には、信号発生手
段により第２のモード設定信号が発生される。この場合
、マイクロコンピュータコアのみが共用周辺回路に結合
され、この共用周辺回路を介してテストのための信号が
人出力される。このとき、論理回路部は第２のモード設
定信号に応答してリセットされる。そのため、マイクロ
コンピュータコアは論理回路部の消費電流や信号の影響
を受けない。

論理回路部のテスト１時には、信号発生手段により第３
のモード設定信号が発生される。この場合、１理回路部
のみが共用周辺回路に結合され、この共用周辺回路を介
してテストのための信号が入出力される。このとき、マ
イクロコンピュータコアは第３のモード設定信号に応答
してリセットされる。そのため、論理回路部はマイクロ
コンピュータコアの消費電流や信号の影響を受けない。

このように、マイクロコンピュータコアおよび論理回路
部を個々にテストすることができるので、汎用のマイク
ロコンピュータおよび論理回路のために既に開発されて
いるテストプログラムおよびソフトウェア開発・デバッ
グ用ツールなどを使用することができる。

また、パッドやドライバ手段が、マイクロコンピュータ
コアおよび論理回路部内には含まれず、共用周辺回路に
含まれているので、従来例に比べてチップサイズが小さ
くなる。さらに、マイクロコンピュータコアのレイアウ
トを変更および追加することなく、論理回路部を仕様に
合わせて設計することができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図はこの発明の一実施例による半導体集積回路装置
の概略構成を示す平面図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコントロール
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子回路４、選択共用端子回
路５、マイコンコア用の専用端子回路６およびランダム
ロジック回路用の専用端子回路７が設けられている。ま
た、半導体チップ１上にモード設定信号発生回路８およ
びモード信号入力回路９が設けられている。

第２図に示すように、マイコンコア２は、ＣＰＵコア２
１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイマ
２５、Ｉ１０ボート２６およびバス２７を含み、入出力
ドライバ、パッドなどからなる入出力回路を含まない。

ランダムロジック回路３は、種々のゲート、カウンタ、
フリップフロップなどから構成される論理回路であり、
特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号売上回路８は、モード信号人力回路９の出力に応
答して、。

共通共用端子囲路４および選択」（相端子回路５にモー
ド設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号１＠ＬＭによりマ
イコンコア２に接続されかつ信号線ＬＲによりランダム
ロジック回路３に接続されている。切換回路５１も同様
に、信号線ＬＭによりマイコンコア２に接続されかつ信
号線ＬＲによりランダムロジック回路３に接続されてい
る。また、切換回路４１および切換回路５１には、信号
線ＬＣを介してモード設定信号売上回路８からモード設
定信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、パッド９１．９２および人力バッファ９３．９４を
含む。モード設定信号発生回路８には、バッド９１およ
び人力バッファ９３を介してモード信号φＯが与えられ
かつバッド９２および人力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
。

モード信号φＯ２φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード時にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブとなる。

第８図は信号線の構成を詳細に示す図である。

信号ｔｌＬＭは、出力データＤＯＭを伝送するためのデ
ータ線、入力データＤＩＭを伝送するためのデータ線お
よび制御信号ＣＭを伝送するための制御線からなる。こ
の信号線ＬＭはマイコンコア２のＩ１０ボート２６（第
２図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、人力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制御線からなる。また
、ｆｃｉ号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲ
を伝送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、パッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード＋＋：；には、モード設定信号ＴＭ
がアクティブとなる。それにより、切換回路４１は制御
信号ＣＭおよび出力データＤＯＭを出力ドライバ４４に
与える。出力ドライバ４４は制御信号ＣＭに応答して出
力データＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は、制御信号
ＣＲおよび出力データＤＯＲを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＲに応答して出力デ
ータＤＯＲをバッド４３に出力する。

また、人力データＤＩＭはバッド４３からマイコンコア
２に人力され、人力データＤＩＲはバッド４３からラン
ダムロジック回路３に人力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はバッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力データ
ＤＯＭが与えられる。また、バッド６１から人力データ
ＤＩＭが人力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

第１１図はリセット信号入力回路１０の構成を示す図で
ある。リセット信号入力回路１０はバッド１２、人力バ
ッファ１３およびＯＲゲートＧ１゜Ｇ２を含む。バッド
１２には外部からリセット信号が与えられる。入力バッ
ファ１３の出力は、ＯＲゲートＧ１の一方の入力端子お
よびＯＲゲートＧ２の一方の入力端子に与えられる゛。

ＯＲゲートＧ１の他方の入力端子には、モード設定信号
発生回路８からモード設定信号ＴＲが与えられる。ＯＲ
ゲートＧ２の他方の入力端子には、モード設定信号発生
回路８からモード設定信号ＴＭが与えられる。

ＭＣＵテストモード時にはモード設定信号ＴＭが、Ｒ／
Ｌテストモード時にはモード設定信号ＴＲが、それぞれ
アクティブとなるものとする。ここでアクティブとはｒ
ＨＪレベルになることである。ＯＲゲートＧ１の出力は
リセット信号ＭＲ３Ｔとしてマイコンコア２のリセット
端子に与えられる。ＯＲゲートＧ２の出力はリセット信
号ＲＲＳＴとしてランダムロジック回路３に与えられる
。

リセット信号ＭＲ８Ｔは、バッド１２に外部からリセッ
ト信号が与えられたときまたはモード設定信号ＴＲがア
クティブとなったときに、アクティブ（「Ｌ」レベル）
となる。また、リセット信号ＲＲＳＴは、バッド１２に
外部からリセット信号が与えられたときまたはモード設
定信号ＴＭがアクティブとなったときに、アクティブ（
「Ｈ」レベル）となる。

したがって、マイコンコア２は外部から与えられるリセ
ット信号またはモード設定信号発生回路８から与えられ
るモード設定信号ＴＲに応答してリセットされ、ランダ
ムロジック回路３は外部から与えられるリセット信号ま
たはモード設定信号発生回路８から与えられるモード設
定信号ＴＭに応答してリセットされる。

次に、ランダムロジック回路３のリセット動作について
説明する。ランダムロジック回路３には、たとえば第１
２図に示されるようなラッチ回路が含まれる。第１２図
のラッチ回路は、トランスファゲートＧ３．Ｇ４、ＮＡ
ＮＤゲートＧ５およびインバータＧ６．Ｇ７を含む。Ｎ
ＡＮＤゲートＣ５の一方の入力端子にはリセット信号Ｒ
Ｒ５Ｔが与えられる。

制御信号ＴがｒＨＪレベル、制御信号ＴがｒＬＪレベル
になると、トランスファゲートＧ３が導通状態となり、
入力端子ｉに与えられる信号がＮＡＮＤゲートＧ５の他
方の入力端子に人力される。

制御信号ＴがｒＬＪレベル、制御信号下がｒＨＪレベル
になると、トランスファゲートＧ３が非導通状態となり
かつトランスファゲートＧ４が導通状態になり、入力さ
れた信号がラッチされる。リセット信号ＲＲＳＴがｒＬ
Ｊレベルになると、ＮＡＮＤゲートＧ５の出力はｒＨＪ
レベルとなり、インバータＧ７の出力はｒＬＪレベルと
なる。このようにして、ラッチ回路がリセットされる。

ランダムロジック回路３に含まれる他の回路も同様にし
てリセットされる。

一方、リセット信号ＭＲ８Ｔがアクティブになると、マ
イコンコア２においてもリセットが行なわれる。マイコ
ンコア２がリセットされると、ＣＰＵコア２１内のレジ
スタやカウンタ、ＲＡＭ２３などが初切状態に設定され
る（第２図参照）。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が入出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が入出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
人出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子り
路５を介してランダムロジック回路３に対して信号が人
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択共用端子回路５
または専用端子回路６を介してマイコンコア２に対して
テスト信号が入出力される。このとき、ランダムロジッ
ク回路３はリセット信号ＲＲ３Ｔによりリセットされて
いる。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が入出力される。このとき
、マイコンコア２はリセット信号ＭＲ８Ｔによりリセッ
トされている。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフトウェア開
発・デバッグ用ツールを使用することができる。

しかも、マイコンコア２のテスト時にはランダムロジッ
ク回路３はリセットされているので、ランダムロジック
回路３に無駄な電流が流れず、かつマイコンコア２がラ
ンダムロジック回路３の信号の影響を受けない。

逆に、ランダムロジック回路３のテスト時には、マイコ
ンコア２がリセットされているので、マイコンコア２に
無駄な電流が流れず、かつランダムロジック回路３がマ
イコンコア２の信号の影響を受けない。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路３には含まれておらず、共通共用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１３図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介してパーソナルコンピュータ１０１、
ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子四路４にはたとえば外部メモリ１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択共用端子回路５は
、ユーザの注文に従ってランダムロジック回路３に結合
させることも可能である。

上記のように、この丈施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果］ 以上のようにこの発明によれば、マイクロコンピュータ
コアおよび論理回路部を個々にテストすることができる
ので、マイクロコンピュータ用または論理回路用に既に
開発されているテストプログラムおよびソフトウェア開
発・デバッグ用ツールなどを使用することができる。し
かも、マイクロコンピュータコアおよび論理回路部の一
方がテストされているときには他方はリセットされてい
るので、その一方が他方の影響を受けず、テストの正確
性が向上するとともに、電流消費が低減される。

また、チップサイズが縮小化されるとともに、マイクロ
コンピュータのパターン、回路構成、タイミング、テス
ト方法などを熟知していなくても、論理回路部をユーザ
の要求に従って容易に設計することができる。

したがって、マイクロコンピュータを用いたＡＳＩＣを
、短期間に少ない開発労力およびコストで実現すること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の平面図である。第２図は同実施例の構成を示す機能ブ
ロック図である。第３図は同実施例の主要部の特徴を説
明するための模式図である。 第４図は共通共用端子回路および選択共用端子回路の構
成を示すブロック図である。第５Ａ図、第５Ｂ図および
第５Ｃ図は共通共用端子回路の機能を説明するための模
式図であり、第５Ａ図は通常モードを示す図、第５Ｂ図
はＭＣＵテストモードを示す図、第５Ｃ図はＲ／Ｌテス
トモードを示す図である。第６図は選択共用端子回路の
機能を説明するための模式図である。第７図はモード設
定信号発生回路およびモード信号入力回路の構成を示す
図である。第８図は信号線の具体的な構成を示す図であ
る。第９図は共通共用端子回路の構成を示す図である。 第１０図は専用端子回路の構成を示す図である。第１１
図はリセット信号入力回路の構成を示す図である。第１
２図はランダムロジック回路のリセット動作を説明する
ための回路図である。第１３図は同実施例の使用例を説
明するための図である。第１４図は従来のマイクロコン
ピュータコアＡＳＩＣの一例を示す機能ブロック図であ
る。第１５図は従来のマイクロコンピュータコアＡＳＩ
Ｃの他の例を示す平面図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、１０はリセット信号入力回路、に１．Ｇ２はＯＲゲ
ート、ＭＲ８Ｔ、ＲＲＳＴはリセット信号である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １チップ上に形成される半導体集積回路装置であって、 中央演算処理装置および記憶装置を含み、リセット機能
   を有するマイクロコンピュータコア、前記マイクロコン
   ピュータコアにより制御され、リセット機能を有する論
   理回路部、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアおよび前記論理回路部に対して信号を入力ま
   たは出力するための共用周辺回路、第１のモード設定信
   号、第２のモード設定信号および第３のモード設定信号
   を発生する信号発生手段、および 前記第１のモード設定信号に応答して前記マイクロコン
   ピュータコアおよび前記論理回路部を前記共用周辺回路
   に選択的に結合させ、前記第２のモード設定信号に応答
   して前記マイクロコンピュータコアを前記共用周辺回路
   に結合させ、前記第３のモード設定信号に応答して前記
   論理回路部を前記共用周辺回路に結合させる制御手段を
   備え、前記マイクロコンピュータコアは前記第３のモー
   ド設定信号に応答してリセットされ、 前記論理回路部は前記第２のモード設定信号に応答して
   リセットされる、半導体集積回路装置。