JPH04302464A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH04302464A JPH04302464A JP6715891A JP6715891A JPH04302464A JP H04302464 A JPH04302464 A JP H04302464A JP 6715891 A JP6715891 A JP 6715891A JP 6715891 A JP6715891 A JP 6715891A JP H04302464 A JPH04302464 A JP H04302464A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- operation mode
- signal
- block
- mode setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006870 function Effects 0.000 claims abstract description 21
- 238000000926 separation method Methods 0.000 claims abstract description 16
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000018109 developmental process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ（中央演算処理
装置）ブロック、ＣＰＵ周辺機能ブロック、ユーザ設計
のランダムロジック回路ブロックなどの、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置して構成される集積回路装置に関する。
装置）ブロック、ＣＰＵ周辺機能ブロック、ユーザ設計
のランダムロジック回路ブロックなどの、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置して構成される集積回路装置に関する。
【０００２】
【従来の技術】一般に、ＣＰＵを含む回路装置の開発に
あたっては、主にインサーキット・エミュレータ（ＩＣ
Ｅ）と称され、ＣＰＵ機能を代行するデバッグ・ツール
を、開発対象である回路装置に設けられるＣＰＵソケッ
トに接続することによって行われている。
あたっては、主にインサーキット・エミュレータ（ＩＣ
Ｅ）と称され、ＣＰＵ機能を代行するデバッグ・ツール
を、開発対象である回路装置に設けられるＣＰＵソケッ
トに接続することによって行われている。
【０００３】しかしながら、ＣＰＵを含む複数の回路ブ
ロックを同一チップ上に集積配置したＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ；大規模集積回路）では、ＣＰＵそのものがＬＳＩ内
部に組込まれているために、前記ＩＣＥを用いるデバッ
グ方法は使用できない。
ロックを同一チップ上に集積配置したＬＳＩ（Ｌａｒｇ
ｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉ
ｔ；大規模集積回路）では、ＣＰＵそのものがＬＳＩ内
部に組込まれているために、前記ＩＣＥを用いるデバッ
グ方法は使用できない。
【０００４】そこで従来、ＬＳＩの開発・デバッグにあ
たっては、専用のエミュレーションチップをシステム実
装用チップとは別個に開発して対応している。すなわち
、エミュレーションチップとは、内部にＣＰＵを含まず
、ＣＰＵとの間で授受されるチップ内部の信号は、端子
信号として取出し、外付けのＣＰＵと接続する。同様に
ＲＯＭ（リードオンリメモリ）を内蔵するＬＳＩの場合
には、エミュレーションチップにおいてはＲＯＭを内蔵
せず、ＲＯＭとの間で授受される信号を端子信号として
取出し、外付けのＲＯＭと接続する。
たっては、専用のエミュレーションチップをシステム実
装用チップとは別個に開発して対応している。すなわち
、エミュレーションチップとは、内部にＣＰＵを含まず
、ＣＰＵとの間で授受されるチップ内部の信号は、端子
信号として取出し、外付けのＣＰＵと接続する。同様に
ＲＯＭ（リードオンリメモリ）を内蔵するＬＳＩの場合
には、エミュレーションチップにおいてはＲＯＭを内蔵
せず、ＲＯＭとの間で授受される信号を端子信号として
取出し、外付けのＲＯＭと接続する。
【０００５】
【発明が解決しようとする課題】上述の開発・デバッグ
専用のエミュレーションチップを使用する場合、実装用
チップとは別個にエミュレーションチップ自身の開発が
必要である。そのため、エミュレーションチップの開発
に要する負担や、エミュレーションチップの開発と実装
用チップの開発とのタイムラグ（ずれ）が、開発目標で
あるシステム全体の開発に及ぼす影響を考慮すると、特
に短納期、小量多品種、特定ユーザ向け、特定用途を特
徴とするＡＳＩＣ（特定用途向け集積回路装置）では、
負担とリスクとが大きいという問題がある。
専用のエミュレーションチップを使用する場合、実装用
チップとは別個にエミュレーションチップ自身の開発が
必要である。そのため、エミュレーションチップの開発
に要する負担や、エミュレーションチップの開発と実装
用チップの開発とのタイムラグ（ずれ）が、開発目標で
あるシステム全体の開発に及ぼす影響を考慮すると、特
に短納期、小量多品種、特定ユーザ向け、特定用途を特
徴とするＡＳＩＣ（特定用途向け集積回路装置）では、
負担とリスクとが大きいという問題がある。
【０００６】本発明の目的は、開発・デバッグ専用のエ
ミュレーションチップを開発することなく、単一のチッ
プで実装用チップ機能とエミュレーションチップ機能と
を実現することができる集積回路装置を提供することで
ある。
ミュレーションチップを開発することなく、単一のチッ
プで実装用チップ機能とエミュレーションチップ機能と
を実現することができる集積回路装置を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明は、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置してなる集積回路装置において、外部から集
積回路装置の動作モードを指定するための動作モード指
示信号が与えられる動作モード設定用端子と、前記動作
モード設定用端子に接続され、前記動作モード指示信号
に基づいて、前記各回路ブロックをそれぞれ単独で動作
状態に設定するための動作モード設定信号を出力する動
作モード設定回路と、前記動作モード設定信号に基づい
て、指定された回路ブロックの信号ラインを他の回路ブ
ロックから分離し、かつ外部との間で授受される信号を
予め定める回路ブロックの端子を介して授受させる分離
回路とを含むことを特徴とする集積回路装置である。
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置してなる集積回路装置において、外部から集
積回路装置の動作モードを指定するための動作モード指
示信号が与えられる動作モード設定用端子と、前記動作
モード設定用端子に接続され、前記動作モード指示信号
に基づいて、前記各回路ブロックをそれぞれ単独で動作
状態に設定するための動作モード設定信号を出力する動
作モード設定回路と、前記動作モード設定信号に基づい
て、指定された回路ブロックの信号ラインを他の回路ブ
ロックから分離し、かつ外部との間で授受される信号を
予め定める回路ブロックの端子を介して授受させる分離
回路とを含むことを特徴とする集積回路装置である。
【０００８】
【作用】本発明に従えば、動作モード設定用端子に外部
から動作モード指示信号が与えられると、動作モード設
定回路は回路ブロックをそれぞれ単独で動作状態に設定
するための動作モード設定信号を出力する。分離回路は
、この動作モード設定信号に基づいて、指定された回路
ブロックの信号ラインを他の回路ブロックから分離し、
かつ外部の前記デバッグ装置との間で授受する必要のあ
る信号を予め定める回路ブロックの端子を介して授受さ
せる。
から動作モード指示信号が与えられると、動作モード設
定回路は回路ブロックをそれぞれ単独で動作状態に設定
するための動作モード設定信号を出力する。分離回路は
、この動作モード設定信号に基づいて、指定された回路
ブロックの信号ラインを他の回路ブロックから分離し、
かつ外部の前記デバッグ装置との間で授受する必要のあ
る信号を予め定める回路ブロックの端子を介して授受さ
せる。
【０００９】これによって、集積回路装置を構成する複
数の回路ブロックはそれぞれ単独で動作状態に設定され
、各回路ブロックに対するエミュレーションを容易に行
うことができる。また外部との間で授受される信号は、
予め定める回路ブロックの端子を介して授受させること
ができるので、エミュレーションのために新たな端子を
設ける必要はない。
数の回路ブロックはそれぞれ単独で動作状態に設定され
、各回路ブロックに対するエミュレーションを容易に行
うことができる。また外部との間で授受される信号は、
予め定める回路ブロックの端子を介して授受させること
ができるので、エミュレーションのために新たな端子を
設ける必要はない。
【００１０】
【実施例】図１は、本発明の一実施例である集積回路１
の基本的構成を示す回路図である。集積回路１は、シリ
コンウエハなどの基板（チップ）２上に、複数の回路ブ
ロックを集積配置して構成される。
の基本的構成を示す回路図である。集積回路１は、シリ
コンウエハなどの基板（チップ）２上に、複数の回路ブ
ロックを集積配置して構成される。
【００１１】本実施例では、複数の回路ブロックとして
、ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎ
ｉｔ；中央演算処理装置）ブロック３と、ＣＰＵ周辺機
能ブロック４と、ユーザ設計回路ブロック５とが配置さ
れている。また、これらの回路ブロック３，４，５以外
に、後述するエミュレーション機能を実現するための動
作モード設定回路６と分離回路７とが配置される。
、ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎ
ｉｔ；中央演算処理装置）ブロック３と、ＣＰＵ周辺機
能ブロック４と、ユーザ設計回路ブロック５とが配置さ
れている。また、これらの回路ブロック３，４，５以外
に、後述するエミュレーション機能を実現するための動
作モード設定回路６と分離回路７とが配置される。
【００１２】ＣＰＵブロック３には、出力端子Ｃ１と、
入力端子Ｃ２と、入出力端子Ｃ３とが接続される。ＣＰ
Ｕ周辺機能ブロック４は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓｃｏｎｔｒｏｌｅｒ）８と、Ｃ
ＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｏｎｔｒｏｌｅ
ｒ）９と、ＩＮＴＣ（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒ
ｏｌｅｒ）１０と、その他のコントローラとで構成され
、出力端子Ｐ１と、入力端子Ｐ２と、入出力端子Ｐ３と
が接続される。またユーザ設計回路ブロック５は、ユー
ザが独自に設計するランダムロジック回路部分であり、
出力端子Ｕ１と、入力端子Ｕ２と、入出力端子Ｕ３とが
接続される。
入力端子Ｃ２と、入出力端子Ｃ３とが接続される。ＣＰ
Ｕ周辺機能ブロック４は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓｃｏｎｔｒｏｌｅｒ）８と、Ｃ
ＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｏｎｔｒｏｌｅ
ｒ）９と、ＩＮＴＣ（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒ
ｏｌｅｒ）１０と、その他のコントローラとで構成され
、出力端子Ｐ１と、入力端子Ｐ２と、入出力端子Ｐ３と
が接続される。またユーザ設計回路ブロック５は、ユー
ザが独自に設計するランダムロジック回路部分であり、
出力端子Ｕ１と、入力端子Ｕ２と、入出力端子Ｕ３とが
接続される。
【００１３】動作モード設定回路６には、外部から与え
られる動作モード指示信号が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。この端子Ｄ１，Ｄ２に
与えられる動作モード指示信号の態様によって、集積回
路１ではエミュレーション機能を実現することができる
。
られる動作モード指示信号が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。この端子Ｄ１，Ｄ２に
与えられる動作モード指示信号の態様によって、集積回
路１ではエミュレーション機能を実現することができる
。
【００１４】すなわち図２に示すように、基板（ボード
）８上で集積回路１内部の各回路ブロックを分離・分割
した動作モードに設定した集積回路１を装着し、各集積
回路１間を図１に示す各ブロック間の接続と同等に配線
すれば、集積回路１の各ブロックを分離・分割しない、
すなわち集積回路１をターゲットシステムに実装したと
きのモード（実装モード）を実現（エミュレーション）
することができる。ただし、ＩＣＥで使用できるＣＰＵ
ソケット形状の制約から開発対象であるシステムの開発
・デバッグに、集積回路１が内蔵するＣＰＵブロック３
を直接利用することはなく、後述するＣＰＵブロック３
のみを動作モードに設定するＣＰＵモードは、便宜的な
ものとする。
）８上で集積回路１内部の各回路ブロックを分離・分割
した動作モードに設定した集積回路１を装着し、各集積
回路１間を図１に示す各ブロック間の接続と同等に配線
すれば、集積回路１の各ブロックを分離・分割しない、
すなわち集積回路１をターゲットシステムに実装したと
きのモード（実装モード）を実現（エミュレーション）
することができる。ただし、ＩＣＥで使用できるＣＰＵ
ソケット形状の制約から開発対象であるシステムの開発
・デバッグに、集積回路１が内蔵するＣＰＵブロック３
を直接利用することはなく、後述するＣＰＵブロック３
のみを動作モードに設定するＣＰＵモードは、便宜的な
ものとする。
【００１５】図３は、動作モード設定回路６の構成を示
す回路図である。動作モード設定回路６は、ＮＯＲ（論
理和否定）回路１１，１２，１３，１４と、ＮＯＴ（反
転）回路１５，１６とで構成される。また動作モード設
定回路６には、デバッグ装置１７から動作モード指示信
号ＭＯＤＥ０，ＭＯＤＥ１が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。
す回路図である。動作モード設定回路６は、ＮＯＲ（論
理和否定）回路１１，１２，１３，１４と、ＮＯＴ（反
転）回路１５，１６とで構成される。また動作モード設
定回路６には、デバッグ装置１７から動作モード指示信
号ＭＯＤＥ０，ＭＯＤＥ１が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。
【００１６】ＮＯＲ回路１１は、動作モード指示信号Ｍ
ＯＤＥ０が一方入力とされ、動作モード指示信号ＭＯＤ
Ｅ１が他方入力とされ、出力は動作モード設定信号ＲＥ
ＡＬとされる。動作モード設定信号ＲＥＡＬは、実装仕
様モード時にアクティブ（ハイレベル）とされる信号で
ある。
ＯＤＥ０が一方入力とされ、動作モード指示信号ＭＯＤ
Ｅ１が他方入力とされ、出力は動作モード設定信号ＲＥ
ＡＬとされる。動作モード設定信号ＲＥＡＬは、実装仕
様モード時にアクティブ（ハイレベル）とされる信号で
ある。
【００１７】ＮＯＲ回路１２は、ＮＯＴ回路１５からの
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、動作モード指示信号ＭＯＤＥ１が
他方入力とされ、出力は動作モード設定信号ＣＰＵＭと
される。動作モード設定信号ＣＰＵＭは、ＣＰＵモード
時にアクティブ（ハイレベル）とされる信号である。
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、動作モード指示信号ＭＯＤＥ１が
他方入力とされ、出力は動作モード設定信号ＣＰＵＭと
される。動作モード設定信号ＣＰＵＭは、ＣＰＵモード
時にアクティブ（ハイレベル）とされる信号である。
【００１８】ＮＯＲ回路１３は、動作モード指示信号Ｍ
ＯＤＥ０が一方入力とされ、ＮＯＴ回路１６からの出力
、すなわち動作モード指示信号ＭＯＤＥ１の反転信号が
他方入力とされ、出力は動作モード設定信号ＰＥＲＩと
される。動作モード設定信号ＰＥＲＩは、ＣＰＵ周辺機
能ブロックモード時にアクティブ（ハイレベル）とされ
る信号である。
ＯＤＥ０が一方入力とされ、ＮＯＴ回路１６からの出力
、すなわち動作モード指示信号ＭＯＤＥ１の反転信号が
他方入力とされ、出力は動作モード設定信号ＰＥＲＩと
される。動作モード設定信号ＰＥＲＩは、ＣＰＵ周辺機
能ブロックモード時にアクティブ（ハイレベル）とされ
る信号である。
【００１９】ＮＯＲ回路１４は、ＮＯＴ回路１５からの
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、ＮＯＴ回路１６からの出力、すな
わち動作モード指示信号ＭＯＤＥ１の反転信号が他方入
力とされ、出力は動作モード設定信号ＵＳＲＭとされる
。動作モード設定信号ＵＳＲＭは、ユーザ設計回路ブロ
ックモード時にアクティブ（ハイレベル）とされる信号
である。
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、ＮＯＴ回路１６からの出力、すな
わち動作モード指示信号ＭＯＤＥ１の反転信号が他方入
力とされ、出力は動作モード設定信号ＵＳＲＭとされる
。動作モード設定信号ＵＳＲＭは、ユーザ設計回路ブロ
ックモード時にアクティブ（ハイレベル）とされる信号
である。
【００２０】下記の表１に、動作モード指示信号ＭＯＤ
Ｅ０，ＭＯＤＥ１と、動作モード設定信号ＲＥＡＬ，Ｃ
ＰＵＭ，ＰＥＲＩ，ＵＳＲＭとの対応関係が示されてい
る。
Ｅ０，ＭＯＤＥ１と、動作モード設定信号ＲＥＡＬ，Ｃ
ＰＵＭ，ＰＥＲＩ，ＵＳＲＭとの対応関係が示されてい
る。
【００２１】
【表１】
【００２２】図４は、分離回路７の構成を示す回路図で
ある。分離回路７は、第１切換回路１８と、第２切換回
路１９と、バッファ回路２０とを含んで構成される。
ある。分離回路７は、第１切換回路１８と、第２切換回
路１９と、バッファ回路２０とを含んで構成される。
【００２３】第１切換回路１８は、ＡＮＤ（論理積）回
路２１，２２と、ＯＲ（論理和）回路２３とで構成され
る。ＡＮＤ回路２１は、動作モード設定信号ＲＥＡＬが
一方入力とされ、ＣＰＵブロック３からの内部信号ＳＡ
が他方入力とされ、出力はＯＲ回路２３の一方入力とさ
れる。ＡＮＤ回路２２は、ユーザ設計回路ブロック５か
らの内部信号ＳＣが一方入力とされ、動作モード設定信
号ＲＥＡＬ，ＵＳＲＭが他方入力とされ、出力はＯＲ回
路２３の他方入力とされる。ＯＲ回路２３の出力は、バ
ッファ回路２０に与えられる。
路２１，２２と、ＯＲ（論理和）回路２３とで構成され
る。ＡＮＤ回路２１は、動作モード設定信号ＲＥＡＬが
一方入力とされ、ＣＰＵブロック３からの内部信号ＳＡ
が他方入力とされ、出力はＯＲ回路２３の一方入力とさ
れる。ＡＮＤ回路２２は、ユーザ設計回路ブロック５か
らの内部信号ＳＣが一方入力とされ、動作モード設定信
号ＲＥＡＬ，ＵＳＲＭが他方入力とされ、出力はＯＲ回
路２３の他方入力とされる。ＯＲ回路２３の出力は、バ
ッファ回路２０に与えられる。
【００２４】第２切換回路１９は、ＡＮＤ回路２４，２
５と、ＯＲ回路２６とで構成される。ＡＮＤ回路２４は
、動作モード設定信号ＰＥＲＩが一方入力とされ、バッ
ファ回路２０からの出力が他方入力とされ、出力はＯＲ
回路２６の一方入力とされる。ＡＮＤ回路２５は、ＣＰ
Ｕブロック３からの内部信号ＳＡが一方入力とされ、動
作モード設定信号ＲＥＡＬが他方入力とされ、出力はＯ
Ｒ回路２６の他方入力とされる。ＯＲ回路２６の出力は
、ＣＰＵ周辺機能ブロック４に与えられる内部信号ＳＢ
とされる。
５と、ＯＲ回路２６とで構成される。ＡＮＤ回路２４は
、動作モード設定信号ＰＥＲＩが一方入力とされ、バッ
ファ回路２０からの出力が他方入力とされ、出力はＯＲ
回路２６の一方入力とされる。ＡＮＤ回路２５は、ＣＰ
Ｕブロック３からの内部信号ＳＡが一方入力とされ、動
作モード設定信号ＲＥＡＬが他方入力とされ、出力はＯ
Ｒ回路２６の他方入力とされる。ＯＲ回路２６の出力は
、ＣＰＵ周辺機能ブロック４に与えられる内部信号ＳＢ
とされる。
【００２５】バッファ回路２０は、出力バッファ２７と
入力バッファ２８とで構成される。出力バッファ２７は
、第１切換回路１８からの出力を出力バッファ制御信号
ＯＣとして動作モード設定信号ＣＰＵＭを用いて、入出
力端子３０に出力／遮断する。すなわち、ハイレベルの
制御信号が与えられると入力信号を端子３０に出力し、
ローレベルの信号が与えられると入力される信号を端子
３０に出力しない。
入力バッファ２８とで構成される。出力バッファ２７は
、第１切換回路１８からの出力を出力バッファ制御信号
ＯＣとして動作モード設定信号ＣＰＵＭを用いて、入出
力端子３０に出力／遮断する。すなわち、ハイレベルの
制御信号が与えられると入力信号を端子３０に出力し、
ローレベルの信号が与えられると入力される信号を端子
３０に出力しない。
【００２６】入力バッファ２８は、端子３０からの信号
を、入力バッファ制御信号ＩＣとしてモード設定信号Ｐ
ＥＲＩを用いて、出力／遮断する。すなわち入力バッフ
ァ制御信号ＩＣがハイレベルのときは端子３０から与え
られる信号を出力し、ローレベルの入力バッファ制御信
号ＩＣが与えられたときは入力される信号を出力しない
。
を、入力バッファ制御信号ＩＣとしてモード設定信号Ｐ
ＥＲＩを用いて、出力／遮断する。すなわち入力バッフ
ァ制御信号ＩＣがハイレベルのときは端子３０から与え
られる信号を出力し、ローレベルの入力バッファ制御信
号ＩＣが与えられたときは入力される信号を出力しない
。
【００２７】図１〜図４を参照して、集積回路１におけ
る各動作モードを実現するための手順を説明する。
る各動作モードを実現するための手順を説明する。
【００２８】■各回路ブロックにおける専有端子の扱い
各回路ブロック３，４，５がその端子を専有し、動作モ
ード設定による端子のマルチプレクスに使用されない端
子は回路的に特に考慮されない。たとえば、ＣＰＵモー
ドにおいてＣＰＵ周辺機能ブロック４の出力端子Ｐ１は
オープン状態とされ、入力端子Ｐ２はハイレベルまたは
ローレベルの一方レベルに固定され、入出力端子Ｐ３は
動作モード設定時の入出力状態に従ってオープン状態ま
たはハイレベルおよびローレベルのうちいずれか一方の
レベルに設定すればよい。
各回路ブロック３，４，５がその端子を専有し、動作モ
ード設定による端子のマルチプレクスに使用されない端
子は回路的に特に考慮されない。たとえば、ＣＰＵモー
ドにおいてＣＰＵ周辺機能ブロック４の出力端子Ｐ１は
オープン状態とされ、入力端子Ｐ２はハイレベルまたは
ローレベルの一方レベルに固定され、入出力端子Ｐ３は
動作モード設定時の入出力状態に従ってオープン状態ま
たはハイレベルおよびローレベルのうちいずれか一方の
レベルに設定すればよい。
【００２９】■各回路ブロック共有のバスの扱い各回路
ブロック３，４，５で共有されるバスは、バスマスタを
バス開放状態に設定することによって、機能上分離する
ことができる。たとえば、ＣＰＵブロック３のアドレス
、データバス、メモリやＩ／Ｏ（入出力）の制御信号な
どは、ＣＰＵブロック３に対してバス要求信号をアクテ
ィブにし、バスを開放させることによってＣＰＵ周辺機
能ブロックモードやユーザ設計回路ブロックモードにお
いても使用することが可能となる。
ブロック３，４，５で共有されるバスは、バスマスタを
バス開放状態に設定することによって、機能上分離する
ことができる。たとえば、ＣＰＵブロック３のアドレス
、データバス、メモリやＩ／Ｏ（入出力）の制御信号な
どは、ＣＰＵブロック３に対してバス要求信号をアクテ
ィブにし、バスを開放させることによってＣＰＵ周辺機
能ブロックモードやユーザ設計回路ブロックモードにお
いても使用することが可能となる。
【００３０】■内部接続信号の分離およびマルチプレク
ス 図１に示す内部ＣＰＵ信号ＳＡと内部周辺機能ブロック
信号ＳＢとの間の接続のように、実装仕様ではチップ内
部で閉じており、直接外部端子に出力されない信号は、
図４に示す分離回路７を用いて分離およびマルチプレク
スすることができる。図４に示す分離回路７は、信号Ｓ
Ａ，ＳＢを分離し、ＣＰＵモード時では９Ａをユーザ設
計回路ブロック信号ＳＣの出力端子Ｕ１にマルチプレク
スする。
ス 図１に示す内部ＣＰＵ信号ＳＡと内部周辺機能ブロック
信号ＳＢとの間の接続のように、実装仕様ではチップ内
部で閉じており、直接外部端子に出力されない信号は、
図４に示す分離回路７を用いて分離およびマルチプレク
スすることができる。図４に示す分離回路７は、信号Ｓ
Ａ，ＳＢを分離し、ＣＰＵモード時では９Ａをユーザ設
計回路ブロック信号ＳＣの出力端子Ｕ１にマルチプレク
スする。
【００３１】図５は、分離回路７の動作を示すタイミン
グチャートである。動作モード設定信号ＲＥＡＬのみが
アクティブとされる実装仕様モードでは、内部信号ＳＣ
は第１切換回路１８を介して端子３０（出力端子Ｕ１）
に出力され、内部信号ＳＡ，ＳＢは第２切換回路１９を
介して相互に接続され、集積回路１の実装時の仕様を満
たす。
グチャートである。動作モード設定信号ＲＥＡＬのみが
アクティブとされる実装仕様モードでは、内部信号ＳＣ
は第１切換回路１８を介して端子３０（出力端子Ｕ１）
に出力され、内部信号ＳＡ，ＳＢは第２切換回路１９を
介して相互に接続され、集積回路１の実装時の仕様を満
たす。
【００３２】動作モード設定信号ＣＰＵＭのみがアクテ
ィブとされるＣＰＵモードでは、第２切換回路１９によ
って内部信号ＳＡ，ＳＢの接続は分離され、第１切換回
路１８によって内部信号ＳＡが端子３０に出力される。
ィブとされるＣＰＵモードでは、第２切換回路１９によ
って内部信号ＳＡ，ＳＢの接続は分離され、第１切換回
路１８によって内部信号ＳＡが端子３０に出力される。
【００３３】動作モード設定信号ＰＥＲＩのみがアクテ
ィブとされるＣＰＵ周辺機能ブロックモードでは、第２
切換回路１９によって内部信号ＳＡ，ＳＢの接続は分離
され、出力バッファ制御信号ＯＣである動作モード設定
信号ＣＰＵＭによって端子３０は入力状態となり、内部
信号ＳＢは端子３０から入力される。
ィブとされるＣＰＵ周辺機能ブロックモードでは、第２
切換回路１９によって内部信号ＳＡ，ＳＢの接続は分離
され、出力バッファ制御信号ＯＣである動作モード設定
信号ＣＰＵＭによって端子３０は入力状態となり、内部
信号ＳＢは端子３０から入力される。
【００３４】動作モード設定信号ＵＳＲＭのみがアクテ
ィブとされるユーザ設計回路ブロックモードでは、前述
の実装仕様モード時と同様に、第１切換回路１８を介し
て内部信号ＳＣが端子３０を介して出力される。
ィブとされるユーザ設計回路ブロックモードでは、前述
の実装仕様モード時と同様に、第１切換回路１８を介し
て内部信号ＳＣが端子３０を介して出力される。
【００３５】以上のように本実施例によれば、開発対象
であるシステムの開発に必要な各回路ブロックのエミュ
レーションモードを実装仕様と同一チップ上で実現する
ことができる。これによって、特にＡＳＩＣで要求され
る短納期とシステム開発に伴うリスクを回避することが
できる。
であるシステムの開発に必要な各回路ブロックのエミュ
レーションモードを実装仕様と同一チップ上で実現する
ことができる。これによって、特にＡＳＩＣで要求され
る短納期とシステム開発に伴うリスクを回避することが
できる。
【００３６】
【発明の効果】以上のように本発明によれば、集積回路
装置を構成する複数の回路ブロックはそれぞれ単独で動
作状態に設定され、各回路ブロックに対するエミュレー
ションを容易に行うことができる。また外部との間で授
受される信号は、指定された回路ブロックの端子を介し
て授受させることができるので、エミュレーションのた
めに新たな端子を設ける必要はない。したがって、実装
用チップであっても、該チップにおいてエミュレーショ
ン機能を実行することができ、専用のエミュレーション
チップの開発のための負担、費用、時間を削減すること
ができる。このことは、短納期、小量多品種、特定ユー
ザ向け、特定用途を特徴とするＡＳＩＣにおいて特に有
効である。
装置を構成する複数の回路ブロックはそれぞれ単独で動
作状態に設定され、各回路ブロックに対するエミュレー
ションを容易に行うことができる。また外部との間で授
受される信号は、指定された回路ブロックの端子を介し
て授受させることができるので、エミュレーションのた
めに新たな端子を設ける必要はない。したがって、実装
用チップであっても、該チップにおいてエミュレーショ
ン機能を実行することができ、専用のエミュレーション
チップの開発のための負担、費用、時間を削減すること
ができる。このことは、短納期、小量多品種、特定ユー
ザ向け、特定用途を特徴とするＡＳＩＣにおいて特に有
効である。
【図１】本発明の一実施例である集積回路１の基本的構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の基本的動作を説明するための図である
。
。
【図３】動作モード設定回路６の構成を示す回路図であ
る。
る。
【図４】分離回路７の構成を示す回路図である。
【図５】分離回路７の動作を示すタイミングチャートで
ある。
ある。
１ 集積回路
２ 基板
３ ＣＰＵブロック
４ ＣＰＵ周辺機能ブロック
５ ユーザ設計回路ブロック
６ 動作モード設定回路
７ 分離回路
Ｄ１，Ｄ２ 動作モード設定用端子
Claims (1)
- 【請求項１】 それぞれ異なる機能を有する複数の独
立した回路ブロックを同一チップ上に配置してなる集積
回路装置において、外部から集積回路装置の動作モード
を指定するための動作モード指示信号が与えられる動作
モード設定用端子と、前記動作モード設定用端子に接続
され、前記動作モード指示信号に基づいて、前記各回路
ブロックをそれぞれ単独で動作状態に設定するための動
作モード設定信号を出力する動作モード設定回路と、前
記動作モード設定信号に基づいて、指定された回路ブロ
ックの信号ラインを他の回路ブロックから分離し、かつ
外部との間で授受される信号を予め定める回路ブロック
の端子を介して授受させる分離回路とを含むことを特徴
とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067158A JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067158A JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302464A true JPH04302464A (ja) | 1992-10-26 |
| JP2656394B2 JP2656394B2 (ja) | 1997-09-24 |
Family
ID=13336811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067158A Expired - Fee Related JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656394B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308749B1 (ko) * | 1996-05-30 | 2001-12-15 | 니시무로 타이죠 | 1칩혼재형반도체집적회로장치및그검사방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385378A (ja) * | 1986-09-30 | 1988-04-15 | Toshiba Corp | 集積回路 |
| JPH0337732A (ja) * | 1989-07-04 | 1991-02-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0346350A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-03-29 JP JP3067158A patent/JP2656394B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385378A (ja) * | 1986-09-30 | 1988-04-15 | Toshiba Corp | 集積回路 |
| JPH0337732A (ja) * | 1989-07-04 | 1991-02-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0346350A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308749B1 (ko) * | 1996-05-30 | 2001-12-15 | 니시무로 타이죠 | 1칩혼재형반도체집적회로장치및그검사방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2656394B2 (ja) | 1997-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4527234A (en) | Emulator device including a semiconductor substrate having the emulated device embodied in the same semiconductor substrate | |
| US6266797B1 (en) | Data transfer network on a computer chip using a re-configurable path multiple ring topology | |
| US5109494A (en) | Passive processor communications interface | |
| EP0457115B1 (en) | Data processing device with test control circuit | |
| JPH04302464A (ja) | 集積回路装置 | |
| JP2793540B2 (ja) | エミュレーション装置 | |
| US7451074B2 (en) | Embedded microprocessor emulation method | |
| JP3379764B2 (ja) | 計算装置とともに使用し、複数個の周辺装置との交信を制御するための装置 | |
| JP2601792B2 (ja) | 大規模集積回路装置 | |
| JPH04219045A (ja) | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 | |
| JPH05334460A (ja) | シングルチップマイクロコンピュータ | |
| JPH05250204A (ja) | Ｌｓｉ化されたａｓｉｃマイコン | |
| JP3129397B2 (ja) | マイクロコンピュータ用エミュレーション装置 | |
| JP2763117B2 (ja) | マイクロコンピュータ及びそれを用いたエミュレータ | |
| JPH06161809A (ja) | 半導体集積回路装置 | |
| JP3270040B2 (ja) | バス制御方式 | |
| JPH01109459A (ja) | 論理集積回路 | |
| JPH01266635A (ja) | 半導体集積回路 | |
| JPS63188241A (ja) | 集積回路装置 | |
| JPH0383143A (ja) | エミュレーション回路装置 | |
| JPH09288593A (ja) | インサーキットエミュレータ | |
| JPH0357030A (ja) | 半導体集積回路 | |
| JPH08255145A (ja) | プロセッサ内蔵ｌｓｉ、及び、そのソフトウェア・デバッグ方法 | |
| JPH01224849A (ja) | マイクロコンピュータ | |
| JP2002073363A (ja) | Ｌｓｉデバッグ装置及びシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |