JP2656394B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ（中央演算処理
装置）ブロック、ＣＰＵ周辺機能ブロック、ユーザ設計
のランダムロジック回路ブロックなどの、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置して構成される集積回路装置に関する。
装置）ブロック、ＣＰＵ周辺機能ブロック、ユーザ設計
のランダムロジック回路ブロックなどの、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置して構成される集積回路装置に関する。
【０００２】
【従来の技術】一般に、ＣＰＵを含む回路装置の開発に
あたっては、主にインサーキット・エミュレータ（ＩＣ
Ｅ）と称され、ＣＰＵ機能を代行するデバッグ・ツール
を、開発対象である回路装置に設けられるＣＰＵソケッ
トに接続することによって行われている。
あたっては、主にインサーキット・エミュレータ（ＩＣ
Ｅ）と称され、ＣＰＵ機能を代行するデバッグ・ツール
を、開発対象である回路装置に設けられるＣＰＵソケッ
トに接続することによって行われている。
【０００３】しかしながら、ＣＰＵを含む複数の回路ブ
ロックを同一チップ上に集積配置したＬＳＩ（Large Sc
ale Integrated circuit；大規模集積回路）では、ＣＰ
ＵそのものがＬＳＩ内部に組込まれているために、前記
ＩＣＥを用いるデバッグ方法は使用できない。
ロックを同一チップ上に集積配置したＬＳＩ（Large Sc
ale Integrated circuit；大規模集積回路）では、ＣＰ
ＵそのものがＬＳＩ内部に組込まれているために、前記
ＩＣＥを用いるデバッグ方法は使用できない。
【０００４】そこで従来、ＬＳＩの開発・デバッグにあ
たっては、専用のエミュレーションチップをシステム実
装用チップとは別個に開発して対応している。すなわ
ち、エミュレーションチップとは、内部にＣＰＵを含ま
ず、ＣＰＵとの間で授受されるチップ内部の信号は、端
子信号として取出し、外付けのＣＰＵと接続する。同様
にＲＯＭ（リードオンリメモリ）を内蔵するＬＳＩの場
合には、エミュレーションチップにおいてはＲＯＭを内
蔵せず、ＲＯＭとの間で授受される信号を端子信号とし
て取出し、外付けのＲＯＭと接続する。
たっては、専用のエミュレーションチップをシステム実
装用チップとは別個に開発して対応している。すなわ
ち、エミュレーションチップとは、内部にＣＰＵを含ま
ず、ＣＰＵとの間で授受されるチップ内部の信号は、端
子信号として取出し、外付けのＣＰＵと接続する。同様
にＲＯＭ（リードオンリメモリ）を内蔵するＬＳＩの場
合には、エミュレーションチップにおいてはＲＯＭを内
蔵せず、ＲＯＭとの間で授受される信号を端子信号とし
て取出し、外付けのＲＯＭと接続する。
【０００５】
【発明が解決しようとする課題】上述の開発・デバッグ
専用のエミュレーションチップを使用する場合、実装用
チップとは別個にエミュレーションチップ自身の開発が
必要である。そのため、エミュレーションチップの開発
に要する負担や、エミュレーションチップの開発と実装
用チップの開発とのタイムラグ（ずれ）が、開発目標で
あるシステム全体の開発に及ぼす影響を考慮すると、特
に短納期、小量多品種、特定ユーザ向け、特定用途を特
徴とするＡＳＩＣ（特定用途向け集積回路装置）では、
負担とリスクとが大きいという問題がある。
専用のエミュレーションチップを使用する場合、実装用
チップとは別個にエミュレーションチップ自身の開発が
必要である。そのため、エミュレーションチップの開発
に要する負担や、エミュレーションチップの開発と実装
用チップの開発とのタイムラグ（ずれ）が、開発目標で
あるシステム全体の開発に及ぼす影響を考慮すると、特
に短納期、小量多品種、特定ユーザ向け、特定用途を特
徴とするＡＳＩＣ（特定用途向け集積回路装置）では、
負担とリスクとが大きいという問題がある。
【０００６】本発明の目的は、開発・デバッグ専用のエ
ミュレーションチップを開発することなく、単一のチッ
プで実装用チップ機能とエミュレーションチップ機能と
を実現することができる集積回路装置を提供することで
ある。
ミュレーションチップを開発することなく、単一のチッ
プで実装用チップ機能とエミュレーションチップ機能と
を実現することができる集積回路装置を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明は、それぞれ異な
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置してなり、各回路ブロック毎に接続される端
子を有する集積回路装置において、複数の動作モード設
定用端子であって、各動作モード設定用端子には、複数
種類の動作モード指示信号が与えられ、各動作モード指
示信号は、複数の動作モード設定用端子に同時に与えら
れる２値信号の組合せによって構成される動作モード設
定用端子と、複数の論理ゲートを有し、動作モード設定
用端子から動作モード指示信号が与えられ、各回路ブロ
ックをそれぞれ単独で動作状態に設定するための動作モ
ード設定信号を個別的に導出する複数のラインを有する
動作モード設定回路と、複数の論理ゲートを有し、前記
各ラインからの動作モード設定信号と回路ブロックの内
部信号とが与えられ、動作モード設定信号によって動作
される回路ブロックの内部信号を導出する切換え回路
と、切換え回路から出力される内部信号が入力され、動
作モード設定信号を受信して、その受信した予め定める
動作モード設定信号によって動作状態に設定される回路
ブロックからの入力された内部信号を、その受信された
動作モード設定信号によっては動作していない他の回路
ブロックに対応する接続端子に導出し、受信した予め定
める他の動作モード設定信号によって動作状態に設定さ
れる回路ブロックからの入力された内部信号を、動作状
態に設定される回路ブロックに対応する接続端子に導出
するバッファとを含むことを特徴とする集積回路装置で
ある。
る機能を有する複数の独立した回路ブロックを同一チッ
プ上に配置してなり、各回路ブロック毎に接続される端
子を有する集積回路装置において、複数の動作モード設
定用端子であって、各動作モード設定用端子には、複数
種類の動作モード指示信号が与えられ、各動作モード指
示信号は、複数の動作モード設定用端子に同時に与えら
れる２値信号の組合せによって構成される動作モード設
定用端子と、複数の論理ゲートを有し、動作モード設定
用端子から動作モード指示信号が与えられ、各回路ブロ
ックをそれぞれ単独で動作状態に設定するための動作モ
ード設定信号を個別的に導出する複数のラインを有する
動作モード設定回路と、複数の論理ゲートを有し、前記
各ラインからの動作モード設定信号と回路ブロックの内
部信号とが与えられ、動作モード設定信号によって動作
される回路ブロックの内部信号を導出する切換え回路
と、切換え回路から出力される内部信号が入力され、動
作モード設定信号を受信して、その受信した予め定める
動作モード設定信号によって動作状態に設定される回路
ブロックからの入力された内部信号を、その受信された
動作モード設定信号によっては動作していない他の回路
ブロックに対応する接続端子に導出し、受信した予め定
める他の動作モード設定信号によって動作状態に設定さ
れる回路ブロックからの入力された内部信号を、動作状
態に設定される回路ブロックに対応する接続端子に導出
するバッファとを含むことを特徴とする集積回路装置で
ある。
【０００８】
【作用】本発明に従えば、動作モード設定用端子Ｄ１，
Ｄ２に外部から動作モード指示信号が与えられると、動
作モード設定回路６は、回路ブロックをそれぞれ単独で
動作状態に設定するための動作モード設定信号ＲＥＡ
Ｌ，ＣＰＵＭ，ＰＥＲＩ，ＵＳＲＭを個別的に各ライン
に、後述の図３に明らかなように、導出する。動作モー
ド設定用端子Ｄ１，Ｄ２には、後述の表１に示されるよ
うに、同時に与えられる２値信号の組合せによって構成
される各動作モード指示信号が与えられる。切換え回路
１８は、複数の論理ゲートを有し、前記各ラインからの
動作モード設定信号ＲＥＡＬ，ＣＰＵＭ，ＵＳＲＭと、
回路ブロックの内部信号ＳＡ，ＳＣとが与えられ、動作
モード設定信号ＣＰＵＭによって動作される回路ブロッ
クの内部信号ＳＡ，ＳＣを導出する。バッファ２７に
は、切換え回路１８から出力される内部信号ＳＡ，ＳＣ
が入力される。このバッファ２７は、動作モード設定信
号ＣＰＵＭ，ＲＥＡＬ，ＵＳＲＭを受信して、その受信
した予め定める動作モード設定信号ＣＰＵＭによって動
作状態に設定される回路ブロック３からの内部信号ＳＡ
を、その受信された動作モード設定信号ＣＰＵＭによっ
ては動作していない他の回路ブロック５に対応する接続
端子３０（Ｕ１）に導出する。さらにバッファ２７はま
た、受信した予め定める他の動作モード設定信号ＲＥＡ
Ｌ，ＵＳＲＭによって動作状態に設定される回路ブロッ
ク５からの内部信号ＳＣを、動作状態に設定される回路
ブロック５に対応する接続端子３０（Ｕ１）に導出す
る。こうして外部のデバッグ装置との間で授受する必要
のある信号を予め定める回路ブロックの端子を介して授
受させる。
Ｄ２に外部から動作モード指示信号が与えられると、動
作モード設定回路６は、回路ブロックをそれぞれ単独で
動作状態に設定するための動作モード設定信号ＲＥＡ
Ｌ，ＣＰＵＭ，ＰＥＲＩ，ＵＳＲＭを個別的に各ライン
に、後述の図３に明らかなように、導出する。動作モー
ド設定用端子Ｄ１，Ｄ２には、後述の表１に示されるよ
うに、同時に与えられる２値信号の組合せによって構成
される各動作モード指示信号が与えられる。切換え回路
１８は、複数の論理ゲートを有し、前記各ラインからの
動作モード設定信号ＲＥＡＬ，ＣＰＵＭ，ＵＳＲＭと、
回路ブロックの内部信号ＳＡ，ＳＣとが与えられ、動作
モード設定信号ＣＰＵＭによって動作される回路ブロッ
クの内部信号ＳＡ，ＳＣを導出する。バッファ２７に
は、切換え回路１８から出力される内部信号ＳＡ，ＳＣ
が入力される。このバッファ２７は、動作モード設定信
号ＣＰＵＭ，ＲＥＡＬ，ＵＳＲＭを受信して、その受信
した予め定める動作モード設定信号ＣＰＵＭによって動
作状態に設定される回路ブロック３からの内部信号ＳＡ
を、その受信された動作モード設定信号ＣＰＵＭによっ
ては動作していない他の回路ブロック５に対応する接続
端子３０（Ｕ１）に導出する。さらにバッファ２７はま
た、受信した予め定める他の動作モード設定信号ＲＥＡ
Ｌ，ＵＳＲＭによって動作状態に設定される回路ブロッ
ク５からの内部信号ＳＣを、動作状態に設定される回路
ブロック５に対応する接続端子３０（Ｕ１）に導出す
る。こうして外部のデバッグ装置との間で授受する必要
のある信号を予め定める回路ブロックの端子を介して授
受させる。
【０００９】これによって、集積回路装置を構成する複
数の回路ブロックはそれぞれ単独で動作状態に設定さ
れ、各回路ブロックに対するエミュレーションを容易に
行うことができる。また外部との間で授受される信号
は、予め定める回路ブロックの端子を介して授受させる
ことができるので、エミュレーションのために新たな端
子を設ける必要はない。
数の回路ブロックはそれぞれ単独で動作状態に設定さ
れ、各回路ブロックに対するエミュレーションを容易に
行うことができる。また外部との間で授受される信号
は、予め定める回路ブロックの端子を介して授受させる
ことができるので、エミュレーションのために新たな端
子を設ける必要はない。
【００１０】
【実施例】図１は、本発明の一実施例である集積回路１
の基本的構成を示す回路図である。集積回路１は、シリ
コンウエハなどの基板（チップ）２上に、複数の回路ブ
ロックを集積配置して構成される。
の基本的構成を示す回路図である。集積回路１は、シリ
コンウエハなどの基板（チップ）２上に、複数の回路ブ
ロックを集積配置して構成される。
【００１１】本実施例では、複数の回路ブロックとし
て、ＣＰＵ（Central ProcessingUnit；中央演算処理装
置）ブロック３と、ＣＰＵ周辺機能ブロック４と、ユー
ザ設計回路ブロック５とが配置されている。また、これ
らの回路ブロック３，４，５以外に、後述するエミュレ
ーション機能を実現するための動作モード設定回路６と
分離回路７とが配置される。
て、ＣＰＵ（Central ProcessingUnit；中央演算処理装
置）ブロック３と、ＣＰＵ周辺機能ブロック４と、ユー
ザ設計回路ブロック５とが配置されている。また、これ
らの回路ブロック３，４，５以外に、後述するエミュレ
ーション機能を実現するための動作モード設定回路６と
分離回路７とが配置される。
【００１２】ＣＰＵブロック３には、出力端子Ｃ１と、
入力端子Ｃ２と、入出力端子Ｃ３とが接続される。ＣＰ
Ｕ周辺機能ブロック４は、ＤＭＡ（Direct Memory Acce
sscontroler）８と、ＣＴＣ（Counter Timer Controle
r）９と、ＩＮＴＣ（Interrupt Controler）１０と、そ
の他のコントローラとで構成され、出力端子Ｐ１と、入
力端子Ｐ２と、入出力端子Ｐ３とが接続される。またユ
ーザ設計回路ブロック５は、ユーザが独自に設計するラ
ンダムロジック回路部分であり、出力端子Ｕ１と、入力
端子Ｕ２と、入出力端子Ｕ３とが接続される。
入力端子Ｃ２と、入出力端子Ｃ３とが接続される。ＣＰ
Ｕ周辺機能ブロック４は、ＤＭＡ（Direct Memory Acce
sscontroler）８と、ＣＴＣ（Counter Timer Controle
r）９と、ＩＮＴＣ（Interrupt Controler）１０と、そ
の他のコントローラとで構成され、出力端子Ｐ１と、入
力端子Ｐ２と、入出力端子Ｐ３とが接続される。またユ
ーザ設計回路ブロック５は、ユーザが独自に設計するラ
ンダムロジック回路部分であり、出力端子Ｕ１と、入力
端子Ｕ２と、入出力端子Ｕ３とが接続される。
【００１３】動作モード設定回路６には、外部から与え
られる動作モード指示信号が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。この端子Ｄ１，Ｄ２に
与えられる動作モード指示信号の態様によって、集積回
路１ではエミュレーション機能を実現することができ
る。
られる動作モード指示信号が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。この端子Ｄ１，Ｄ２に
与えられる動作モード指示信号の態様によって、集積回
路１ではエミュレーション機能を実現することができ
る。
【００１４】すなわち図２に示すように、基板（ボー
ド）３８上で集積回路１内部の各回路ブロックを分離・
分割した動作モードに設定した集積回路１を装着し、各
集積回路１間を図１に示す各ブロック間の接続と同等に
配線すれば、集積回路１の各ブロックを分離・分割しな
い、すなわち集積回路１をターゲットシステムに実装し
たときのモード（実装モード）を実現（エミュレーショ
ン）することができる。ただし、ＩＣＥで使用できるＣ
ＰＵソケット形状の制約から開発対象であるシステムの
開発・デバッグに、集積回路１が内蔵するＣＰＵブロッ
ク３を直接利用することはなく、後述するＣＰＵブロッ
ク３のみを動作モードに設定するＣＰＵモードは、便宜
的なものとする。
ド）３８上で集積回路１内部の各回路ブロックを分離・
分割した動作モードに設定した集積回路１を装着し、各
集積回路１間を図１に示す各ブロック間の接続と同等に
配線すれば、集積回路１の各ブロックを分離・分割しな
い、すなわち集積回路１をターゲットシステムに実装し
たときのモード（実装モード）を実現（エミュレーショ
ン）することができる。ただし、ＩＣＥで使用できるＣ
ＰＵソケット形状の制約から開発対象であるシステムの
開発・デバッグに、集積回路１が内蔵するＣＰＵブロッ
ク３を直接利用することはなく、後述するＣＰＵブロッ
ク３のみを動作モードに設定するＣＰＵモードは、便宜
的なものとする。
【００１５】図３は、動作モード設定回路６の構成を示
す回路図である。動作モード設定回路６は、ＮＯＲ（論
理和否定）回路１１，１２，１３，１４と、ＮＯＴ（反
転）回路１５，１６とで構成される。また動作モード設
定回路６には、デバッグ装置１７から動作モード指示信
号ＭＯＤＥ０，ＭＯＤＥ１が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。
す回路図である。動作モード設定回路６は、ＮＯＲ（論
理和否定）回路１１，１２，１３，１４と、ＮＯＴ（反
転）回路１５，１６とで構成される。また動作モード設
定回路６には、デバッグ装置１７から動作モード指示信
号ＭＯＤＥ０，ＭＯＤＥ１が与えられる動作モード設定
用端子Ｄ１，Ｄ２が接続される。
【００１６】ＮＯＲ回路１１は、動作モード指示信号Ｍ
ＯＤＥ０が一方入力とされ、動作モード指示信号ＭＯＤ
Ｅ１が他方入力とされ、出力は動作モード設定信号ＲＥ
ＡＬとされる。動作モード設定信号ＲＥＡＬは、実装仕
様モード時にアクティブ（ハイレベル）とされる信号で
ある。
ＯＤＥ０が一方入力とされ、動作モード指示信号ＭＯＤ
Ｅ１が他方入力とされ、出力は動作モード設定信号ＲＥ
ＡＬとされる。動作モード設定信号ＲＥＡＬは、実装仕
様モード時にアクティブ（ハイレベル）とされる信号で
ある。
【００１７】ＮＯＲ回路１２は、ＮＯＴ回路１５からの
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、動作モード指示信号ＭＯＤＥ１が
他方入力とされ、出力は動作モード設定信号ＣＰＵＭと
される。動作モード設定信号ＣＰＵＭは、ＣＰＵモード
時にアクティブ（ハイレベル）とされる信号である。
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、動作モード指示信号ＭＯＤＥ１が
他方入力とされ、出力は動作モード設定信号ＣＰＵＭと
される。動作モード設定信号ＣＰＵＭは、ＣＰＵモード
時にアクティブ（ハイレベル）とされる信号である。
【００１８】ＮＯＲ回路１３は、動作モード指示信号Ｍ
ＯＤＥ０が一方入力とされ、ＮＯＴ回路１６からの出
力、すなわち動作モード指示信号ＭＯＤＥ１の反転信号
が他方入力とされ、出力は動作モード設定信号ＰＥＲＩ
とされる。動作モード設定信号ＰＥＲＩは、ＣＰＵ周辺
機能ブロックモード時にアクティブ（ハイレベル）とさ
れる信号である。
ＯＤＥ０が一方入力とされ、ＮＯＴ回路１６からの出
力、すなわち動作モード指示信号ＭＯＤＥ１の反転信号
が他方入力とされ、出力は動作モード設定信号ＰＥＲＩ
とされる。動作モード設定信号ＰＥＲＩは、ＣＰＵ周辺
機能ブロックモード時にアクティブ（ハイレベル）とさ
れる信号である。
【００１９】ＮＯＲ回路１４は、ＮＯＴ回路１５からの
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、ＮＯＴ回路１６からの出力、すな
わち動作モード指示信号ＭＯＤＥ１の反転信号が他方入
力とされ、出力は動作モード設定信号ＵＳＲＭとされ
る。動作モード設定信号ＵＳＲＭは、ユーザ設計回路ブ
ロックモード時にアクティブ（ハイレベル）とされる信
号である。
出力、すなわち動作モード指示信号ＭＯＤＥ０の反転信
号が一方入力とされ、ＮＯＴ回路１６からの出力、すな
わち動作モード指示信号ＭＯＤＥ１の反転信号が他方入
力とされ、出力は動作モード設定信号ＵＳＲＭとされ
る。動作モード設定信号ＵＳＲＭは、ユーザ設計回路ブ
ロックモード時にアクティブ（ハイレベル）とされる信
号である。
【００２０】下記の表１に、動作モード指示信号ＭＯＤ
Ｅ０，ＭＯＤＥ１と、動作モード設定信号ＲＥＡＬ，Ｃ
ＰＵＭ，ＰＥＲＩ，ＵＳＲＭとの対応関係が示されてい
る。
Ｅ０，ＭＯＤＥ１と、動作モード設定信号ＲＥＡＬ，Ｃ
ＰＵＭ，ＰＥＲＩ，ＵＳＲＭとの対応関係が示されてい
る。
【００２１】
【表１】
【００２２】図４は、分離回路７の構成を示す回路図で
ある。分離回路７は、第１切換回路１８と、第２切換回
路１９と、バッファ回路２０とを含んで構成される。
ある。分離回路７は、第１切換回路１８と、第２切換回
路１９と、バッファ回路２０とを含んで構成される。
【００２３】第１切換回路１８は、ＡＮＤ（論理積）回
路２１，２２と、ＯＲ（論理和）回路２３とで構成され
る。ＡＮＤ回路２１は、動作モード設定信号ＲＥＡＬが
一方入力とされ、ＣＰＵブロック３からの内部信号ＳＡ
が他方入力とされ、出力はＯＲ回路２３の一方入力とさ
れる。ＡＮＤ回路２２は、ユーザ設計回路ブロック５か
らの内部信号ＳＣが一方入力とされ、動作モード設定信
号ＲＥＡＬ，ＵＳＲＭが他方入力とされ、出力はＯＲ回
路２３の他方入力とされる。ＯＲ回路２３の出力は、バ
ッファ回路２０に与えられる。
路２１，２２と、ＯＲ（論理和）回路２３とで構成され
る。ＡＮＤ回路２１は、動作モード設定信号ＲＥＡＬが
一方入力とされ、ＣＰＵブロック３からの内部信号ＳＡ
が他方入力とされ、出力はＯＲ回路２３の一方入力とさ
れる。ＡＮＤ回路２２は、ユーザ設計回路ブロック５か
らの内部信号ＳＣが一方入力とされ、動作モード設定信
号ＲＥＡＬ，ＵＳＲＭが他方入力とされ、出力はＯＲ回
路２３の他方入力とされる。ＯＲ回路２３の出力は、バ
ッファ回路２０に与えられる。
【００２４】第２切換回路１９は、ＡＮＤ回路２４，２
５と、ＯＲ回路２６とで構成される。ＡＮＤ回路２４
は、動作モード設定信号ＰＥＲＩが一方入力とされ、バ
ッファ回路２０からの出力が他方入力とされ、出力はＯ
Ｒ回路２６の一方入力とされる。ＡＮＤ回路２５は、Ｃ
ＰＵブロック３からの内部信号ＳＡが一方入力とされ、
動作モード設定信号ＲＥＡＬが他方入力とされ、出力は
ＯＲ回路２６の他方入力とされる。ＯＲ回路２６の出力
は、ＣＰＵ周辺機能ブロック４に与えられる内部信号Ｓ
Ｂとされる。
５と、ＯＲ回路２６とで構成される。ＡＮＤ回路２４
は、動作モード設定信号ＰＥＲＩが一方入力とされ、バ
ッファ回路２０からの出力が他方入力とされ、出力はＯ
Ｒ回路２６の一方入力とされる。ＡＮＤ回路２５は、Ｃ
ＰＵブロック３からの内部信号ＳＡが一方入力とされ、
動作モード設定信号ＲＥＡＬが他方入力とされ、出力は
ＯＲ回路２６の他方入力とされる。ＯＲ回路２６の出力
は、ＣＰＵ周辺機能ブロック４に与えられる内部信号Ｓ
Ｂとされる。
【００２５】バッファ回路２０は、出力バッファ２７と
入力バッファ２８とで構成される。出力バッファ２７
は、第１切換回路１８からの出力を出力バッファ制御信
号ＯＣとして動作モード設定信号ＣＰＵＭを用いて、入
出力端子３０に出力／遮断する。すなわち、ハイレベル
の制御信号が与えられると入力信号を端子３０に出力
し、ローレベルの信号が与えられると入力される信号を
端子３０に出力しない。
入力バッファ２８とで構成される。出力バッファ２７
は、第１切換回路１８からの出力を出力バッファ制御信
号ＯＣとして動作モード設定信号ＣＰＵＭを用いて、入
出力端子３０に出力／遮断する。すなわち、ハイレベル
の制御信号が与えられると入力信号を端子３０に出力
し、ローレベルの信号が与えられると入力される信号を
端子３０に出力しない。
【００２６】入力バッファ２８は、端子３０からの信号
を、入力バッファ制御信号ＩＣとしてモード設定信号Ｐ
ＥＲＩを用いて、出力／遮断する。すなわち入力バッフ
ァ制御信号ＩＣがハイレベルのときは端子３０から与え
られる信号を出力し、ローレベルの入力バッファ制御信
号ＩＣが与えられたときは入力される信号を出力しな
い。
を、入力バッファ制御信号ＩＣとしてモード設定信号Ｐ
ＥＲＩを用いて、出力／遮断する。すなわち入力バッフ
ァ制御信号ＩＣがハイレベルのときは端子３０から与え
られる信号を出力し、ローレベルの入力バッファ制御信
号ＩＣが与えられたときは入力される信号を出力しな
い。
【００２７】図１〜図４を参照して、集積回路１におけ
る各動作モードを実現するための手順を説明する。
る各動作モードを実現するための手順を説明する。
【００２８】各回路ブロックにおける専有端子の扱い 各回路ブロック３，４，５がその端子を専有し、動作モ
ード設定による端子のマルチプレクスに使用されない端
子は回路的に特に考慮されない。たとえば、ＣＰＵモー
ドにおいてＣＰＵ周辺機能ブロック４の出力端子Ｐ１は
オープン状態とされ、入力端子Ｐ２はハイレベルまたは
ローレベルの一方レベルに固定され、入出力端子Ｐ３は
動作モード設定時の入出力状態に従ってオープン状態ま
たはハイレベルおよびローレベルのうちいずれか一方の
レベルに設定すればよい。
ード設定による端子のマルチプレクスに使用されない端
子は回路的に特に考慮されない。たとえば、ＣＰＵモー
ドにおいてＣＰＵ周辺機能ブロック４の出力端子Ｐ１は
オープン状態とされ、入力端子Ｐ２はハイレベルまたは
ローレベルの一方レベルに固定され、入出力端子Ｐ３は
動作モード設定時の入出力状態に従ってオープン状態ま
たはハイレベルおよびローレベルのうちいずれか一方の
レベルに設定すればよい。
【００２９】各回路ブロック共有のバスの扱い 各回路ブロック３，４，５で共有されるバスは、バスマ
スタをバス開放状態に設定することによって、機能上分
離することができる。たとえば、ＣＰＵブロック３のア
ドレス、データバス、メモリやＩ／Ｏ（入出力）の制御
信号などは、ＣＰＵブロック３に対してバス要求信号を
アクティブにし、バスを開放させることによってＣＰＵ
周辺機能ブロックモードやユーザ設計回路ブロックモー
ドにおいても使用することが可能となる。
スタをバス開放状態に設定することによって、機能上分
離することができる。たとえば、ＣＰＵブロック３のア
ドレス、データバス、メモリやＩ／Ｏ（入出力）の制御
信号などは、ＣＰＵブロック３に対してバス要求信号を
アクティブにし、バスを開放させることによってＣＰＵ
周辺機能ブロックモードやユーザ設計回路ブロックモー
ドにおいても使用することが可能となる。
【００３０】内部接続信号の分離およびマルチプレク
ス 図１に示す内部ＣＰＵ信号ＳＡと内部周辺機能ブロック
信号ＳＢとの間の接続のように、実装仕様ではチップ内
部で閉じており、直接外部端子に出力されない信号は、
図４に示す分離回路７を用いて分離およびマルチプレク
スすることができる。図４に示す分離回路７は、信号Ｓ
Ａ，ＳＢを分離し、ＣＰＵモード時ではＳＡをユーザ設
計回路ブロック信号ＳＣの出力端子Ｕ１にマルチプレク
スする。
ス 図１に示す内部ＣＰＵ信号ＳＡと内部周辺機能ブロック
信号ＳＢとの間の接続のように、実装仕様ではチップ内
部で閉じており、直接外部端子に出力されない信号は、
図４に示す分離回路７を用いて分離およびマルチプレク
スすることができる。図４に示す分離回路７は、信号Ｓ
Ａ，ＳＢを分離し、ＣＰＵモード時ではＳＡをユーザ設
計回路ブロック信号ＳＣの出力端子Ｕ１にマルチプレク
スする。
【００３１】図５は、分離回路７の動作を示すタイミン
グチャートである。動作モード設定信号ＲＥＡＬのみが
アクティブとされる実装仕様モードでは、内部信号ＳＣ
は第１切換回路１８を介して端子３０（出力端子Ｕ１）
に出力され、内部信号ＳＡ，ＳＢは第２切換回路１９を
介して相互に接続され、集積回路１の実装時の仕様を満
たす。
グチャートである。動作モード設定信号ＲＥＡＬのみが
アクティブとされる実装仕様モードでは、内部信号ＳＣ
は第１切換回路１８を介して端子３０（出力端子Ｕ１）
に出力され、内部信号ＳＡ，ＳＢは第２切換回路１９を
介して相互に接続され、集積回路１の実装時の仕様を満
たす。
【００３２】動作モード設定信号ＣＰＵＭのみがアクテ
ィブとされるＣＰＵモードでは、第２切換回路１９によ
って内部信号ＳＡ，ＳＢの接続は分離され、第１切換回
路１８によって内部信号ＳＡが端子３０に出力される。
ィブとされるＣＰＵモードでは、第２切換回路１９によ
って内部信号ＳＡ，ＳＢの接続は分離され、第１切換回
路１８によって内部信号ＳＡが端子３０に出力される。
【００３３】動作モード設定信号ＰＥＲＩのみがアクテ
ィブとされるＣＰＵ周辺機能ブロックモードでは、第２
切換回路１９によって内部信号ＳＡ，ＳＢの接続は分離
され、出力バッファ制御信号ＯＣである動作モード設定
信号ＣＰＵＭによって端子３０は入力状態となり、内部
信号ＳＢは端子３０から入力される。
ィブとされるＣＰＵ周辺機能ブロックモードでは、第２
切換回路１９によって内部信号ＳＡ，ＳＢの接続は分離
され、出力バッファ制御信号ＯＣである動作モード設定
信号ＣＰＵＭによって端子３０は入力状態となり、内部
信号ＳＢは端子３０から入力される。
【００３４】動作モード設定信号ＵＳＲＭのみがアクテ
ィブとされるユーザ設計回路ブロックモードでは、前述
の実装仕様モード時と同様に、第１切換回路１８を介し
て内部信号ＳＣが端子３０を介して出力される。
ィブとされるユーザ設計回路ブロックモードでは、前述
の実装仕様モード時と同様に、第１切換回路１８を介し
て内部信号ＳＣが端子３０を介して出力される。
【００３５】以上のように本実施例によれば、開発対象
であるシステムの開発に必要な各回路ブロックのエミュ
レーションモードを実装仕様と同一チップ上で実現する
ことができる。これによって、特にＡＳＩＣで要求され
る短納期とシステム開発に伴うリスクを回避することが
できる。
であるシステムの開発に必要な各回路ブロックのエミュ
レーションモードを実装仕様と同一チップ上で実現する
ことができる。これによって、特にＡＳＩＣで要求され
る短納期とシステム開発に伴うリスクを回避することが
できる。
【００３６】
【発明の効果】以上のように本発明によれば、集積回路
装置を構成する複数の回路ブロックはそれぞれ単独で動
作状態に設定され、各回路ブロックに対するエミュレー
ションを容易に行うことができる。また外部との間で授
受される信号は、指定された回路ブロックの端子を介し
て授受させることができるので、エミュレーションのた
めに新たな端子を設ける必要はない。したがって、実装
用チップであっても、該チップにおいてエミュレーショ
ン機能を実行することができ、専用のエミュレーション
チップの開発のための負担、費用、時間を削減すること
ができる。このことは、短納期、小量多品種、特定ユー
ザ向け、特定用途を特徴とするＡＳＩＣにおいて特に有
効である。さらに本発明によれば、動作モード設定回路
６は、複数の動作モード設定端子Ｄ１，Ｄ２に与えられ
る動作モード指示信号によって、動作モード設定信号Ｒ
ＥＡＬ，ＣＰＵＭ，ＰＥＲＩ，ＵＳＲＭを、複数のライ
ンに個別的に導出し、各回路ブロックをそれぞれ単独で
動作状態に設定する。切換え回路１８には、前記各ライ
ンからの動作モード設定信号ＲＥＡＬ，ＣＰＵＭ，ＵＳ
ＲＭと回路ブロックの内部信号ＳＡ，ＳＣとが与えら
れ、動作モード設定信号ＣＰＵＭによって動作される回
路ブロック３，５の内部信号ＳＡ，ＳＣを導出する。こ
れによってバッファ２７には、切換え回路１８から出力
される内部信号ＳＡ，ＳＣが入力され、受信した予め定
める動作モード設定信号ＣＰＵＭによって動作状態に設
定される回路ブロック３からの内部信号ＳＡを、動作し
ていない他の回路ブロック５に対応する接続端子３０に
導出し、これによってその内部信号ＳＡのエミュレーシ
ョン機能を、端子数を増やすことなく、実行することが
できる。しかも受信した予め定める他の動作モード設定
信号ＲＥＡＬ，ＵＳＲＭによって動作状態に設定される
回路ブロック５からの内部信号ＳＣは、その回路ブロッ
ク５に対応する接続端子３０（Ｕ１）に導出して、その
動作状態に設定される回路ブロック５のエミュレーショ
ン機能の実行をすることができる。
装置を構成する複数の回路ブロックはそれぞれ単独で動
作状態に設定され、各回路ブロックに対するエミュレー
ションを容易に行うことができる。また外部との間で授
受される信号は、指定された回路ブロックの端子を介し
て授受させることができるので、エミュレーションのた
めに新たな端子を設ける必要はない。したがって、実装
用チップであっても、該チップにおいてエミュレーショ
ン機能を実行することができ、専用のエミュレーション
チップの開発のための負担、費用、時間を削減すること
ができる。このことは、短納期、小量多品種、特定ユー
ザ向け、特定用途を特徴とするＡＳＩＣにおいて特に有
効である。さらに本発明によれば、動作モード設定回路
６は、複数の動作モード設定端子Ｄ１，Ｄ２に与えられ
る動作モード指示信号によって、動作モード設定信号Ｒ
ＥＡＬ，ＣＰＵＭ，ＰＥＲＩ，ＵＳＲＭを、複数のライ
ンに個別的に導出し、各回路ブロックをそれぞれ単独で
動作状態に設定する。切換え回路１８には、前記各ライ
ンからの動作モード設定信号ＲＥＡＬ，ＣＰＵＭ，ＵＳ
ＲＭと回路ブロックの内部信号ＳＡ，ＳＣとが与えら
れ、動作モード設定信号ＣＰＵＭによって動作される回
路ブロック３，５の内部信号ＳＡ，ＳＣを導出する。こ
れによってバッファ２７には、切換え回路１８から出力
される内部信号ＳＡ，ＳＣが入力され、受信した予め定
める動作モード設定信号ＣＰＵＭによって動作状態に設
定される回路ブロック３からの内部信号ＳＡを、動作し
ていない他の回路ブロック５に対応する接続端子３０に
導出し、これによってその内部信号ＳＡのエミュレーシ
ョン機能を、端子数を増やすことなく、実行することが
できる。しかも受信した予め定める他の動作モード設定
信号ＲＥＡＬ，ＵＳＲＭによって動作状態に設定される
回路ブロック５からの内部信号ＳＣは、その回路ブロッ
ク５に対応する接続端子３０（Ｕ１）に導出して、その
動作状態に設定される回路ブロック５のエミュレーショ
ン機能の実行をすることができる。
【図１】本発明の一実施例である集積回路１の基本的構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の基本的動作を説明するための図であ
る。
る。
【図３】動作モード設定回路６の構成を示す回路図であ
る。
る。
【図４】分離回路７の構成を示す回路図である。
【図５】分離回路７の動作を示すタイミングチャートで
ある。
ある。
１ 集積回路 ２ 基板 ３ ＣＰＵブロック ４ ＣＰＵ周辺機能ブロック ５ ユーザ設計回路ブロック ６ 動作モード設定回路 ７ 分離回路 Ｄ１，Ｄ２ 動作モード設定用端子
Claims (1)
- 【請求項１】 それぞれ異なる機能を有する複数の独立
した回路ブロックを同一チップ上に配置してなり、各回
路ブロック毎に接続される端子を有する集積回路装置に
おいて、 複数の動作モード設定用端子であって、各動作モード設
定用端子には、複数種類の動作モード指示信号が与えら
れ、各動作モード指示信号は、複数の動作モード設定用
端子に同時に与えられる２値信号の組合せによって構成
される動作モード設定用端子と、 複数の論理ゲートを有し、動作モード設定用端子から動
作モード指示信号が与えられ、各回路ブロックをそれぞ
れ単独で動作状態に設定するための動作モード設定信号
を個別的に導出する複数のラインを有する動作モード設
定回路と、 複数の論理ゲートを有し、前記各ラインからの動作モー
ド設定信号と回路ブロックの内部信号とが与えられ、動
作モード設定信号によって動作される回路ブロックの内
部信号を導出する切換え回路と、 切換え回路から出力される内部信号が入力され、動作モ
ード設定信号を受信して、その受信した予め定める動作
モード設定信号によって動作状態に設定される回路ブロ
ックからの入力された内部信号を、その受信された動作
モード設定信号によっては動作していない他の回路ブロ
ックに対応する接続端子に導出し、受信した予め定める
他の動作モード設定信号によって動作状態に設定される
回路ブロックからの入力された内部信号を、動作状態に
設定される回路ブロックに対応する接続端子に導出する
バッファとを含むことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067158A JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067158A JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302464A JPH04302464A (ja) | 1992-10-26 |
| JP2656394B2 true JP2656394B2 (ja) | 1997-09-24 |
Family
ID=13336811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067158A Expired - Fee Related JP2656394B2 (ja) | 1991-03-29 | 1991-03-29 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656394B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1070243A (ja) * | 1996-05-30 | 1998-03-10 | Toshiba Corp | 半導体集積回路装置およびその検査方法およびその検査装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385378A (ja) * | 1986-09-30 | 1988-04-15 | Toshiba Corp | 集積回路 |
| JP2582295B2 (ja) * | 1989-07-04 | 1997-02-19 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0346350A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-03-29 JP JP3067158A patent/JP2656394B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04302464A (ja) | 1992-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080530 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |