JP2582295B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロ
コンピュータコアを用いたASIC（特定用途向け集積回
路）に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に
伴ない、マイクロコンピュータを含むLSIを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなLSIを短時間にかつ確実に開発することが要求さ
れる。

マイクロコンピュータをコア（核）にするASICの開発
手法として、第20図に示すような技術の例がある。この
技術では、CPU（中央演算処理装置）コア201、ROM（リ
ードオンリメモリ）202、RAM（ランダムアクセスメモ
リ）203、I/F回路（インターフェイス回路）204、タイ
マ205、I/Oポート（入出力ポート）206およびバス207を
含む１チップマイクロコンピュータ208内に、ユーザの
システムに特有なロジック回路209が組込まれ、１チッ
プ上にこれらが集積化される。第20図に示すように、ロ
ジック回路209は、マイクロコンピュータ208内のバス20
7に接続されている。

また、マイクロコンピュータをコアにするASIC（以
下、マイコンコアASICと呼ぶ）の他の開発手法として、
第21図に示すような技術の例がある。この技術では、マ
イクロコンピュータチップ301およびロジック回路チッ
プ302がチップ303上に配置され、これらを１チップ化す
るために必要な新たなパッド304が設けられる。そし
て、マイクロコンピュータチップ301上のパッド305、ロ
ジック回路302上のパッド306および新たに設けられたパ
ッド304間に配線が設けられてそれらが１チップ化され
る。

これらの技術によると、汎用のマイクロコンピュータ
とユーザに特有のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第20図に示される技術においては、１チップ
マイクロコンピュータ208内にロジック回路209を組込む
ために、レイアウトの変更および追加が必要となり、マ
イクロコンピュータチップ208の全体を改造することと
なる。そのため、チップの開発、総合的なタイミング検
証、テストプログラムの開発およびデバッグに時間がか
かることになる。また、チップの開発には、マイクロコ
ンピュータのパターン、回路構成、タイミング、テスト
方法などのすべてを熟知している技術者が必要となる。

また、マイクロコンピュータチップ用に既に開発され
ているテストプログラム、ソフトウェア開発・デバッグ
用ツール等を使用することができない。したがって、そ
れらのソフトウェア開発・デバッグ用ツール等を新たに
開発しなければならない。

一方、第21図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ301,302上にパッド305,306や入
出力回路307,308などが存在する。そのため、パッド、
ドライバ回路等が重複し、無駄が生じるとともに、チッ
プサイズが大きくなる。また、マイクロコンピュータチ
ップ301とロジック回路チップ302とを電気的に分離する
ことができないので、マイクロコンピュータチップ用ま
たはロジック回路チップ用に既に開発されているテスト
プログラム、ソフトウェア開発・デバッグ用ツール等を
使用することができない。したがって、それらのテスト
プログラム、ソフトウェア開発・デバッグ用ツール等を
新たに開発しなければならない。

この発明の目的は、マイコンコアASICを短時間に少な
い開発労力およびコストで実現することが可能な半導体
集積回路装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、１チップ上に
形成される半導体集積回路装置であって、中央演算処理
装置および記憶装置を含むマイクロコンピュータコア、
マイクロコンピュータコアにより制御され、特定用途の
仕様に従って設計された論理回路部、信号発生手段、パ
ッド、第１の選択手段、第２の選択手段、および出力ド
ライバを備える。

信号発生手段は、通常モード時にアクティブとなる第
１のモード設定信号、マイクロコンピュータコアのため
のテストモード時にアクティブとなる第２のモード設定
信号、および論理回路部のためのテストモード時にアク
ティブとなる第３のモード設定信号を発生する。パッド
は、マイクロコンピュータコアおよび論理回路部に対し
てデータを入力または出力するためのものである。第１
の選択手段は、第１のモード設定信号に応答してマイク
ロコンピュータコアからの制御信号または論理回路部か
らの制御信号を選択して出力し、第２のモード設定信号
に応答してマイクロコンピュータコアからの制御信号を
選択して出力し、第３のモード設定信号に応答して論理
回路部からの制御信号を選択して出力する。第２の選択
手段は、マイクロコンピュータコアからの出力データお
よび論理回路部からの出力データのうち１つを選択して
出力する。出力ドライバは、第１の選択手段からの制御
信号に応答して第２の選択手段からの出力データを前記
パッドに出力する。パッドは、出力ドライバの出力、マ
イクロコンピュータコアの入力および論理回路部の入力
に接続される。

［作用］ 通常の動作時には、信号発生手段により第１のモード
設定信号が発生される。この場合、マイクロコンピュー
タコアからの制御信号または論理回路部からの制御信号
が出力ドライバに与えられる。したがって、マイクロコ
ンピュータコアからの出力データはパッドを介して外部
に出力されるとともに、論理回路部に入力される。ま
た、論理回路部からの出力データはパッドを介して外部
に出力されるとともに、マイクロコンピュータコアに入
力される。

マイクロコンピュータコアのテスト時には、信号発生
手段により第２のモード設定信号が発生される。この場
合、マイクロコンピュータコアからの制御信号が出力ド
ライバに与えられる。したがって、マイクロコンピュー
タコアからの出力データはパッドを介して外部に出力さ
れる。また、外部からデータがパッドを介してマイクロ
コンピュータコアに入力される。一方、論理回路部のテ
スト時には、信号発生手段により第３のモード設定信号
が発生される。この場合、論理回路部からの制御信号が
出力ドライバに与えられる。したがって、論理回路部か
らの出力データはパッドを介して外部に出力される。ま
た、外部からデータがパッドを介して論理回路部に入力
される。

このように、マイクロコンピュータコアおよび論理回
路部を個々にテストすることができるので、汎用のマイ
クロコンピュータおよび論理回路のために既に開発され
ているテストプログラムおよびソフト開発・デバッグ用
ツールなどを使用することができる。

また、パッドや出力ドライバがマイクロコンピュータ
コアおよび論理回路部内に含まれていないので、従来例
に比べてチップサイズが小さくなる。さらに、マイクロ
コンピュータコアのレイアウトを変更および追加するこ
となく、論理回路部を仕様に合わせて設計することがで
きる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図はこの発明の一実施例による半導体集積回路装
置の概略構成を示す平面図である。半導体チップ１上に
マイクロコンピュータコア（またはマイクロコントロー
ルユニットコア；以下、マイコンコアと呼ぶ）２および
ランダムロジック回路３が設けられている。半導体チッ
プ１上の周縁部には共通共用端子回路４、選択共用端子
回路５、マイコンコア用の専用端子回路６およびランダ
ムロジック回路用の専用端子回路７が設けられている。
また、半導体チップ１上にモード設定信号発生回路８お
よびモード信号入力回路９が設けられている。

第２図に示すように、マイコンコア２は、CPUコア2
1、ROM22、RAM23、I/F回路24、タイマ25、I/Oポート26
およびバス27を含み、入出力ドライバ、パッドなどから
なる入出力回路を含まない。ランダムロジック回路３
は、種々のゲート、カウンタ、フリップフロップなどか
ら構成される論理回路であり、特定用途の仕様に従って
設計される。

次に、第３図を参照すると、共通共用端子回路４は、
通常はマイコンコア２およびランダムロジック回路３に
結合され、テスト時にはマイコンコア２またはランダム
ロジック回路３に選択的に結合される。選択共用端子回
路５は、通常はマイコンコア２およびランダムロジック
回路３のいずれか一方に固定的に結合され、テスト時に
はマイコンコア２またはランダムロジック回路３に選択
的に結合される。専用端子回路６はマイコンコア２のみ
に固定的に結合され、専用端子回路７はランダムロジッ
ク回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置
を通常モード、マイコンコア２のテストモード（以下、
MCUテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、R/Lテストモードと呼ぶ）
に設定するためのモード信号が与えられる。モード設定
信号発生回路８は、モード信号入力回路９の出力に応答
して、共通共用端子回路４および選択共用端子回路５に
モード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回
路５の構成を示すブロック図である。共通共用端子回路
４は、切換回路41および入出力回路42からなり、選択共
用端子回路５も同様に切換回路51および入出力回路52か
らなる。切換回路41は、信号線LMによりマイコンコア２
に接続されかつ信号線LRによりランダムロジック回路３
に接続されている。切換回路51も同様に、信号線LMによ
りマイコンコア２に接続されかつ信号線LRによりランダ
ムロジック回路３に接続されている。また、切換回路41
および切換回路51には、信号線LCを介してモード設定信
号発生回路８からモード設定信号が与えられる。

第5A図、第5B図および第5C図は共通共用端子回路４の
機能を説明するための模式図である。通常モードにおい
ては、第5A図に示すように、入出力回路42が切換回路41
によりマイコンコア２およびランダムロジック回路３に
結合される。MCUテストモードにおいては、第5B図に示
すように、入出力回路42が切換回路41によりマイコンコ
ア２に結合される。R/Lテストモードにおいては、第5C
図に示すように、入出力回路42が切換回路41によりラン
ダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための
模式図である。通常モードにおいては、第６図に示すよ
うに、入出力回路52が切換スイッチ51によりマイコンコ
ア２およびランダムロジック回路３のいずれか一方に固
定的に結合される。マイコンコア２およびランダムロジ
ック回路３のいずれに結合されるかは、その半導体集積
回路装置の仕様によって定められる。

MCUテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路52が切換回路51によりマイコ
ンコア２に結合される。R/Lテストモードにおいても、
共通共用端子回路４の場合と同様に、入出力回路52が切
換回路51によりランダムロジック回路３に結合される。

第７図はモード設定信号発生回路８およびモード信号
入力回路９の構成を示す図である。モード信号入力回路
９は、パッド91,92および入力バッファ93,94を含む。モ
ード設定信号発生回路８には、パッド91および入力バッ
ファ93を介してモード信号φ０が与えられかつパッド92
および入力バッファ94を介してモード信号φ１が与えら
れる。モード設定信号発生回路８は、モード信号φ0,φ
１に基づいてモード設定信号TN,TM,TRを発生する。通常
モード時にはモード設定信号TNがアクティブとなり、MC
Uテストモード時にはモード設定信号TMがアクティブと
なり、R/Lテストモード時にはモード設定信号TRがアク
ティブとなる。

第８図は信号線の構成を詳細に示す図である。信号線
LMは、出力データDOMを伝送するためのデータ線、入力
データDIMを伝送するためのデータ線および制御信号CM
を伝送するための制御線からなる。この信号線LMはマイ
コンコア２のI/Oポート26（第２図参照）に接続され
る。信号線LRは、出力データDORを伝送するためのデー
タ線、入力データDIRを伝送するためのデータ線および
制御信号CRを伝送するための制御線からなる。また、信
号線LCは、モード設定信号TN,TM,TRを伝送するための３
本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。
出力回路42は、パッド43および出力ドライバ44を含む。

通常モード時には、モード設定信号TNがアクティブと
なる。それにより、切換回路41は、制御信号CM,CRの一
方または両者の論理和をとった信号および出力データDO
M,DORの一方を出力ドライバ44に与える。出力ドライバ4
4は制御信号に応答して出力データをパッド43に出力す
る。

MCUテストモード時には、モード設定信号TMがアクテ
ィブとなる。それにより、切換回路41は制御信号CMおよ
び出力データDOMを出力ドライバ44に与える。出力ドラ
イバ44は制御信号CMに応答して出力データDOMをパッド4
3に出力する。

R/Lテストモード時には、モード設定信号TRがアクテ
ィブとなる。それにより、切換回路41は制御信号CRおよ
び出力データDORを出力ドライバ44に与える。出力ドラ
イバ44は制御信号CRに応答して出力データDORをパッド4
3に出力する。

また、入力データDIMはパッド43からマイコンコア２
に入力され、入力データDIRはパッド43からランダムロ
ジック回路３に入力される。

選択共用端子回路５の構成も第９図に示される構成と
同様である。ただし、選択共用端子回路５においては、
通常モード時には出力データDOM,DORのうち予め定めら
れた出力データが常に出力される。

第10図は専用端子回路６の構成を示す図である。専用
端子回路６はパッド61および出力ドライバ62を含む。出
力ドライバ62には制御信号CMおよび出力データDOMが与
えられる。また、パッド61から入力データDIMが入力さ
れる。専用端子回路７の構成も専用端子回路６の構成と
同様である。

第11A図、第12A図および第13A図は共通共用端子回路
４内の切換回路41の具体的な構成例を示す図であり、第
11B図、第12B図および第13B図はそれらの動作を説明す
るための真理値表を示す図である。

第11A図に示される切換回路41は、切換信号生成回路4
5、セレクタ46,47およびORゲート48を含む。切換信号生
成回路45は、モード設定信号TN,TM,TRおよびランダムロ
ジック回路３からの制御信号CRに応答して切換信号MSB,
MSSを発生する。セレクタ46は、切換信号MSBに応答して
入力A,B,Cのうち１つを選択して出力する。セレクタ47
は切換信号MSSに応答して入力A,Bのうち１つを選択して
出力する。この例ではマイクロコンピュータコア２およ
びランダムロジック回路３はいずれも入出力動作を行な
う。

第11B図はモードにより切換信号MSB,MSCがそれぞれセ
レクタ46,47の各入力のどれを選択するかを表わしてい
る。同図に示すように、通常モード時には、切換信号MS
Bによりセレクタ46の入力Ｃが選択される。それによ
り、出力ドライバ44には、マイクロコンピュータコア２
からの制御信号CMおよびランダムロジック回路３からの
制御信号CRの論理和をとった信号が与えられる。制御信
号CRが“0"のときには、切換信号MSSによりセレクタ47
の入力Ａが選択される。それにより、出力ドライバ44に
は、マイクロコンピュータコア２からの出力データDOM
が与えられる。その結果、出力ドライバ44は、制御信号
CMに応答して出力データDOMをパッド43に出力する。一
方、制御信号CRが“1"のときには、切換信号MSSにより
セレクタ47の入力Ｂが選択される。それにより、出力ド
ライバ44にはランダムロジック回路３からの出力データ
DORが与えられる。したがって、出力ドライバ44は出力
データDORをパッド43に出力する。

MCUテストモード時には、切換信号MSBによりセレクタ
46の入力Ａが選択され、切換信号MSSによりセレクタ47
の入力Ａが選択される。それにより、制御信号CMおよび
出力データDOMが出力ドライバ44に与えられる。

R/Lテストモード時には、切換信号MSBによりセレクタ
46の入力Ｂが選択され、切換信号MSSによりセレクタ47
の入力Ｂが選択される。それにより、出力ドライバ44に
は制御信号CRおよび出力データDORが与えられる。

一方、入力データDIMはパッド43からマイクロコンピ
ュータコア２に与えられ、入力データDIRはパッド43か
らランダムロジック回路３に与えられる。

第12A図に示される切換回路41は、切換信号生成回路4
5aおよびセレクタ46,47を含む。この例では、マイクロ
コンピュータコア２は入出力動作を行ない、ランダムロ
ジック回路３は出力動作のみを行なう。

第12B図は設定されたモードにより切換信号MSB,MSSが
それぞれセレクタ46,47の各入力のどれを選択するかを
表している。同図に示されるように、通常モード時に
は、切換信号MSBによりセレクタ46の入力Ｂが選択され
る。入力Ｂは“1"となっている。そのため、出力ドライ
バ44は導通状態となる。また、切換信号MSSによりセレ
クタ47の入力Ｂが選択される。それにより、出力データ
DORが出力ドライバ44を介してパッド43に出力される。
この場合、マイクロコンピュータコア２は入力動作のみ
を行なう。したがって、入力データDIMがパッド43から
マイクロコンピュータコア２に与えられる。

MCUテストモード時には、切換信号MSBによりセレクタ
46の入力Ａが選択され、切換信号MSSによりセレクタ47
の入力Ａが選択される。それにより、出力ドライバ44は
制御信号CMに応答して出力データDOMをパッド43に出力
する。

R/Lテストモード時には、切換信号MSBによりセレクタ
46の入力Ｂが選択され、切換信号MSSによりセレクタ47
の入力Ｂが選択される。それにより、出力ドライバ44は
出力データDORをパッド43に出力する。

第13A図に示される切換回路41は、切換信号生成回路4
5bおよびセレクタ46を含む。この例では、マイクロコン
ピュータコア２は入出力動作を行ない、ランダムロジッ
ク回路３は入力動作のみを行なう。

第13B図に示されるように、通常モード時には、切換
信号MSBによりセレクタ46の入力Ａが選択される。それ
により、出力ドライバ44は制御信号CMに応答して出力デ
ータDOMをパッド43に出力する。この場合、マイクロコ
ンピュータコア２は出力動作を行なう。ランダムロジッ
ク回路３にはパッド43から入力データDIRが入力され
る。

MCUテストモード時には、切換信号MSBによりセレクタ
46の入力Ａが選択される。それにより、出力ドライバ44
は制御信号CMに応答して出力データDOMをパッド43に出
力する。

R/Lテストモード時には、切換信号MSBによりセレクタ
46の入力Ｂが選択される。セレクタ46の入力Ｂは“0"と
なっている。そのため、出力ドライバ44は非導通状態と
なる。この場合、ランダムロジック回路３にはパッド43
から入力データDIRが入力される。

第14A図、第15図および第16図は選択共用端子回路５
内の切換回路51の具体的な構成例を示す図であり、第14
B図はそれらの動作を説明するための真理値表を示す図
である。

第14A図に示される切換回路51は、切換信号生成回路5
5およびセレクタ56,57を含む。切換信号生成回路55は、
モード設定信号TN,TM,TRおよびスイッチ信号S0に応答し
て切換信号MSCを生成する。スイッチ信号S0はスイッチS
Wにより予め“1"または“0"に固定的に設定されてい
る。この例では、マイクロコンピュータ２およびランダ
ムロジック回路３はいずれも入出力動作を行なう。

通常モード時には、切換信号MSCによりセレクタ56の
入力Ａまたは入力Ｂが選択され、かつセレクタ57の入力
Ａまたは入力Ｂが選択される。また、セレクタ56,57の
入力A,入力Ｂのどちらが選択されるかは、スイッチ信号
S0の状態により決定される。それにより、出力ドライバ
54は制御信号CMまたはCRに応答して出力データDOMまた
はDORをパッド53に出力する。

MCUテストモード時には、切換信号MSCによりセレクタ
56の入力Ａが選択され、かつセレクタ57の入力Ａが選択
される。それにより、出力ドライバ54は制御信号CMに応
答して出力データDOMをパッド53に出力する。

R/Lテストモード時には、切換信号MSCによりセレクタ
56の入力Ｂが選択され、かつセレクタ57の入力Ｂが選択
される。それにより、出力ドライバ54は制御信号CRに応
答して出力データDORをパッド53に出力する。

一方、入力データDIMはパッド53からマイクロコンピ
ュータコア２に入力され、入力データDIRはパッド53か
らランダムロジック回路３に入力される。

なお、第14A図の例では、スイッチ信号S0は電源端子
または接地端子に接続されるスイッチSWにより発生され
ているが、第14C図に示されるように、スイッチ信号S0
をパッド58および入力バッファ59を介して外部から与え
てもよい。また、スイッチ信号S0は、第14D図に示され
るように、ランダムロジック回路３内のレジスタＲから
発生されてもよい。

第15図に示される切換回路51は、第14A図に示される
切換回路51と同様に、切換信号生成回路55およびセレク
タ56,57を含む。ただし、セレクタ56の入力Ｂは“1"に
設定されている。また、入力データDIMはパッド53から
マイクロコンピュータコア２のみに入力される。この例
では、マイクロコンピュータコア２は入出力動作を行な
い、ランダムロジック回路３は出力動作のみを行なう。

第16図に示される切換回路51は、切換信号生成回路55
およびセレクタ56を含む。セレクタ56の入力Ｂは“0"に
設定されている。この例では、マイクロコンピュータコ
ア２は入出力動作を行ない、ランダムロジック回路３は
入力動作のみを行なう。

第17A図は、第11A図に示されるセレクタ46,47の具体
的な構成を示す回路図である。

セレクタ47はトランスファゲートG1,G2およびバッフ
ァB1を含み、セレクタ46はトランスファゲートG3,G4,G5
およびバッファB2を含む。トランスファゲートG1〜G5に
は、切換信号生成回路45（第11A図）からそれぞれ切換
信号a,〜e,が与えられる。切換信号a,b,c,d,eは第1
7B図に示されるように、モード設定信号TN,TM,TRおよび
制御信号CRを用いた論理演算により得られる。

第18A図は、第14A図に示されるセレクタ56,57の具体
的な構成を示す回路図である。

セレクタ56はトランスファゲートG6,G7およびバッフ
ァB3を含み、セレクタ57はトランスファゲートゲートG
8,G9およびバッファB4を含む。トランスファゲートゲー
トG6,G8には切換信号生成回路55（第14A図）から切換信
号f,が与えられる。トランスファゲートG7,G9には切
換信号生成回路55から切換信号g,が与えられる。

切換信号f,gは、第18B図に示されるように、モード設
定信号TN,TM,TRを用いた論理演算により得られる。

次に、この実施例の半導体集積回路装置の動作につい
て説明する。

通常モード時には、共通共用端子回路４がマイコンコ
ア２およびランダムロジック回路３に共通に用いられ、
マイコンコア２（あるいはランダムロジック回路３）の
出力がランダムロジック回路３（あるいはマイコンコア
２）に入力されるか、または、共通共用端子回路４を介
して、マイコンコア２およびランダムロジック回路３に
対して信号が入出力される。また、専用端子回路６を介
してマイコンコア２に対して信号が入力され、専用端子
回路７をランダムロジック回路３に対して信号が入出力
される。選択共用端子回路５がマイコンコア２に結合さ
れている場合には、選択共用端子回路５を介してマイコ
ンコア２に対して信号が入出力される。逆に選択共用端
子回路５がランダムロジック回路３に結合されている場
合には、選択共用端子回路５を介してランダムロジック
回路３に対して信号が入出力される。

MCUテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合され
る。この場合、共通共用端子回路４、選択共用端子回路
５または専用端子回路６を介してマイコンコア２に対し
てテスト信号が入出力される。

R/Lテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が入出力される。

上記のように、マイコンコア２およびランダムロジッ
ク回路３の各々を個々にテストすることができるので、
汎用のマイクロコンピュータおよび論理回路のために既
に開発されているテストプログラムおよびソフト開発・
デバッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびラン
ダムロジック回路３には含まれておらず、共通共用端子
回路４および選択共用端子回路５に含まれているので、
チップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追
加することなく、仕様に応じてランダムロジック回路３
の構成を設計することができる。

次に、第19図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわ
れ、ランダムロジック回路３においてはマイコンコア２
で処理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコン
トローラとなるように設計された場合、専用端子回路７
にはバス100を介して複数のパーソナルコンピュータ10
1、ディスク装置106等が接続される。

また、ランダムロジック回路３が特定の制御対象102
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象102が接続される。

共通共用端子回路４にはたとえば外部メモリ103が接
続される。選択共用端子回路５にはたとえばCPU104が接
続され、専用端子回路６にはたとえばディスクコントロ
ーラ105が接続される。選択共用端子回路５は、ユーザ
の注文に従ってランダムロジック回路３に結合させるこ
とも可能である。

上記のように、この実施例によるとマイコンコアASIC
を短期間に少ない開発労力で安価に実現することができ
る。

［発明の効果］ 以上のようにこの発明によれば、マイクロコンピュー
タ用または論理回路用に既に開発されているテストプロ
グラムおよびソフトウェア開発・デバッグ用ツールなど
を使用することができるとともに、チップサイズが縮小
化される。また、マイクロコンピュータのパターン、回
路構成、タイミング、テスト方法などを熟知していなく
ても、論理回路部をユーザの要求に従って容易に設計す
ることができる。

特に、信号発生手段により発生される第１、第２およ
び第３のモード設定信号により共用回路が通常モード、
マイクロコンピュータコアのテストモードおよび論理回
路部のテストモードに自動的に設定されるので、半導体
集積回路装置のテストを容易に行なうことができる。

したがって、マイクロコンピュータを用いたASICを、
短期間に少ない開発労力およびコストで実現することが
可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の平面図である。第２図は同実施例の構成を示す機能ブ
ロック図である。第３図は同実施例の主要部の特徴を説
明するための模式図である。第４図は共通共用端子回路
および選択共用端子回路の構成を示すブロック図であ
る。第5A図、第5B図および第5C図は共通共用端子回路の
機能を説明するための模式図であり、第5A図は通常モー
ドを示す図、第5B図はMCUテストモードを示す図、第5C
図はR/Lテストモードを示す図である。第６図は選択共
用端子回路の機能を説明するための構成図である。第７
図はモード設定信号発生回路およびモード信号入力回路
の構成を示す図である。第８図は信号線の具体的な構成
を示す図である。第９図は共通共用端子回路の構成を示
す図である、第10図は専用端子回路の構成を示す図であ
る。第11A図は共通共用端子回路内の切換回路の構成の
一例を示す図である。第11B図は第11A図の切換回路の動
作を説明するための図である。第12A図は共通共用端子
回路内の切換回路の構成の他の例を示す図である。第12
B図は第12A図の切換回路の動作を説明するための図であ
る。第13A図は共通共用端子回路内の切換回路の構成の
さらに他の例を示す図である。第13B図は第13A図の切換
回路の動作を説明するための図である。第14A図は選択
共用端子回路内の切換回路の構成の一例を示す図であ
る。第14B図は第14A図の切換回路の動作を説明するため
の図である。第14C図はスイッチ信号の生成方法の一例
を示す図である。第14D図はスイッチ信号の生成方法の
他の例を示す図である。第15図は選択共用端子回路内の
切換回路の構成の他の例を示す図である。第16図は選択
共用端子回路内の切換回路の構成のさらに他の例を示す
図である。第17A図は共通共用端子回路内の切換回路に
含まれるセレクタの具体的な回路図である。第17B図は
第17A図のセレクタに与えられる切換信号を得るための
論理演算を説明するための図である。第18A図は選択共
用端子回路内の切換回路に含まれるセレクタの具体的な
回路図である。第18B図は第18A図のセレクタに与えられ
る切換信号を得るための論理演算を説明するための図で
ある。第19図は同実施例の使用例を説明するための図で
ある。第20図は従来のマイクロコンピュータコアASICの
一例を示す平面図である。第21図は従来のマイクロコン
ピュータコアASICの他の例を示す機能ブロック図であ
る。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、6,7は専用端子回路、
８はモード設定信号発生回路、９はモード信号入力回
路、41,51は切換回路、43,53はパッド、44,54は出力ド
ライバである。 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 洋 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (72)発明者 山内 直樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 平１−116736（ＪＰ，Ａ) 特開 平１−224849（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】１チップ上に形成される半導体集積回路装
   置であって、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御され、特定用
   途の仕様に従って設計された論理回路部、 通常モード時にアクティブとなる第１のモード設定信
   号、前記マイクロコンピュータコアのためのテストモー
   ド時にアクティブとなる第２のモード設定信号、および
   前記論理回路部のためのテストモード時にアクティブと
   なる第３のモード設定信号を発生する信号発生手段、 前記マイクロコンピュータコアおよび前記論理回路部に
   対してデータを入力または出力するためのパッド、 前記第１のモード設定信号に応答して前記マイクロコン
   ピュータコアからの制御信号または前記論理回路部から
   の制御信号を選択して出力し、前記第２のモード設定信
   号に応答して前記マイクロコンピュータコアからの制御
   信号を選択して出力し、前記第３のモード設定信号に応
   答して前記論理回路部からの制御信号を選択して出力す
   る第１の選択手段、 前記マイクロコンピュータコアからの出力データおよび
   前記論理回路部からの出力データのうち１つを選択して
   出力する第２の選択手段、 前記第１の選択手段からの制御信号に応答して前記第２
   の選択手段からの出力データを前記パッドに出力する出
   力ドライバを備え、 前記パッドは、前記出力ドライバの出力、前記マイクロ
   コンピュータコアの入力および前記論理回路部の入力に
   接続される、半導体集積回路装置。