JPH0364062A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

〔従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１２図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（イン
ターフェイス回路）２０４、タイマ２０５、Ｉ１０ボー
ト（入出力ボート）２０６およびバス２０７を含む１チ
ップマイクロコンピユータ２０８内に、使用するシステ
ムに特有なロジック回路２０９が組込まれ、１チップ上
にこれらが集積化される。第１２図に示すように、ロジ
ック回路２０９は、マイクロコンピュータ２０８内のバ
ス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１３図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チップ化するために必要な新たなバッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のバッド３０５、ロジック回路３０２上のバッド３０
６および新たに設けられたバッド３０４間に配線が設け
られてそれらが１チップ化される。

これらの技術によると、汎用のマイクロコンピュータと
システムに特有のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第１２図に示される技術においては、１チップ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

特に、ロジック回路２０９と他の回路部分２０１ないし
２０６との接続において、ロジック回路２０９における
回路構成の変更による負荷の変動に基づいて回路の電流
駆動能力を変更する必要が生じる。また、所定の動作速
度を確保するため各回路において高速動作のための工夫
を凝らす必要がある。このような各回路における対策の
やり方では、回路構成のための設計を変更する必要が種
々の回路に波及し、したがってロジック回路２０９にお
ける設計の仕様変更に容易に対応することができなかっ
た。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１３図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ３０１゜３０２上にバッド３０
５，３０６や入出力回路３０７．３０８などが存在する
。そのため、バッド、ドライバ回路等が重複し、無駄が
生じるとともに、チップサイズが大きくなる。また、マ
イクロコンピュータチップ３０１とロジック回路チップ
３０２とを電気的に分離することができないので、マイ
クロコンピュータチップ用またはロジック回路チップ用
に既に開発されているテストプログラム、ソフトウェア
開発・デバッグ用ツール等を使用することができない。

したがって、それらのテストプログラム、ソフトウェア
開発・デバッグ用ツール等を新たに開発しなければなら
ない。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能な半導
体集積回路装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体集積回路装置は、１チ・ソプ上に
形成される半導体集積回路装置であって、中央演算処理
装置および記憶装置を有しかつ所定の電流駆動能力を有
するマイクロコンピュータコアと、マイクロコンピュー
タコアから出力された信号に応答して動作する論理回路
部と、マイクロコンピュータコアと論理回路部との間に
接続されたバッファ手段とを含む。バッファ手段の電流
駆動能力は、バッファ手段により駆動されるべき論理回
路部における負荷に基づいて設定される。

請求項（２）の発明に係る半導体集積回路装置は、１チ
ップ上に形成される半導体集積回路装置であって、中央
演算処理装置および記憶装置を有するマイクロコンピュ
ータコアと、マイクロコンピュータコアから出力された
信号に応答して動作する論理回路部と、マイクロコンピ
ュータコアと論理回路部との間に接続されたバッファ手
段とを含む。バッファ手段の電流駆動能力は、バッファ
手段により駆動されるべきマイクロコンピュータコアま
たは論理回路部において要求される処理速度に基づいて
設定される。

［作用］ 請求項（１）の発明における半導体集積回路装置では、
マイクロコンピュータコアの出力の電流駆動能力を変更
することなしに、バッファ手段によって論理回路部にお
ける負荷に基づいて電流駆動能力が設定される。したが
って、論理回路部における変更に基づいてバッファ手段
のみの設計変更を行なうだけで足り、論理回路部におけ
る設計仕様変更に容易に対応できる。

請求項（２）の発明における半導体集積回路装置では、
マイクロコンピュータコアの中の回路設計を変更するこ
となしに、バッファ手段の出力電流駆動能力のみを変更
することによって、マイクロコンピュータコアまたは論
理回路部において要求される処理速度が確保される。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第２図はこの発明の一実施例による半導体集積回路装置
の概略構成を示す平面図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコントロール
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子回路４、選択共用端子回
路５、マイコンコア用の専用端子回路６およびランダム
ロジック回路用の専用端子回路７が設けられている。ま
た、半導体チップ１上にモード設定信号発生回路８およ
びモード信号入力回路９が設けられている。

第１Ａ図に示すように、マイコンコア２は、ＣＰＵコア
２１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイ
マ２５、Ｉ１０ボート２６およびバス２７を含み、入出
力ドライバ、パッドなどからなる入出力回路を含まない
。ランダムロジック回路３は、種々のゲート、カウンタ
、フリップフロップなどから構成される論理回路であり
、特定用途の仕様に従って設計される。

第１Ａ図に示した回路において、特にマイコンコア２と
ランダムロジック回路３との間に双方向のバッファ８１
および一方向のバッファ８２が設けられていることが指
摘される。これらのバッファ８１および８２を設ける目
的は、第１に、ランダムロジック回路３における回路構
成に伴ってマイコンコア２により駆動される負荷が変動
した場合に、必要となる電流駆動能力をバッファ８１お
よび８２のみの設計変更により対応することである。し
たがって、マイコンコア２における各回路２１ないし２
６において電流駆動能力を確保するための変更を加える
必要がなく、回路変更をバッファ８１および８２による
最小限に抑えることができる。同様にして、マイコンコ
ア２およびランダムロジック回路３において要求される
動作速度を確保するための電流駆動能力をもバッファ８
１および８２のみの回路変更によって対応することがで
きる。したがって、ランダムロジック３において設計仕
様に基づいて様々な回路が構成されてもマイコンコア２
における設計変更を行なうことなく対処することができ
る。

第１Ｂ図および第１Ｃ図は、それぞれバッファ８１およ
び８２の例を示す回路図である。第１Ｂ図を参照して、
双方向性を有するバッファ８１は、相反する方向に入出
力可能な２つのトライステートバッファ８１１および８
１２を含む。各バッファ８１１および８１２は、各制御
人力に与えられる信号Ｓ１およびＳ２に応答して与えら
れた信号の保持および出力を行なう。同様に、第１Ｃ図
に示すように、一方向のバッファ８２は、トライステー
トバッファ８２１を含み、信号Ｓ３に応答して動作する
。これらの制御信号Ｓ１ないしＳ３はバス制御信号に応
答して第１Ａ図には図示されていない制御回路から与え
られる。

トライステートバッファの出力の電流駆動能力を制御す
るためには、出力段を構成するＭＯＳトランジスタのゲ
ート幅Ｗを選択的に設定することにより行なわれる。す
なわち、ゲート幅Ｗを大きく設定すればより高い電流駆
動能力が得られる。

第１Ｄ図は、第１Ａ図に示したバッファ８１および８２
を形成するためのバッファ回路領域８０の位置を示す平
面図である。第１Ｄ図に示すように、マイコンコア２と
ランダムロジック回路３との間の領域にバッファ回路領
域８０が設けられる。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に、結合され、専用端子回路７はランダムロジッ
ク回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号線ＬＭによりマイ
コンコア２に接続されかつ信号線ＬＲによりランダムロ
ジック回路３に接続されている。切換回路５１も同様に
、信号線ＬＭによりマイコンコア２に接続されかつ信号
線ＬＲによりランダムロジック回路３に接続されている
。また、切換回路４１および切換回路５１には、信号線
ＬＣを介してモード設定信号発生回路８からモード設定
信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、バッド９１．９２および入力バッファ９３．９４を
含む。モード設定信号発生回路８には、バッド９１およ
び入力バッファ９３を介してモード信号φＯが与えられ
かつバッド９２および人力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定信号ＴＮ−
、ＴＭ、ＴＲを発生する。通常モード時にはモード設定
信号ＴＮがアクティブとなり、ＭＣＵテストモード時に
はモード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテス
トモード時にはモード設定信号ＴＲがアクティブとなる
。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力デー７００Ｍを伝送するためのデー
タ線、入力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ボート２６（第２
図参照）に接続される。

信号１１ＬＲは、出力データＤＯＲを伝送するためのデ
ータ線、入力データＤＩＲを伝送するためのデータ線お
よび制御信号ＣＲを伝送するための制御線からなる。ま
た、信号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲを
伝送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、バッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力デー７００Ｍ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信号ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力デー７００Ｍを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＭに応答して出力デー
７００Ｍをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は、制御信号
ＣＲおよび出力データＤＯＲを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＲに応答して出力デ
ータＤＯＲをパッド４３に出力する。

また、人力データＤＩＭはパッド４３からマイコンコア
２に人力され、人力データＤＩＲはバッド４３からラン
ダムロジック回路３に入力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力デー７００Ｍ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はバッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力デー７
００Ｍが与えられる。また、バッド６１から入力データ
ＤＩＭが人力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が入出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が入出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
入出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子回
路５を介してランダムロジック回路３に対して信号が入
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択共用端子回路５
または専用端子回路６を介してマイコンコア２に対して
テスト信号が人出力される。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が入出力される。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフト開発・デ
バッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通具用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１１図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介して複数のパーソナルコンピュータ１
０１、ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１Ｏ３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択共用端子回路５は
、ユーザの注文に従ってランダムロジック回路３に結合
させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果］ 以上のように、請求項（１）の発明によれば、マイクロ
コンピュータコアと論理回路部との間に論理回路部にお
ける負荷に基づいて電流駆動能力が設定されるバッファ
手段が設けられたので、マイクロコンピュータコアの変
更を必要とせず、論理回路部における設計の仕様変更に
容易に対応できる半導体集積回路装置が得られた。

また、請求項（２）の発明によれば、マイクロコンピュ
ータコアと論理回路部との間にこれらにおいて要求され
る処理速度に基づいて電流駆動能力が設定されるバッフ
ァ手段が設けられたので、マイクロコンピュータコアお
よび論理回路部における変更を必要とすることなく、論
理回路部における設計の仕様変更に容易に対応できる半
導体集積回路装置が得られた。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例を示すマイコンコアお
よびランダムロジック回路の周辺を示すブロック図であ
る。第１Ｂ図および第１Ｃ図は、ともに第１Ａ図に示し
たバッファの例を示す回路図である。第１Ｄ図は、第１
Ａ図に示したバッファを形成する領域を示す平面図であ
る。第２図はこの発明の実施例が適用される半導体集積
回路の平面図である。第３図は同実施例の主要部の特徴
を説明するための模式図である。第４図は共通共用端子
回路および選択共用端子回路の構成を示すブロック図で
ある。第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端
子回路の機能を説明するための模式図であり、第５Ａ図
は通常モードを示す図、第５Ｂ図はＭＣＵテストモード
を示す図、第５Ｃ図はＲ／Ｌテストモードを示す図であ
る。第６図は選択共用端子回路の機能を説明するための
模式図である。第７図はモード設定信号発生回路および
モード信号入力回路の構成を示す図である。第８図は信
号線の具体的な構成を示す図である。第９図は共通共用
端子回路の構成を示す図である。 第１０図は専用端子回路の構成を示す図である。 第１１図は同実施例の使用例を説明するための図である
。第１２図は従来のマイクロコンピュータコアＡＳＩＣ
の一例を示す平面図である。第１３図は従来のマイクロ
コンピュータコアＡＳＩＣの他の例を示す機能ブロック
図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、８１．８２はバッファである。 なお、各図中、同一符号は同一または相当部分を示す。 第１Ａ図 萬２図 δ：モ、−ドＳ之産１３号項竺０ヨ（４ｑ：モ、−トイ
も号入力目訳覧 萬４図 第３図 萬ＳＡ図 萬６図 第５８図 第５Ｃ図 範７図 第１１図

Claims (2)

【特許請求の範囲】
1. （１）１チップ上に形成される半導体集積回路装置であ
   って、 中央演算処理装置および記憶装置を有するマイクロコン
   ピュータコアを含み、 前記マイクロコンピュータコアは、所定の電流駆動能力
   を有し、 前記マイクロコンピュータコアから出力された信号に応
   答して動作する論理回路部と、 前記マイクロコンピュータコアと論理回路部との間に接
   続されたバッファ手段とを含み、 前記バッファ手段の電流駆動能力は、前記バッファ手段
   により駆動されるべき前記論理回路部における負荷に基
   づいて設定される、半導体集積回路装置。
2. （２）１チップ上に形成される半導体集積回路装置であ
   って、 中央演算処理装置および記憶装置を有するマイクロコン
   ピュータコアと、 前記マイクロコンピュータコアから出力された信号に応
   答して動作する論理回路部と、 前記マイクロコンピュータコアと論理回路部との間に接
   続されたバッファ手段とを含み、 前記バッファ手段の電流駆動能力は、前記バッファ手段
   により駆動されるべき前記マイクロコンピュータコアま
   たは論理回路部において要求される処理速度に基づいて
   設定される、半導体集積回路装置。