JPH0364064A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

〔従来の技術〕

近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１２図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（イン
ターフェイス回路）２０４、タイマ２０５、Ｉ１０ボー
ト（入出力ボー））２０６およびバス２０７を含む１チ
ツプマイクロコンピユータ２０８内に、使用するシステ
ムに特有なロジック回路２０９が組込まれ、１チツ、プ
上にこれらが集積化される。第１２図に示すように、ロ
ジック回路２０９は、マイクロコンピュータ２０８内の
バス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１３図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チツプ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたパッド３０４間に配線が設け
られてそれらが１チツプ化される。

これらの技術によると、汎用のマイクロコンピュータと
システムに特有のロジック回路とが１チツプ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

しかし、第１２図に示される技術においては、１チツプ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１３図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チツプ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５，３０６や入出力回路３０７．３０８などが存在する
。そのため、パッド、ドライバ回路等が重複し、無駄が
生じるとともに、チップサイズが大きくなる。また、マ
イクロコンピュータチップ３０１とロジック回路チップ
３０２とを電気的に分離することができないので、マイ
クロコンピュータチップ用またはロジック回路チップ用
に既に開発されているテストプログラム、ソフトウェア
開発・デバッグ用ツール等を使用することができない。

したがって、それらのテストプログラム、ソフトウェア
開発・デバッグ用ツール等を新たに開発しなければなら
ない。

［発明が解決しようとする課題］ ところで、一般に半導体集積回路では、７１１ｍライン
から直接電源電圧が供給される回路ブロックと、電源の
供給を制御するスイッチング素子を介して１４Ｓ源ライ
ンに接続される回路ブロックとがある。ｍ１４図は、こ
のような場合の一例を示すブロック図である。すなわち
、回路ブロック８２は直接電源ＶＤＤからの電圧の供給
を受ける。一方、回路ブロック８３はＰＭＯＳトランジ
スタ８１を介して電源電圧ＶＤＯの供給を受ける。トラ
ンジスタ８１は回路ブロック８２から出力される制御信
号に応答して動作する。

このような回路が標準セル方式を用いた半導体集積回路
において構成される場合がたびたびある。

標準セルを用いて第１４図に示したような回路が構成さ
れる場合には、トランジスタ８１を介して回路ブロック
８３で消費される消費電流が流れるので、トランジスタ
８１のゲート輻Ｗを大きく設定する必要がある。しかし
ながら、一定のトランジスタサイズを有する多くの基本
セルが設けられた標準セルの中にこのようなトランジス
タサイズの異なったトランジスタを設けることは、標準
セルのレイアウトの点において効率が非常に悪い。

これは電源制御用のトランジスタのみが他のトランジス
タよりも大きなエリアを占めることによる。

これに加えて、ＣＡＤを用いて自動配線を行なう際にお
いても、トランジスタの占めるエリアの大きさが異なる
ことが処理の妨げとなる。また、このような電源制御ト
ランジスタのみを標準セルの周辺に設けることにすると
、パッドを設けるのに必要な領域を侵してしまうことに
なり、周辺回路が配置しにくくなる。

この発明は、上記のような課題を解決するためになされ
たもので、標準セルを方式を用いた半導体集積回路装置
において、セルによって構成された回路への電源供給の
ための制御が可能で、かつ、自動配線への適用を容易化
することを目的とする。

【課題を解決するための手段］ 請求項（１）の発明に係る半導体集積回路装置は、標準
セル方式による複数の基本セルを含む。

各基本セルは、論理回路を構成するための第１のトラン
ジスタと、電源制御信号に応答して論理回路に電源電圧
を供給するための第２のトランジスタとを含む。

請求項（２）の発明に係る半導体集積回路装置は、標準
セル方式を用いた複数の基本セルを含む。

各基本セルは論理回路を構成するための第１のトランジ
スタ領域を備える。この半導体集積回路装置は、さらに
、電源制御信号に応答して第１のトランジスタ領域の各
々に電Ｒ電圧を供給するための第２のトランジスタ領域
を含む。

［作用］ 請求項（１）の発明における半導体集積回路装置では、
各基本セルの中に論理回路を構成するための第１のトラ
ンジスタと電源制御用の第２のトランジスタとが設けら
れているので、基本セルが占めるエリアが一定となり、
容易に自動配線に対応できる。

請求項（２）の発明における半導体集積回路装置では、
第２のトランジスタ領域から各基本セル中に設けられた
第１のトランジスタ領域の各々に電源制御信号により制
御された電源電圧が供給される。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第２Ａ図はこの発明の一実施例が適用された半導体集積
回路装置の概略構成を示す平面図である。

半導体チップ１上にマイクロコンピュータコア（または
マイクロコントロールユニットコア；以下、マイコンコ
アと呼ぶ）２およびランダムロジック回路３が設けられ
ている。半導体チップ１上の周縁部には共通共用端子回
路４、選択共用端子回路５、マイコンコア用の専用端子
回路６およびランダムロジック回路用の専用端子回路７
が設けられている。また、半導体チップ１上にモード設
定信号発生回路８およびモード信号入力回路９が設けら
れている。

ｉ２Ｂ図に示すように、マイコンコア２は、ＣＰＵコア
２１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイ
マ２５、Ｉ１０ボート２６およびバス２７を含み、入出
力ドライバ、パッドなどからなる入出力回路を含まない
。ランダムロジック回路３は、種々のゲート、カウンタ
、フリップフロップなどから構成される論理回路であり
、特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および遣択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号線ＬＭによりマイ
コンコア２に接続されかつ信号線ＬＲによりランダムロ
ジック回路３に接続されている。切換回路５１も同様に
、信号線ＬＭによりマイコンコア２に接続されかつ信号
線ＬＲによりランダムロジック回路３に接続されている
。また、切換回路４１および切換回路５１には、信号線
ＬＣを介してモード設定信号発生回路８からモード設定
信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、バッド９１．９２および人力バッファ９３．９４を
含む。モード設定信号発生回路８には、バッド９１およ
び入力バッファ９３を介してモード信号φ０が与えられ
かつバッド９２および人力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード時にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブさなる。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、入力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ボート２６（第２
図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、人力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制御線からなる。また
、信号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲを伝
送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、バッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信号ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力データＤＯＭを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＭに応答して出力デー
タＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は、制御信号
ＣＲおよび出力データＤＯＲを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＲに応答して出力デ
ータＤＯＲをバッド４３に出力する。

また、入力データＤＩＭはバッド４３からマイコンコア
２に入力され、人力データＤＩＲはバッド４３からラン
ダムロジック回路３に入力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

！ｆｌｌＯ図は専用端子回路６の構成を示す図である。

専用端子回路６はバッド６１および出力ドライバ６２を
含む。出力ドライバ６２には制御信号ＣＭおよび出力デ
ータＤＯＭが与えられる。また、バッド６１から入力デ
ータＤＩＭが入力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が人出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が人出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
人出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子回
路５を介してランダムロジック回路３に対して信号が入
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択共用端子回路５
または専用端子回路６を介してマイコンコア２に対して
テスト信号が入出力される。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が人出力される。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフト開発・デ
バッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通共用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１１Ａ図を参照しながらこの実施例の半導体集
積回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介して複数のパーソナルコンピュータ１
０１、ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択共用端子回路５は
、ユーザの注文に従ってランダムロジック回路３に結合
させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

第１１Ｂ図は、第２Ａ図に示したマイコンコア２とラン
ダムロジック回路３との間を接続するための配線接続を
説明する模式図である。ランダムロジック回路３はこの
図に示したような標準セル領域３ａおよび３ｂに設けら
れた標準セル列３１によって構成される。このような標
準セル列３１に配線を施すことにより、要求された様々
な制御のためのランダムロジック回路が構成される。

第１Ａ図は第１１Ｂ図に示した標準セルの１つを示す回
路図であり、第１Ｂ図はそのレイアウト図である。これ
らの図ではこの発明の一実施例として電源電圧の供給が
制御されたＣＭＯＳインバータが示される。

第１Ａ図を参照して、基本セル３１０は、電源ライン３
５と接地ライン３６との間に直列に接続されたＰＭＯＳ
）ランジメタ３３とＮＭＯＳトランジスタ３４とを含む
。トランジスタ３３および３４のゲートが一体接続され
てＣＭＯＳインバータの人力３７を構成する。トランジ
スタ３２はそのゲートが電源制御信号ＰＣを受けるよう
に接続される。トランジスタ３３および３４の共通接続
ノードが出力３８を構成する。

第１Ｂ図を参照して、この基本セル３１０は、ＰＭＯＳ
　）ランジスタコ２を構成するためのｐ＋拡散領域３２
１およびポリシリコン層３２２と、ＰＭＯＳ）ランジメ
タ３３を構成するためのｐ＋拡散領域３３１およびポリ
シリコン層３３２と、ＮＭＯＳトランジスタ３４を構成
するためのｎ＋拡散領域３４１およびポリシリコン層３
４２とを含む。電源ライン３５および接地ライン３６は
アルミ配線により形成される。また、ＣＭＯＳインバー
タのための入力配線３７および出力配線３８もアルミ配
線により形成される。また、トランジスタ３２がオフし
たときの電源を供給する別の電ａｉＸ線３９もアルミ配
線により構成されている。

このように、電源ＶＤＤの供給を制御するためのトラン
ジスタ３２が各基本セル３１０の中に設けられている。

したがって、第１４図に示した回路を構成する場合にお
いて、第１Ａ図に示したトランジスタ３２を第１４図に
示したトランジスタ８１として使用することができる。

トランジスタ３２は各基本セル３１０中に標準に設けら
れているものであり、消ｆ！電流を分散させて流すこと
ができる。このような基本セル３１０を適用することに
より、電源の供給を制御することが可能であリナカらそ
の供給を制御するための大きなトランジスタサイズを有
する特別のトランジスタを設ける必要がなく、一定のエ
リアを有する基本セル３１０によって構成された標準セ
ル３１が使用されるので、自動配線に容易に対応できる
。

このように、電源電圧の供給が制御される必要のある回
路、すなわち、第１４図に示したような回路構成は、次
のような場合に特に有用となる。

すなわち、第１４図に示した回路ブロック８３としてキ
ャパシタを有するダイナミック回路が設けられた場合に
おいて、スタンバイ状態のような外部信号が与えられな
いときにノードが中間レベルになることにより、たとえ
ばＣＭＯＳインバータにおいて貫通電流が流れる。した
がって、このような場合に電源を切ることにより消費電
力の増大を防ぐことができる。また、回路ブロック８３
においてラッチアップが発生した場合に、そのラッチア
ップによる大電流を検出して電源を切ることができる。

さらに、たとえば、通常において５ボルトの電源が供給
され、非常時においてバックアップとして３ボルトの電
源が供給される場合においても、トランジスタ８１のオ
ンオフ制御により２系統の電源を切換えて使用できる。

このように、第１４図に示した回路を第１Ａ図および第
１Ｂ図に示した基本セルを用いて容易に構成することが
できる。

［発明の効果］ 以上のように、この発明によれば、各基本セルにおいて
、論理回路を構成するためのトランジス夕またはトラン
ジスタ領域に電源制御信号に基づいて電源電圧を供給す
ることができる第２のトランジスタまたはトランジスタ
領域が設けられたので、電源供給のための制御が可能で
、かつ、自動配線への適用が容易な標準セル方式を用い
た半導体集積回路装置が得られた。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例を示す基本セルの回路
図である。第１Ｂ図は、第１Ａ図に示した基本セルのレ
イアウト図である。第２Ａ図は、第１Ａ図に示した基本
セルが適用された半導体集積回路の平面図である。第２
Ｂ図は第２Ａ図に示した回路の機能ブロック図である。 第３図は第２図に示した回路の主要部の特徴を説明する
ための模式図である。第４図は共通共用端子回路および
選択共用端子回路の構成を示すブロック図である。 第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
の機能を説明するための模式図であり、第５Ａ図は通常
モードを示す図、第５Ｂ図はＭＣＵテストモードを示す
図、第５Ｃ図はＲ／Ｌテストモードを示す図である。第
６図は選択共用端子回路の機能を説明するための模式図
である。第７図はモード設定信号発生回路およびモード
信号入力回路の構成を示す図である。第８図は信号線の
具体的な構成を示す図である。第９図は共通共用端子回
路の構成を示す図である。第１０図は専用端子回路の構
成を示す図である。第１１Ａ図は同実施例の使用例を説
明するための図である。第１１Ｂ図は第２Ａ図に示した
マイコンコア２とランダムロジック回路３との間の配線
接続を説明する模式図である。第１２図は従来のマイク
ロコンピュータコアＡＳＩＣの一例を示す平面図である
。第１３図は従来のマイクロコンピュータコアＡＳＩＣ
の他の例を示す機能ブロック図である。第１４図は回路
ブロックへの電源の供給を示すブロック図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、３１０は基本セルである。 なお、各図中、同一符号は同一または相当部分を示す。 ＪＩＩＡ図 第１Ｂ図

Claims (2)

【特許請求の範囲】
1. （１）標準セル方式の半導体集積回路装置であって、 複数の基本セルを含み、 前記基本セルは、 論理回路を構成するための第１のトランジスタと、 電源制御信号に応答して、前記論理回路に電源電圧を供
   給するための第２のトランジスタとを備える、半導体集
   積回路装置。
2. （２）標準セル方式の半導体集積回路装置であって、 複数の基本セルを含み、 前記基本セルは、論理回路を構成するための第１のトラ
   ンジスタ領域を備え、 電源制御信号に応答して、前記複数の基本セルの中にも
   うけられた前記第１のトランジスタ領域の各々に電源電
   圧を供給するための第２のトランジスタ領域を含む、半
   導体集積回路装置。