JPH04267372A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04267372A JPH04267372A JP2833591A JP2833591A JPH04267372A JP H04267372 A JPH04267372 A JP H04267372A JP 2833591 A JP2833591 A JP 2833591A JP 2833591 A JP2833591 A JP 2833591A JP H04267372 A JPH04267372 A JP H04267372A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- transistors
- selection
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 claims abstract description 40
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタースライス方式におけるテスト用回路に関す
る。
特にマスタースライス方式におけるテスト用回路に関す
る。
【0002】
【従来の技術】従来、RAM(ランダム・アクセス・メ
モリ)などの大規模な機能ブロックを搭載した半導体集
積回路では、RAMを直接入出力端子からアクセスして
機能確保を行なうため、RAMの入力部に選択回路を設
け、この選択回路により通常動作時の信号とテスト入力
信号とを選択し、テストモード時にはテスト入力信号の
側を選択して試験を行っていた。
モリ)などの大規模な機能ブロックを搭載した半導体集
積回路では、RAMを直接入出力端子からアクセスして
機能確保を行なうため、RAMの入力部に選択回路を設
け、この選択回路により通常動作時の信号とテスト入力
信号とを選択し、テストモード時にはテスト入力信号の
側を選択して試験を行っていた。
【0003】この時、選択回路を構成する素子サイズは
特に差異を設けず、同一の素子サイズで構成していた。
特に差異を設けず、同一の素子サイズで構成していた。
【0004】例えば、図2に示すように、通常入力Nと
テスト入力Tとを選択信号Sで選択して出力Qを出力す
るテスト回路を構成するトランジスタQ1〜Q6を、図
4の斜線内に示す同一サイズのトランジスタQ1〜Q6
素子を使用し、内部2セルで構成していた。
テスト入力Tとを選択信号Sで選択して出力Qを出力す
るテスト回路を構成するトランジスタQ1〜Q6を、図
4の斜線内に示す同一サイズのトランジスタQ1〜Q6
素子を使用し、内部2セルで構成していた。
【0005】
【発明が解決しようとする課題】このような従来の選択
回路では、機能テストの時のみ使用し、通常の動作では
全く使用することのないテスト入力側の素子サイズも同
一の大きさのものを使用しているため、テスト用回路の
占める面積が増加するという問題点があった。
回路では、機能テストの時のみ使用し、通常の動作では
全く使用することのないテスト入力側の素子サイズも同
一の大きさのものを使用しているため、テスト用回路の
占める面積が増加するという問題点があった。
【0006】本発明の目的は、前記問題点を解決し、テ
スト用回路の占める面積が小さくて済むようにした半導
体集積回路を提供することにある。
スト用回路の占める面積が小さくて済むようにした半導
体集積回路を提供することにある。
【0007】
【課題を解決するための手段】本発明の構成は、周辺部
にI/Oセルを配列し、前記周辺部に囲まれた内部領域
に内部セルを配列したマスタースライス方式の半導体集
積回路において、前記内部セルを構成する素子サイズを
異ならしめ、前記内部領域に散在させていることを特徴
とする。
にI/Oセルを配列し、前記周辺部に囲まれた内部領域
に内部セルを配列したマスタースライス方式の半導体集
積回路において、前記内部セルを構成する素子サイズを
異ならしめ、前記内部領域に散在させていることを特徴
とする。
【0008】
【実施例】図1は本発明の一実施例の半導体集積回路を
示す平面図である。
示す平面図である。
【0009】図1において、本発明の一実施例の半導体
集積回路は、半導体集積回路1の周辺部2に入出力バッ
ファを構成するI/Oセル3が設けられ、この周辺部2
により囲まれた内部領域4には、内部セル5が配置され
ている。この内部セル5のところどころには、ハッチン
グにより示したテスト用選択回路を構成するテスト回路
用セル6が設けられる。
集積回路は、半導体集積回路1の周辺部2に入出力バッ
ファを構成するI/Oセル3が設けられ、この周辺部2
により囲まれた内部領域4には、内部セル5が配置され
ている。この内部セル5のところどころには、ハッチン
グにより示したテスト用選択回路を構成するテスト回路
用セル6が設けられる。
【0010】次に、図2により図1のテスト用選択回路
の一例について説明する。
の一例について説明する。
【0011】図2において、本テスト用選択回路は、通
常入力Nとテスト入力Tとを選択信号Sにより選択し、
本例では選択信号Sが高レベルの時テストモードとなり
、テスト入力Tを選択して出力Oへ出力し、また選択信
号Sが低レベルの時通常モードとなり、通常入力Nを選
択して出力Oへ出力する。
常入力Nとテスト入力Tとを選択信号Sにより選択し、
本例では選択信号Sが高レベルの時テストモードとなり
、テスト入力Tを選択して出力Oへ出力し、また選択信
号Sが低レベルの時通常モードとなり、通常入力Nを選
択して出力Oへ出力する。
【0012】本選択回路は、Nチャンネルトランジスタ
Q1,Q3,Q5とPチャンネルトランジスタQ2,Q
4,Q6の6個のトランジスタにより構成されており、
通常入力のスイッチ回路としてトランジスタQ1とQ2
のトランスファゲート,テスト入力のスイッチ回路とし
てトランジスタQ3とQ4のトランスファゲート,前記
2つのトランスファゲートをトランジスタQ5,Q6で
構成したインバータ回路により制御する。
Q1,Q3,Q5とPチャンネルトランジスタQ2,Q
4,Q6の6個のトランジスタにより構成されており、
通常入力のスイッチ回路としてトランジスタQ1とQ2
のトランスファゲート,テスト入力のスイッチ回路とし
てトランジスタQ3とQ4のトランスファゲート,前記
2つのトランスファゲートをトランジスタQ5,Q6で
構成したインバータ回路により制御する。
【0013】今テストモードを想定すると、テスト入力
TはトランジスタQ3,Q4のトランスファゲートを経
由して出力Oに至り、更にその先の回路への信号が伝っ
ていくが、テストモードでは機能の確認を行なうことを
主目的とするならば、トランジスタQ3,Q4の素子サ
イズを通常モードのトランスファゲート(トランジスタ
Q1,Q2)に比較し、小さい値に設定することが可能
である。
TはトランジスタQ3,Q4のトランスファゲートを経
由して出力Oに至り、更にその先の回路への信号が伝っ
ていくが、テストモードでは機能の確認を行なうことを
主目的とするならば、トランジスタQ3,Q4の素子サ
イズを通常モードのトランスファゲート(トランジスタ
Q1,Q2)に比較し、小さい値に設定することが可能
である。
【0014】同様に、トランジスタQ1,のトランスフ
ァゲートと、トランジスタQ3,Q4のトランスファゲ
ートを選択するトランジスタQ5,Q6のインバータ回
路も、モードを切り換えることが出来ればよく、素子サ
イズの縮小が可能である。
ァゲートと、トランジスタQ3,Q4のトランスファゲ
ートを選択するトランジスタQ5,Q6のインバータ回
路も、モードを切り換えることが出来ればよく、素子サ
イズの縮小が可能である。
【0015】図3に、図2のトランジスタQ3〜Q6の
素子サイズを、トランジスタQ1,Q2の半分にした場
合のテスト回路用セルの平面図を示す。
素子サイズを、トランジスタQ1,Q2の半分にした場
合のテスト回路用セルの平面図を示す。
【0016】図3において、トランジスタQ3〜Q6の
素子サイズを、トランジスタQ1,Q2の半分にしたこ
とにより、通常4つのトランジスタ1セル(Q10,Q
20,Q30,Q40)が、テスト回路用セルでは6ト
ランジスタ(Q1〜Q6)を通常の1セルと同じ領域に
配置してある。
素子サイズを、トランジスタQ1,Q2の半分にしたこ
とにより、通常4つのトランジスタ1セル(Q10,Q
20,Q30,Q40)が、テスト回路用セルでは6ト
ランジスタ(Q1〜Q6)を通常の1セルと同じ領域に
配置してある。
【0017】
【発明の効果】以上説明したように、本発明は、通常信
号とテスト信号とで素子サイズを異ならせた選択回路を
構成するテスト回路用セルを内部領域に散在させること
により、テスト回路を効率良く構成出来るようにし、テ
スト回路の占める面積を低減できる効果を有する。
号とテスト信号とで素子サイズを異ならせた選択回路を
構成するテスト回路用セルを内部領域に散在させること
により、テスト回路を効率良く構成出来るようにし、テ
スト回路の占める面積を低減できる効果を有する。
【図1】本発明の一実施例の半導体集積回路のレイアウ
トを示す平面図である。
トを示す平面図である。
【図2】図1のテスト用選択回路を示す回路図である。
【図3】図1のテスト用選択回路の使用トランジスタの
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図4】従来の内部セルのレイアウトを示す平面図であ
る。
る。
1 半導体集積回路
2 周辺部
3 I/Oセル
4 内部領域
5 内部セル
6 テスト回路用セル
7 通常セル
Claims (2)
- 【請求項1】 周辺部にI/Oセルを配列し、前記周
辺部に囲まれた内部領域に内部セルを配列したマスター
スライス方式の半導体集積回路において、前記内部セル
を構成する素子サイズを異ならしめ、前記内部領域に散
在させていることを特徴とする半導体集積回路。 - 【請求項2】 内部セルの一部が、テスト回路を構成
する素子を有する請求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2833591A JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2833591A JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04267372A true JPH04267372A (ja) | 1992-09-22 |
Family
ID=12245743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2833591A Pending JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04267372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886363A (en) * | 1994-03-17 | 1999-03-23 | Fujitsu Limited | Semiconductor device and pattern including varying transistor patterns for evaluating characteristics |
-
1991
- 1991-02-22 JP JP2833591A patent/JPH04267372A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886363A (en) * | 1994-03-17 | 1999-03-23 | Fujitsu Limited | Semiconductor device and pattern including varying transistor patterns for evaluating characteristics |
US6031246A (en) * | 1994-03-17 | 2000-02-29 | Fujitsu Limited | Method of producing semiconductor devices and method of evaluating the same |
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