JPH04267372A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04267372A JPH04267372A JP2833591A JP2833591A JPH04267372A JP H04267372 A JPH04267372 A JP H04267372A JP 2833591 A JP2833591 A JP 2833591A JP 2833591 A JP2833591 A JP 2833591A JP H04267372 A JPH04267372 A JP H04267372A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- transistors
- selection
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 claims abstract description 40
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマスタースライス方式におけるテスト用回路に関す
る。
特にマスタースライス方式におけるテスト用回路に関す
る。
【０００２】
【従来の技術】従来、ＲＡＭ（ランダム・アクセス・メ
モリ）などの大規模な機能ブロックを搭載した半導体集
積回路では、ＲＡＭを直接入出力端子からアクセスして
機能確保を行なうため、ＲＡＭの入力部に選択回路を設
け、この選択回路により通常動作時の信号とテスト入力
信号とを選択し、テストモード時にはテスト入力信号の
側を選択して試験を行っていた。
モリ）などの大規模な機能ブロックを搭載した半導体集
積回路では、ＲＡＭを直接入出力端子からアクセスして
機能確保を行なうため、ＲＡＭの入力部に選択回路を設
け、この選択回路により通常動作時の信号とテスト入力
信号とを選択し、テストモード時にはテスト入力信号の
側を選択して試験を行っていた。
【０００３】この時、選択回路を構成する素子サイズは
特に差異を設けず、同一の素子サイズで構成していた。
特に差異を設けず、同一の素子サイズで構成していた。
【０００４】例えば、図２に示すように、通常入力Ｎと
テスト入力Ｔとを選択信号Ｓで選択して出力Ｑを出力す
るテスト回路を構成するトランジスタＱ１〜Ｑ６を、図
４の斜線内に示す同一サイズのトランジスタＱ１〜Ｑ６
素子を使用し、内部２セルで構成していた。
テスト入力Ｔとを選択信号Ｓで選択して出力Ｑを出力す
るテスト回路を構成するトランジスタＱ１〜Ｑ６を、図
４の斜線内に示す同一サイズのトランジスタＱ１〜Ｑ６
素子を使用し、内部２セルで構成していた。
【０００５】
【発明が解決しようとする課題】このような従来の選択
回路では、機能テストの時のみ使用し、通常の動作では
全く使用することのないテスト入力側の素子サイズも同
一の大きさのものを使用しているため、テスト用回路の
占める面積が増加するという問題点があった。
回路では、機能テストの時のみ使用し、通常の動作では
全く使用することのないテスト入力側の素子サイズも同
一の大きさのものを使用しているため、テスト用回路の
占める面積が増加するという問題点があった。
【０００６】本発明の目的は、前記問題点を解決し、テ
スト用回路の占める面積が小さくて済むようにした半導
体集積回路を提供することにある。
スト用回路の占める面積が小さくて済むようにした半導
体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、周辺部
にＩ／Ｏセルを配列し、前記周辺部に囲まれた内部領域
に内部セルを配列したマスタースライス方式の半導体集
積回路において、前記内部セルを構成する素子サイズを
異ならしめ、前記内部領域に散在させていることを特徴
とする。
にＩ／Ｏセルを配列し、前記周辺部に囲まれた内部領域
に内部セルを配列したマスタースライス方式の半導体集
積回路において、前記内部セルを構成する素子サイズを
異ならしめ、前記内部領域に散在させていることを特徴
とする。
【０００８】
【実施例】図１は本発明の一実施例の半導体集積回路を
示す平面図である。
示す平面図である。
【０００９】図１において、本発明の一実施例の半導体
集積回路は、半導体集積回路１の周辺部２に入出力バッ
ファを構成するＩ／Ｏセル３が設けられ、この周辺部２
により囲まれた内部領域４には、内部セル５が配置され
ている。この内部セル５のところどころには、ハッチン
グにより示したテスト用選択回路を構成するテスト回路
用セル６が設けられる。
集積回路は、半導体集積回路１の周辺部２に入出力バッ
ファを構成するＩ／Ｏセル３が設けられ、この周辺部２
により囲まれた内部領域４には、内部セル５が配置され
ている。この内部セル５のところどころには、ハッチン
グにより示したテスト用選択回路を構成するテスト回路
用セル６が設けられる。
【００１０】次に、図２により図１のテスト用選択回路
の一例について説明する。
の一例について説明する。
【００１１】図２において、本テスト用選択回路は、通
常入力Ｎとテスト入力Ｔとを選択信号Ｓにより選択し、
本例では選択信号Ｓが高レベルの時テストモードとなり
、テスト入力Ｔを選択して出力Ｏへ出力し、また選択信
号Ｓが低レベルの時通常モードとなり、通常入力Ｎを選
択して出力Ｏへ出力する。
常入力Ｎとテスト入力Ｔとを選択信号Ｓにより選択し、
本例では選択信号Ｓが高レベルの時テストモードとなり
、テスト入力Ｔを選択して出力Ｏへ出力し、また選択信
号Ｓが低レベルの時通常モードとなり、通常入力Ｎを選
択して出力Ｏへ出力する。
【００１２】本選択回路は、Ｎチャンネルトランジスタ
Ｑ１，Ｑ３，Ｑ５とＰチャンネルトランジスタＱ２，Ｑ
４，Ｑ６の６個のトランジスタにより構成されており、
通常入力のスイッチ回路としてトランジスタＱ１とＱ２
のトランスファゲート，テスト入力のスイッチ回路とし
てトランジスタＱ３とＱ４のトランスファゲート，前記
２つのトランスファゲートをトランジスタＱ５，Ｑ６で
構成したインバータ回路により制御する。
Ｑ１，Ｑ３，Ｑ５とＰチャンネルトランジスタＱ２，Ｑ
４，Ｑ６の６個のトランジスタにより構成されており、
通常入力のスイッチ回路としてトランジスタＱ１とＱ２
のトランスファゲート，テスト入力のスイッチ回路とし
てトランジスタＱ３とＱ４のトランスファゲート，前記
２つのトランスファゲートをトランジスタＱ５，Ｑ６で
構成したインバータ回路により制御する。
【００１３】今テストモードを想定すると、テスト入力
ＴはトランジスタＱ３，Ｑ４のトランスファゲートを経
由して出力Ｏに至り、更にその先の回路への信号が伝っ
ていくが、テストモードでは機能の確認を行なうことを
主目的とするならば、トランジスタＱ３，Ｑ４の素子サ
イズを通常モードのトランスファゲート（トランジスタ
Ｑ１，Ｑ２）に比較し、小さい値に設定することが可能
である。
ＴはトランジスタＱ３，Ｑ４のトランスファゲートを経
由して出力Ｏに至り、更にその先の回路への信号が伝っ
ていくが、テストモードでは機能の確認を行なうことを
主目的とするならば、トランジスタＱ３，Ｑ４の素子サ
イズを通常モードのトランスファゲート（トランジスタ
Ｑ１，Ｑ２）に比較し、小さい値に設定することが可能
である。
【００１４】同様に、トランジスタＱ１，のトランスフ
ァゲートと、トランジスタＱ３，Ｑ４のトランスファゲ
ートを選択するトランジスタＱ５，Ｑ６のインバータ回
路も、モードを切り換えることが出来ればよく、素子サ
イズの縮小が可能である。
ァゲートと、トランジスタＱ３，Ｑ４のトランスファゲ
ートを選択するトランジスタＱ５，Ｑ６のインバータ回
路も、モードを切り換えることが出来ればよく、素子サ
イズの縮小が可能である。
【００１５】図３に、図２のトランジスタＱ３〜Ｑ６の
素子サイズを、トランジスタＱ１，Ｑ２の半分にした場
合のテスト回路用セルの平面図を示す。
素子サイズを、トランジスタＱ１，Ｑ２の半分にした場
合のテスト回路用セルの平面図を示す。
【００１６】図３において、トランジスタＱ３〜Ｑ６の
素子サイズを、トランジスタＱ１，Ｑ２の半分にしたこ
とにより、通常４つのトランジスタ１セル（Ｑ１０，Ｑ
２０，Ｑ３０，Ｑ４０）が、テスト回路用セルでは６ト
ランジスタ（Ｑ１〜Ｑ６）を通常の１セルと同じ領域に
配置してある。
素子サイズを、トランジスタＱ１，Ｑ２の半分にしたこ
とにより、通常４つのトランジスタ１セル（Ｑ１０，Ｑ
２０，Ｑ３０，Ｑ４０）が、テスト回路用セルでは６ト
ランジスタ（Ｑ１〜Ｑ６）を通常の１セルと同じ領域に
配置してある。
【００１７】
【発明の効果】以上説明したように、本発明は、通常信
号とテスト信号とで素子サイズを異ならせた選択回路を
構成するテスト回路用セルを内部領域に散在させること
により、テスト回路を効率良く構成出来るようにし、テ
スト回路の占める面積を低減できる効果を有する。
号とテスト信号とで素子サイズを異ならせた選択回路を
構成するテスト回路用セルを内部領域に散在させること
により、テスト回路を効率良く構成出来るようにし、テ
スト回路の占める面積を低減できる効果を有する。
【図１】本発明の一実施例の半導体集積回路のレイアウ
トを示す平面図である。
トを示す平面図である。
【図２】図１のテスト用選択回路を示す回路図である。
【図３】図１のテスト用選択回路の使用トランジスタの
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図４】従来の内部セルのレイアウトを示す平面図であ
る。
る。
１ 半導体集積回路
２ 周辺部
３ Ｉ／Ｏセル
４ 内部領域
５ 内部セル
６ テスト回路用セル
７ 通常セル
Claims (2)
- 【請求項１】 周辺部にＩ／Ｏセルを配列し、前記周
辺部に囲まれた内部領域に内部セルを配列したマスター
スライス方式の半導体集積回路において、前記内部セル
を構成する素子サイズを異ならしめ、前記内部領域に散
在させていることを特徴とする半導体集積回路。 - 【請求項２】 内部セルの一部が、テスト回路を構成
する素子を有する請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2833591A JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2833591A JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267372A true JPH04267372A (ja) | 1992-09-22 |
Family
ID=12245743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2833591A Pending JPH04267372A (ja) | 1991-02-22 | 1991-02-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886363A (en) * | 1994-03-17 | 1999-03-23 | Fujitsu Limited | Semiconductor device and pattern including varying transistor patterns for evaluating characteristics |
-
1991
- 1991-02-22 JP JP2833591A patent/JPH04267372A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886363A (en) * | 1994-03-17 | 1999-03-23 | Fujitsu Limited | Semiconductor device and pattern including varying transistor patterns for evaluating characteristics |
| US6031246A (en) * | 1994-03-17 | 2000-02-29 | Fujitsu Limited | Method of producing semiconductor devices and method of evaluating the same |
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