JPS63126263A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63126263A JPS63126263A JP61271840A JP27184086A JPS63126263A JP S63126263 A JPS63126263 A JP S63126263A JP 61271840 A JP61271840 A JP 61271840A JP 27184086 A JP27184086 A JP 27184086A JP S63126263 A JPS63126263 A JP S63126263A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000012360 testing method Methods 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 230000010354 integration Effects 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000007689 inspection Methods 0.000 abstract 1
- 230000003449 preventive effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
マスタスライス方式を採用する半導体集積回路装置に適
用して有効な技術に関するものである。
用して有効な技術に関するものである。
マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハは、一つ又は直列接続された複数のＭＩ
ＳＦＥＴによって形成された基本セルを、列方向に複数
配置して基本セル列を構成している。
ＳＦＥＴによって形成された基本セルを、列方向に複数
配置して基本セル列を構成している。
基本セルは、例えば、ｐチャネルＭＩＳＦＥＴとｎチャ
ネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴで構成
される。前記基本セル列は、配線形成領域（配線チャネ
ル領域）を介在させ１行方向に所定の間隔で複数配置さ
れている。この配線形成領域には、前記基本セルｌ？ｆ
ｉ又は基本セルで構成される論理回路或は記憶回路間を
接続する配線が形成される。配線は、２層のアルミニウ
ム配線で形成される。
ネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴで構成
される。前記基本セル列は、配線形成領域（配線チャネ
ル領域）を介在させ１行方向に所定の間隔で複数配置さ
れている。この配線形成領域には、前記基本セルｌ？ｆ
ｉ又は基本セルで構成される論理回路或は記憶回路間を
接続する配線が形成される。配線は、２層のアルミニウ
ム配線で形成される。
半導体集積回路装置の周辺部つまりチップ周辺部には、
外部端子（ポンディングパッド）、入力。
外部端子（ポンディングパッド）、入力。
出力或は入出力（双方向）バッファ回路の夫々を複数配
置している。
置している。
このように構成されるマスクスライス方式を採用する半
導体集積回路装置は、ユーザの依頼に対し短時間で製品
を完成させることができる特徴がある。
導体集積回路装置は、ユーザの依頼に対し短時間で製品
を完成させることができる特徴がある。
この種の半導体集積回路装置においては、基本的な゛電
気的特性や動作特性を試験する目的で、直□ ） 流特性試験（ＤＣパラメータ試験）が行われている。
気的特性や動作特性を試験する目的で、直□ ） 流特性試験（ＤＣパラメータ試験）が行われている。
直流特性試験は、ハイインピーダンス、ローレベル、ハ
イレベルの夫々の出力信号を出力できるように、試験の
対象となる出カバソファ回路或は入出力バッファ回路の
動作を制御して行う。つまり。
イレベルの夫々の出力信号を出力できるように、試験の
対象となる出カバソファ回路或は入出力バッファ回路の
動作を制御して行う。つまり。
直流特性試験は、所定の仕様条件の入力信号レベルに対
して、出力信号レベルを試験するようになっている。バ
ッファ回路の動作の制御は、外部直流特性試験装置の入
力信号のパターンを組み替えることで行っている。
して、出力信号レベルを試験するようになっている。バ
ッファ回路の動作の制御は、外部直流特性試験装置の入
力信号のパターンを組み替えることで行っている。
しかしながら、この直流特性試験は、半導体集積回路装
置の機種（機能）が変わる毎に、入力信号パターンを変
える必要があるために、極めて非能率的である。
置の機種（機能）が変わる毎に、入力信号パターンを変
える必要があるために、極めて非能率的である。
そこで、半導体集積回路装置のバッファ回路形成領域に
、バッファ回路の動作を制御する直流特性試験用制御回
路を組込むことが行われている。
、バッファ回路の動作を制御する直流特性試験用制御回
路を組込むことが行われている。
直流特性試験用制御回路の近傍の外部端子は、特性試験
用外部端子として使用される。このように、装置毎に、
簡単に直流特性試験を行うことができる。
用外部端子として使用される。このように、装置毎に、
簡単に直流特性試験を行うことができる。
なお、半導体集積回路装置の特性試験技術については、
例えば、株式会社、サイエンスフォーラム、超ＬＳＩデ
バイスハンドブック、昭和５８年１１月２８日発行日、
ｐｐ２５４〜２７９に記載されている。
例えば、株式会社、サイエンスフォーラム、超ＬＳＩデ
バイスハンドブック、昭和５８年１１月２８日発行日、
ｐｐ２５４〜２７９に記載されている。
しかしながら、本発明者は、直流特性試験用制御回路を
バッファ回路形成領域に構成しているので、前記半導体
集積回路装置の集積度を低下するという問題点を見出し
た。
バッファ回路形成領域に構成しているので、前記半導体
集積回路装置の集積度を低下するという問題点を見出し
た。
また、本発明者は、複数の外部端子のうちのいくつかを
直流特性試験用外部端子として使用するので、さらに半
導体集積回路装置の集積度が低下するという問題点を見
出した。
直流特性試験用外部端子として使用するので、さらに半
導体集積回路装置の集積度が低下するという問題点を見
出した。
本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、電気的特性試験を簡単に行うこ
とができると共に、集積度を向上することが可能な技術
を提供することにある。
集積回路装置において、電気的特性試験を簡単に行うこ
とができると共に、集積度を向上することが可能な技術
を提供することにある。
１本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
マスクスライス方式を採用する半導体集積口装置におい
て、バッファ回路が配置されない周辺角部に、電気的特
性試験を行うための試験用回路を設ける。
て、バッファ回路が配置されない周辺角部に、電気的特
性試験を行うための試験用回路を設ける。
上述した手段によれば、無駄になっている領域に前記試
験用回路を構成することができるので、半導体集積回路
装置の集積度を向上すると共に、簡単にその電気的特性
試験を行うことができる。
験用回路を構成することができるので、半導体集積回路
装置の集積度を向上すると共に、簡単にその電気的特性
試験を行うことができる。
以下、本発明の構成について、−実施例とともに説明す
る。
る。
り返しの説明は省略する。
本発明の一実施例であるマスタスライス方式を採用する
半導体集積回路装置を第１図（概略平面図）に示す。
半導体集積回路装置を第１図（概略平面図）に示す。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。
導体集積回路装置である。
この半導体集積回路装置１の周辺部には、外部端子（ポ
ンディングパッド）２、入力、出力或は入出力（双方向
）バッファ回路３が設けられている。
ンディングパッド）２、入力、出力或は入出力（双方向
）バッファ回路３が設けられている。
半導体集積回路装置１の中央部には、基本セル４が複数
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
この基本セル列５は、配線形成領域（配線チャネル形成
領域）６を介在させ１行方向に複数配置されている。配
線形成領域６は、主に、基本セル４間又は基本セル４で
形成された論理回路間或は記憶回路間等を接続する配線
を形成する領域である。
領域）６を介在させ１行方向に複数配置されている。配
線形成領域６は、主に、基本セル４間又は基本セル４で
形成された論理回路間或は記憶回路間等を接続する配線
を形成する領域である。
−一前記基本セル４は１例えば、直列接続された２２つ
のｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥ
Ｔ（ＣＭＯ８）で構成されている。この基本セル４は、
２人力ＮＡＮＤゲート回路を形成できるように構成され
ている。
のｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥ
Ｔ（ＣＭＯ８）で構成されている。この基本セル４は、
２人力ＮＡＮＤゲート回路を形成できるように構成され
ている。
前記配線は、例えば、第１層目アルミニウム配線と第２
層目アルミニウム配線とを有する２層配線構造で形成さ
れる。第１層目アルミニウム配線は、主に、バッファ回
路３内配線、基本セル４内配線、配線形成領域６を列方
向に延在する配線として使用される。第２層目アルミニ
ウム配線は、主に、バッファ回路３上をその配置方向に
延在する電源配線７、配線形成領域６を行方向に延在す
る配線として使用される。電源配線７は、基準電源用配
線（例えば、回路の接地電圧Ｖ ｓ ｓ ： ０［Ｖ］
）７Ａと、動作電源用配線（例えば、回路の動作電圧
Ｖｃｃ ： ５ ［Ｖ］ ）７Ｂとで構成されている。
層目アルミニウム配線とを有する２層配線構造で形成さ
れる。第１層目アルミニウム配線は、主に、バッファ回
路３内配線、基本セル４内配線、配線形成領域６を列方
向に延在する配線として使用される。第２層目アルミニ
ウム配線は、主に、バッファ回路３上をその配置方向に
延在する電源配線７、配線形成領域６を行方向に延在す
る配線として使用される。電源配線７は、基準電源用配
線（例えば、回路の接地電圧Ｖ ｓ ｓ ： ０［Ｖ］
）７Ａと、動作電源用配線（例えば、回路の動作電圧
Ｖｃｃ ： ５ ［Ｖ］ ）７Ｂとで構成されている。
前記半導体集積回装！ｉ！（チップ）１のバッファ回路
３が配置されない周辺角部には、直流特性試験用制御回
路８が設けられている。具体的には、直流特性試験用制
御回路８は、行方向に複数配置されるバッファ回路３と
列方向に複数配置されるバッファ回路３との交差部に設
けられている。直流特性試験用制御回路８の近傍（チッ
プ周辺角部）には、バッファ回路３に対応して設けられ
た外部端子２とは別に、特性試験用外部端子２Ａが設け
られている。特性試験用外部端子２Ａは、テスト用イネ
ーブル信号ＴＥＮ、テスト用出力信号Ｔｏの夫々が印加
される。
３が配置されない周辺角部には、直流特性試験用制御回
路８が設けられている。具体的には、直流特性試験用制
御回路８は、行方向に複数配置されるバッファ回路３と
列方向に複数配置されるバッファ回路３との交差部に設
けられている。直流特性試験用制御回路８の近傍（チッ
プ周辺角部）には、バッファ回路３に対応して設けられ
た外部端子２とは別に、特性試験用外部端子２Ａが設け
られている。特性試験用外部端子２Ａは、テスト用イネ
ーブル信号ＴＥＮ、テスト用出力信号Ｔｏの夫々が印加
される。
直流特性試験用制御回路８は、第２図（等価回路図）で
示すように構成されている。つまり、直流特性試験用制
御回路８は、静電気破壊防止回路８Ａ、入力段回路８Ｂ
及び制御回路８Ｃで構成されている。
示すように構成されている。つまり、直流特性試験用制
御回路８は、静電気破壊防止回路８Ａ、入力段回路８Ｂ
及び制御回路８Ｃで構成されている。
静電気破壊防止回路８Ａは、ダイオードＤ、保護抵抗素
子Ｒ及びクランプ用ｎチャネルＭＩＳＦＥＴＱ□で構成
されている。
子Ｒ及びクランプ用ｎチャネルＭＩＳＦＥＴＱ□で構成
されている。
入力段回路８Ｂは、直列接続されたインバータ回路■１
及びＩ２で構成されている。入力段回路８Ｂは、テスト
用イネーブル信号ＴＥＮ、テスト用出力信号ＴＯの夫々
の信号レベルを調整するように構成されている。
及びＩ２で構成されている。入力段回路８Ｂは、テスト
用イネーブル信号ＴＥＮ、テスト用出力信号ＴＯの夫々
の信号レベルを調整するように構成されている。
制御回路８Ｃは、２人力ＮＡＮＤゲート回路ＮＡ及びイ
ンバータ回路工、〜工、。で構成されている。インバー
タ回路工、は、テスト用イネーブル信号ＴＥＮを出力す
る。インバータ回路Ｉ７、工。
ンバータ回路工、〜工、。で構成されている。インバー
タ回路工、は、テスト用イネーブル信号ＴＥＮを出力す
る。インバータ回路Ｉ７、工。
の夫々は、テストと通常動作とを切換える切換信号ＴＥ
ＳＴ、ＴＥＳＴを夫々出力する。インバータ回路工１、
Ｉｔａの夫々は、出力信号Ｔｏ、Ｔ。
ＳＴ、ＴＥＳＴを夫々出力する。インバータ回路工１、
Ｉｔａの夫々は、出力信号Ｔｏ、Ｔ。
を夫々出力する。
テスト用イネーブル信号ＴＥＮ、切換信号ＴＥＳＴ、Ｔ
ＥＳＴ、出力信号ＴＯ５〒ての夫々は。
ＥＳＴ、出力信号ＴＯ５〒ての夫々は。
特性試験用信号線９の夫々の特性試験用信号線９Ａ〜９
Ｅでバッファ回路８に伝達され、それを制御するように
なっている。特性試験用信号、ＩＪ？１９は、複数配置
されたバッファ回路３上を延在するように構成されてい
る。特性試験用信号線９は、例えば、第２層目アルミニ
ウム配線で形成する。
Ｅでバッファ回路８に伝達され、それを制御するように
なっている。特性試験用信号、ＩＪ？１９は、複数配置
されたバッファ回路３上を延在するように構成されてい
る。特性試験用信号線９は、例えば、第２層目アルミニ
ウム配線で形成する。
第２図に示すバッファ回路３は、入出力（双方向）とし
て使用される。このバッファ回路３は、ｎチャネルＭＩ
ＳＦＥＴＱ、、Ｑ３．２人力ＮＯＲ回路Ｎｏ１．ＮＯ２
、インバータ回路１１□〜Ｉ ｉＧで構成される出力回
路と、保護抵抗素子Ｒ及びクランプ用ｎチャネルＭＩＳ
ＦＥＴＱ□で構成される静電気破壊防止回路と、インバ
ータ回路１□７〜工□、で構成される入力回路とで構成
されている。出六回路には、内部回路からの出力信号万
が入力する。出力回路は、イネーブル信号ＥＮで入力回
路に切換えることができる。入力回路は、内部回路に入
力信号ｉを出力する。
て使用される。このバッファ回路３は、ｎチャネルＭＩ
ＳＦＥＴＱ、、Ｑ３．２人力ＮＯＲ回路Ｎｏ１．ＮＯ２
、インバータ回路１１□〜Ｉ ｉＧで構成される出力回
路と、保護抵抗素子Ｒ及びクランプ用ｎチャネルＭＩＳ
ＦＥＴＱ□で構成される静電気破壊防止回路と、インバ
ータ回路１□７〜工□、で構成される入力回路とで構成
されている。出六回路には、内部回路からの出力信号万
が入力する。出力回路は、イネーブル信号ＥＮで入力回
路に切換えることができる。入力回路は、内部回路に入
力信号ｉを出力する。
前記直流特性試験用制御回路８は、特性試験用外部端子
２Ａに入力されるテスト用イネーブル信号ＴＥＮ、テス
ト用出力信号Ｔｏの夫々によって、明細書の末尾に掲載
した第１表に示すように、出力用或は入出力（双方向）
用バッファ回路３の動作を制御することができる。
２Ａに入力されるテスト用イネーブル信号ＴＥＮ、テス
ト用出力信号Ｔｏの夫々によって、明細書の末尾に掲載
した第１表に示すように、出力用或は入出力（双方向）
用バッファ回路３の動作を制御することができる。
このように、マスクスライス方式を採用する半導体集積
回路装置１の周辺角部に直流特性試験用制御回路８を設
けることにより、本来、無駄になっている領域に直流特
性試験用制御回路８を構成−伶−Ｎ し、面積を有効に利用することができるので、半一体集
積回路装置の集積度を向上すると共に１機種（機能）毎
にバッファ回路３の入力信号のパターンを変更する必要
がないので、簡単に直流特性試験を行うことができる。
回路装置１の周辺角部に直流特性試験用制御回路８を設
けることにより、本来、無駄になっている領域に直流特
性試験用制御回路８を構成−伶−Ｎ し、面積を有効に利用することができるので、半一体集
積回路装置の集積度を向上すると共に１機種（機能）毎
にバッファ回路３の入力信号のパターンを変更する必要
がないので、簡単に直流特性試験を行うことができる。
また、バッファ回路３を多く配置することができる。
また、特性試験用外部端子２Ａを半導体集積回路装置１
の周辺角部に設けたことにより、外部端子２数を多くす
ることができるので、多ピン化を図ることができる。
の周辺角部に設けたことにより、外部端子２数を多くす
ることができるので、多ピン化を図ることができる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、本発明は、マスタスライス方式を採用する半導
体集積回路装置１の周辺角部に、交流特性（ＡＣパラメ
ータ）試験、内部論理回路の動作特性を試験する機能（
ファンクション）試験等の電気的特性試験回路を設けて
もよい。
体集積回路装置１の周辺角部に、交流特性（ＡＣパラメ
ータ）試験、内部論理回路の動作特性を試験する機能（
ファンクション）試験等の電気的特性試験回路を設けて
もよい。
また、本発明は、基本セルを全面に敷詰め、必要に応じ
て所定の基本セルを配線形成領域として使用する敷詰方
式のマスタスライス方式を採用す、−る半導体集積回路
装置に適用することができる。
て所定の基本セルを配線形成領域として使用する敷詰方
式のマスタスライス方式を採用す、−る半導体集積回路
装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
マスクスライス方式を採用する半導体集積口装置におい
て、集積度を向上すると共に、簡単にその電気的特性試
験を行うことができる。
て、集積度を向上すると共に、簡単にその電気的特性試
験を行うことができる。
以下、余白
［第１表１
以下、余白
第１図は、本発明の一実施例であるマスタスライス方式
を採用する半導体集積回路装置の概略平面図、 第２図は、前記半導体集積回路装置のバッファ回路、直
流特性試験用制御回路の夫々の等価回路図である。 図中、１・・・半導体集積回路装置、２・・・外部端子
、２Ａ・・・特性試験用外部端子、３・・・バッファ回
路、８・・・直流特性試験用制御回路、８Ａ・・・静電
気破壊防止回路、８Ｂ・・・入力段回路、８Ｃ・・・制
御回路、９．９Ａ〜９Ｅ・・・特性試験用信号線である
。
を採用する半導体集積回路装置の概略平面図、 第２図は、前記半導体集積回路装置のバッファ回路、直
流特性試験用制御回路の夫々の等価回路図である。 図中、１・・・半導体集積回路装置、２・・・外部端子
、２Ａ・・・特性試験用外部端子、３・・・バッファ回
路、８・・・直流特性試験用制御回路、８Ａ・・・静電
気破壊防止回路、８Ｂ・・・入力段回路、８Ｃ・・・制
御回路、９．９Ａ〜９Ｅ・・・特性試験用信号線である
。
Claims (1)
- 【特許請求の範囲】 １、周辺部に複数の出力或は入出力バッファ回路を有す
るマスタスライス方式を採用する半導体集積回路装置に
おいて、前記バッファ回路が配置されない周辺角部に、
前記バッファ回路又は内部回路の電気的特性試験を行う
ための試験用回路を設けたことを特徴とする半導体集積
回路装置。 ２、前記試験用回路は、前記バッファ回路の出力動作を
制御する直流特性試験用制御回路であることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記直流特性試験用制御回路には、前記複数のバッ
ファ回路上を延在する特性試験用信号線が接続され、直
流特性試験用制御回路の近傍には、特性試験用信号が入
力或は出力される特性試験用外部端子が構成されている
ことを特徴とする特許請求の範囲第２項に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271840A JPS63126263A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271840A JPS63126263A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126263A true JPS63126263A (ja) | 1988-05-30 |
Family
ID=17505598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271840A Pending JPS63126263A (ja) | 1986-11-17 | 1986-11-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126263A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209757A (ja) * | 1988-12-28 | 1991-09-12 | Toshiba Corp | 半導体集積回路 |
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| US5262719A (en) * | 1991-09-19 | 1993-11-16 | International Business Machines Corporation | Test structure for multi-layer, thin-film modules |
| JP2003332440A (ja) * | 2002-05-07 | 2003-11-21 | Megic Corp | 高性能サブシステムの設計および組立体 |
| JP2010239137A (ja) * | 2010-04-21 | 2010-10-21 | Megic Corp | 高性能サブシステムの設計および組立体 |
| US7868454B2 (en) | 1999-03-01 | 2011-01-11 | Megica Corporation | High performance sub-system design and assembly |
| US8013448B2 (en) | 1999-02-08 | 2011-09-06 | Megica Corporation | Multiple selectable function integrated circuit module |
-
1986
- 1986-11-17 JP JP61271840A patent/JPS63126263A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083181A (en) * | 1987-11-27 | 1992-01-21 | Hitachi, Ltd. | Semiconductor integrated circuit device and wiring method thereof |
| JPH03209757A (ja) * | 1988-12-28 | 1991-09-12 | Toshiba Corp | 半導体集積回路 |
| US5262719A (en) * | 1991-09-19 | 1993-11-16 | International Business Machines Corporation | Test structure for multi-layer, thin-film modules |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| US8471389B2 (en) | 1999-02-08 | 2013-06-25 | Megica Corporation | Multiple selectable function integrated circuit module |
| US8013448B2 (en) | 1999-02-08 | 2011-09-06 | Megica Corporation | Multiple selectable function integrated circuit module |
| US7868454B2 (en) | 1999-03-01 | 2011-01-11 | Megica Corporation | High performance sub-system design and assembly |
| US7868463B2 (en) | 1999-03-01 | 2011-01-11 | Megica Corporation | High performance sub-system design and assembly |
| US7923848B2 (en) | 1999-03-01 | 2011-04-12 | Megica Corporation | High performance sub-system design and assembly |
| US7999381B2 (en) | 1999-03-01 | 2011-08-16 | Megica Corporation | High performance sub-system design and assembly |
| US8399988B2 (en) | 1999-03-01 | 2013-03-19 | Megica Corporation | High performance sub-system design and assembly |
| JP2003332440A (ja) * | 2002-05-07 | 2003-11-21 | Megic Corp | 高性能サブシステムの設計および組立体 |
| JP2010239137A (ja) * | 2010-04-21 | 2010-10-21 | Megic Corp | 高性能サブシステムの設計および組立体 |
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